JPH08203846A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08203846A JPH08203846A JP688195A JP688195A JPH08203846A JP H08203846 A JPH08203846 A JP H08203846A JP 688195 A JP688195 A JP 688195A JP 688195 A JP688195 A JP 688195A JP H08203846 A JPH08203846 A JP H08203846A
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Abstract
(57)【要約】
【目的】 ノッチングのない高精度な異方性形状のゲー
ト電極を備えた半導体装置およびその製造方法を提供す
ること。 【構成】 図１（ａ）に示す第１工程にて、基体２表面
に絶縁膜としてのゲート酸化膜４を形成し、次いで図１
（ｂ）に示す第２工程にて、ゲート酸化膜４上に下導電
層６と上導電層７とを順次堆積して積層する。この上導
電層７の堆積は、下導電層６よりｎ型不純物濃度が高く
なる状態に不純物を導入しつつ行うようにする。そして
図１（ｃ）に示す第３工程にて、下導電層６と上導電層
７とをゲート電極９のパターンに形成して半導体装置１
を製造する。
ト電極を備えた半導体装置およびその製造方法を提供す
ること。 【構成】 図１（ａ）に示す第１工程にて、基体２表面
に絶縁膜としてのゲート酸化膜４を形成し、次いで図１
（ｂ）に示す第２工程にて、ゲート酸化膜４上に下導電
層６と上導電層７とを順次堆積して積層する。この上導
電層７の堆積は、下導電層６よりｎ型不純物濃度が高く
なる状態に不純物を導入しつつ行うようにする。そして
図１（ｃ）に示す第３工程にて、下導電層６と上導電層
７とをゲート電極９のパターンに形成して半導体装置１
を製造する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばゲート電極を備
えた半導体装置およびその製造方法に関するものであ
る。
えた半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、ＶＬＳＩ、ＵＬＳＩなどに見られ
るように、半導体デバイスの高集積化および高性能化が
進展している。これに伴って、単結晶シリコン、多結晶
シリコン（Poly−Ｓｉ）、高融点金属シリサイド、ポリ
サイドなどのシリコン系材料層のエッチング加工におい
ては、高異方性、高速性、高選択性という諸要求をいず
れも犠牲にすることなく達成する技術が強く望まれてい
る。
るように、半導体デバイスの高集積化および高性能化が
進展している。これに伴って、単結晶シリコン、多結晶
シリコン（Poly−Ｓｉ）、高融点金属シリサイド、ポリ
サイドなどのシリコン系材料層のエッチング加工におい
ては、高異方性、高速性、高選択性という諸要求をいず
れも犠牲にすることなく達成する技術が強く望まれてい
る。
【０００３】中でも、シリコン系材料層の代表的なエッ
チングプロセスであるゲート電極の加工については、そ
の加工精度がトランジスタ特性に大きく影響を及ぼし、
高集積化および低消費電力化への大きな鍵になることか
ら、下地のゲート酸化膜に対して極めて高い選択比でエ
ッチングが進行し、かつ高精度な異方性形状が達成され
ることが要求されている。
チングプロセスであるゲート電極の加工については、そ
の加工精度がトランジスタ特性に大きく影響を及ぼし、
高集積化および低消費電力化への大きな鍵になることか
ら、下地のゲート酸化膜に対して極めて高い選択比でエ
ッチングが進行し、かつ高精度な異方性形状が達成され
ることが要求されている。
【０００４】ところが、これらの要求は以下に述べるよ
うに相反する要素を含んでいる。すなわち、高選択比は
低イオンエネルギープロセスやラジカル主体のエッチン
グにおいて達成されるが、一般的に異方性形状は高イオ
ンエネルギープロセスでイオン主体のエッチングにおい
て達成される。したがって、このような矛盾を解決する
ためには、高精度なプラズマ制御や表面反応制御が必要
である。
うに相反する要素を含んでいる。すなわち、高選択比は
低イオンエネルギープロセスやラジカル主体のエッチン
グにおいて達成されるが、一般的に異方性形状は高イオ
ンエネルギープロセスでイオン主体のエッチングにおい
て達成される。したがって、このような矛盾を解決する
ためには、高精度なプラズマ制御や表面反応制御が必要
である。
【０００５】例えばゲート電極のエッチング加工で異方
性形状を達成するためには、プラズマ制御として、プラ
ズマ中のイオンとラジカルとの割合やプラズマから基板
に入射するイオンの方向性の制御が必要であり、また表
面反応制御としては、プラズマからの反応生成物がゲー
ト電極の側壁に堆積する現象、いわゆるデポジション現
象を制御することが必要である。そして従来では、エッ
チングの際にこの堆積物をゲート電極の側壁保護膜とし
て用いることで異方性形状を達成している。
性形状を達成するためには、プラズマ制御として、プラ
ズマ中のイオンとラジカルとの割合やプラズマから基板
に入射するイオンの方向性の制御が必要であり、また表
面反応制御としては、プラズマからの反応生成物がゲー
ト電極の側壁に堆積する現象、いわゆるデポジション現
象を制御することが必要である。そして従来では、エッ
チングの際にこの堆積物をゲート電極の側壁保護膜とし
て用いることで異方性形状を達成している。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ゲート電極のエッチング加工では、ノッチングと呼ばれ
る形状異常が発生し、良好なトランジスタ特性が得られ
ないという問題が起きている。ノッチングとは、例えば
図５（ａ）に示すように、ゲート酸化膜５１上に形成し
たPoly−Ｓｉ層５２を加工した際、Poly−Ｓｉ層５２の
ゲート酸化膜５１直上部分がアンダーカットされて小さ
くくびれることを言うものである。
ゲート電極のエッチング加工では、ノッチングと呼ばれ
る形状異常が発生し、良好なトランジスタ特性が得られ
ないという問題が起きている。ノッチングとは、例えば
図５（ａ）に示すように、ゲート酸化膜５１上に形成し
たPoly−Ｓｉ層５２を加工した際、Poly−Ｓｉ層５２の
ゲート酸化膜５１直上部分がアンダーカットされて小さ
くくびれることを言うものである。
【０００７】このノッチング５３は、エッチング時に基
板バイアスを印加しなかった場合は、図５（ｂ）に示す
ように最外のパターン５４によく観察されることが報告
されている。一方、基板バイアスを印加した場合には、
このようなパターン依存よりもむしろ変換差抑制のため
に側壁保護膜（図示せず）を薄くすることが原因でノッ
チング５３が発生すると言われている。すなわち、側壁
保護膜が薄いことから、オーバーエッチングの際にゲー
ト酸化膜５１の直上の側壁保護の最も弱いところにラジ
カルが集中し、これがPoly−Ｓｉ層５２と反応すること
により発生するのである。
板バイアスを印加しなかった場合は、図５（ｂ）に示す
ように最外のパターン５４によく観察されることが報告
されている。一方、基板バイアスを印加した場合には、
このようなパターン依存よりもむしろ変換差抑制のため
に側壁保護膜（図示せず）を薄くすることが原因でノッ
チング５３が発生すると言われている。すなわち、側壁
保護膜が薄いことから、オーバーエッチングの際にゲー
ト酸化膜５１の直上の側壁保護の最も弱いところにラジ
カルが集中し、これがPoly−Ｓｉ層５２と反応すること
により発生するのである。
【０００８】そして現在、このようなノッチングのない
高精度な異方性形状のゲート電極を備えた半導体装置お
よびその製造方法の開発が切望されている。
高精度な異方性形状のゲート電極を備えた半導体装置お
よびその製造方法の開発が切望されている。
【０００９】
【課題を解決するための手段】上記した課題を解決する
ために本発明者は、エッチング加工する導電層に含まれ
ているｎ型不純物濃度に着目して鋭意研究した結果、以
下の知見を得た。すなわち、絶縁膜上に形成された導電
層のエッチングでは、導電層における例えばリン（Ｐ）
などのｎ型不純物濃度が高いほどエッチングレートが速
いという傾向があるため、ｎ型不純物濃度の高い方がア
ンダーカットが生じやすい。したがって導電層の絶縁膜
直上部分で発生するアンダーカット、つまりノッチング
を防止するには、その絶縁膜側におけるｎ型不純物濃度
を低くしてエッチング耐性を高めておけばよい。そして
本発明者は、このような知見に基づき本発明を完成させ
たのである。
ために本発明者は、エッチング加工する導電層に含まれ
ているｎ型不純物濃度に着目して鋭意研究した結果、以
下の知見を得た。すなわち、絶縁膜上に形成された導電
層のエッチングでは、導電層における例えばリン（Ｐ）
などのｎ型不純物濃度が高いほどエッチングレートが速
いという傾向があるため、ｎ型不純物濃度の高い方がア
ンダーカットが生じやすい。したがって導電層の絶縁膜
直上部分で発生するアンダーカット、つまりノッチング
を防止するには、その絶縁膜側におけるｎ型不純物濃度
を低くしてエッチング耐性を高めておけばよい。そして
本発明者は、このような知見に基づき本発明を完成させ
たのである。
【００１０】すなわち、請求項１記載の発明装置は、基
体表面に形成された絶縁膜と、この絶縁膜上に積層され
た導電層パターンとを備えた半導体装置であり、導電層
パターンのうちの絶縁膜側のｎ型不純物濃度が、絶縁膜
と反対の側におけるｎ型不純物濃度より低く形成されて
いるようにしたものである。請求項２記載の発明装置
は、請求項１記載の発明における絶縁膜がゲート酸化膜
であり、導電層パターンがゲート電極である半導体装置
である。
体表面に形成された絶縁膜と、この絶縁膜上に積層され
た導電層パターンとを備えた半導体装置であり、導電層
パターンのうちの絶縁膜側のｎ型不純物濃度が、絶縁膜
と反対の側におけるｎ型不純物濃度より低く形成されて
いるようにしたものである。請求項２記載の発明装置
は、請求項１記載の発明における絶縁膜がゲート酸化膜
であり、導電層パターンがゲート電極である半導体装置
である。
【００１１】請求項３記載の発明方法は、まず第１工程
で基体表面に絶縁膜を形成し、次いで第２工程でその絶
縁膜上に下導電層と上導電層とを順次堆積して積層す
る。この上導電層の堆積は、下導電層よりｎ型不純物濃
度が高くなる状態に不純物を導入しつつ行うようにす
る。そして第３工程では、下導電層と上導電層とを所定
のパターンに形成して半導体装置を製造する。
で基体表面に絶縁膜を形成し、次いで第２工程でその絶
縁膜上に下導電層と上導電層とを順次堆積して積層す
る。この上導電層の堆積は、下導電層よりｎ型不純物濃
度が高くなる状態に不純物を導入しつつ行うようにす
る。そして第３工程では、下導電層と上導電層とを所定
のパターンに形成して半導体装置を製造する。
【００１２】請求項４記載の発明方法は、まず第１工程
で基体表面に絶縁膜を形成した後、第２工程で絶縁膜上
に導電層を形成する。次いで第３工程では、熱拡散法に
よって、導電層のうち絶縁膜と反対の側におけるｎ型不
純物濃度が、絶縁膜側におけるｎ型不純物濃度より高く
なるように不純物を導入し、さらに第４工程では導電層
を所定のパターンに形成して半導体装置を製造する。
で基体表面に絶縁膜を形成した後、第２工程で絶縁膜上
に導電層を形成する。次いで第３工程では、熱拡散法に
よって、導電層のうち絶縁膜と反対の側におけるｎ型不
純物濃度が、絶縁膜側におけるｎ型不純物濃度より高く
なるように不純物を導入し、さらに第４工程では導電層
を所定のパターンに形成して半導体装置を製造する。
【００１３】請求項５記載の発明方法は、まず第１工程
で基体表面に絶縁膜を形成した後、第２工程で絶縁膜上
に導電層を形成する。次いで第３工程では、イオン注入
法によって、導電層のうち絶縁膜と反対の側におけるｎ
型不純物濃度が、絶縁膜側におけるｎ型不純物濃度より
高くなるように不純物を導入し、さらに第４工程では導
電層を所定のパターンに形成して半導体装置を製造す
る。
で基体表面に絶縁膜を形成した後、第２工程で絶縁膜上
に導電層を形成する。次いで第３工程では、イオン注入
法によって、導電層のうち絶縁膜と反対の側におけるｎ
型不純物濃度が、絶縁膜側におけるｎ型不純物濃度より
高くなるように不純物を導入し、さらに第４工程では導
電層を所定のパターンに形成して半導体装置を製造す
る。
【００１４】
【作用】請求項１記載の発明装置は、導電層パターンの
うちの絶縁膜側のｎ型不純物濃度が、絶縁膜と反対の側
におけるｎ型不純物濃度より低く形成されていることか
ら、絶縁膜側は絶縁膜と反対の側に比較してエッチング
耐性が高いものとなる。請求項２記載の発明装置は、上
記絶縁膜がゲート酸化膜であり、上記導電層パターンが
ゲート電極であることから、ゲート電極のゲート酸化膜
直上部分のエッチング耐性が高いものとなる。
うちの絶縁膜側のｎ型不純物濃度が、絶縁膜と反対の側
におけるｎ型不純物濃度より低く形成されていることか
ら、絶縁膜側は絶縁膜と反対の側に比較してエッチング
耐性が高いものとなる。請求項２記載の発明装置は、上
記絶縁膜がゲート酸化膜であり、上記導電層パターンが
ゲート電極であることから、ゲート電極のゲート酸化膜
直上部分のエッチング耐性が高いものとなる。
【００１５】請求項３記載の発明方法は、上導電層の堆
積では、下導電層よりｎ型不純物濃度が高くなる状態に
不純物を導入しつつ堆積して、絶縁膜直上の下導電層の
ｎ型不純物濃度を上導電層のそれよりも低くし、下導電
層のエッチング耐性を高めておくので、その後のエッチ
ング工程では、下導電層の絶縁膜直上部分におけるノッ
チングの発生が防止される。
積では、下導電層よりｎ型不純物濃度が高くなる状態に
不純物を導入しつつ堆積して、絶縁膜直上の下導電層の
ｎ型不純物濃度を上導電層のそれよりも低くし、下導電
層のエッチング耐性を高めておくので、その後のエッチ
ング工程では、下導電層の絶縁膜直上部分におけるノッ
チングの発生が防止される。
【００１６】請求項４、請求項５記載の発明方法は、導
電層のうち絶縁膜と反対の側におけるｎ型不純物濃度
が、絶縁膜側におけるｎ型不純物濃度より高くなるよう
に不純物を導入して、絶縁膜側のｎ型不純物濃度を絶縁
膜と反対の側のそれよりも低くし、導電層の絶縁膜側の
エッチング耐性を高めておくので、その後のエッチング
工程では、導電層の絶縁膜直上部分におけるノッチング
の発生が防止される。
電層のうち絶縁膜と反対の側におけるｎ型不純物濃度
が、絶縁膜側におけるｎ型不純物濃度より高くなるよう
に不純物を導入して、絶縁膜側のｎ型不純物濃度を絶縁
膜と反対の側のそれよりも低くし、導電層の絶縁膜側の
エッチング耐性を高めておくので、その後のエッチング
工程では、導電層の絶縁膜直上部分におけるノッチング
の発生が防止される。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて詳し
く説明する。なお、この実施例では、本発明をタングス
テン（Ｗ）−ポリサイドゲート電極を備えた半導体装置
およびその製造方法に適用した場合を例にとって述べ
る。最初に、請求項３記載の発明方法の一実施例を図１
に示す工程図を用いて説明する。
く説明する。なお、この実施例では、本発明をタングス
テン（Ｗ）−ポリサイドゲート電極を備えた半導体装置
およびその製造方法に適用した場合を例にとって述べ
る。最初に、請求項３記載の発明方法の一実施例を図１
に示す工程図を用いて説明する。
【００１８】まず、予め不純物拡散領域３が形成された
単結晶シリコン（Ｓｉ）基板からなる基体１を用意し、
続いて図１（ａ）に示す第１工程にて、熱酸化によっ
て、この基体２表面に酸化シリコン（ＳｉＯ2 ）からな
るゲート酸化膜４を形成する。次いで図１（ｂ）に示す
第２工程にて、ＣＶＤ法により以下に述べる条件で、ゲ
ート酸化膜４上に下導電層６と上導電層７とを順次堆積
して積層する。この上導電層７の堆積、つまり成膜は、
ｎ型不純物であるリン（Ｐ）の濃度が下導電層６より高
くなるようにＰを導入しつつ行う。
単結晶シリコン（Ｓｉ）基板からなる基体１を用意し、
続いて図１（ａ）に示す第１工程にて、熱酸化によっ
て、この基体２表面に酸化シリコン（ＳｉＯ2 ）からな
るゲート酸化膜４を形成する。次いで図１（ｂ）に示す
第２工程にて、ＣＶＤ法により以下に述べる条件で、ゲ
ート酸化膜４上に下導電層６と上導電層７とを順次堆積
して積層する。この上導電層７の堆積、つまり成膜は、
ｎ型不純物であるリン（Ｐ）の濃度が下導電層６より高
くなるようにＰを導入しつつ行う。
【００１９】すなわち、下導電層５のＣＶＤでは、例え
ば反応ガスとしてシラン（ＳｉＨ4）ガスを用い、その
流量を５００ｓｃｃｍ、反応圧力を１３３Ｐａ、成膜温
度を６１０℃、成膜時間を６０秒に設定して、Poly−Ｓ
ｉからなる下導電層６を０．０１μｍ程度の厚みに成膜
する。
ば反応ガスとしてシラン（ＳｉＨ4）ガスを用い、その
流量を５００ｓｃｃｍ、反応圧力を１３３Ｐａ、成膜温
度を６１０℃、成膜時間を６０秒に設定して、Poly−Ｓ
ｉからなる下導電層６を０．０１μｍ程度の厚みに成膜
する。
【００２０】また上導電層７のＣＶＤでは、例えば反応
ガスとしてＳｉＨ4 ガスにホスフィン（ＰＨ3 ）ガスを
加え、ＳｉＨ4 ガスの流量を５００ｓｃｃｍ、ＰＨ3 ガ
スの流量を０．２ｓｃｃｍ、反応圧力を１３３Ｐａ、成
膜温度を５３０℃、成膜時間を４３２０秒に設定して、
Ｐ濃度が０．５ｗｔ％のアモルファスシリコン（ａ−Ｓ
ｉ）からなる上導電層７を０．０９μｍ程度の厚みに成
膜する。
ガスとしてＳｉＨ4 ガスにホスフィン（ＰＨ3 ）ガスを
加え、ＳｉＨ4 ガスの流量を５００ｓｃｃｍ、ＰＨ3 ガ
スの流量を０．２ｓｃｃｍ、反応圧力を１３３Ｐａ、成
膜温度を５３０℃、成膜時間を４３２０秒に設定して、
Ｐ濃度が０．５ｗｔ％のアモルファスシリコン（ａ−Ｓ
ｉ）からなる上導電層７を０．０９μｍ程度の厚みに成
膜する。
【００２１】その後、上導電層７上に、例えばＣＶＤ法
などによってPoly−Ｓｉ層とタングステンシリサイド
（ＷＳｉx ）層とを順に形成してPoly−Ｓｉ層とＷＳｉ
x 層とからなるＷ−ポリサイド層８を形成し、続いてＷ
−ポリサイド層８上にレジストパターン１０を形成す
る。
などによってPoly−Ｓｉ層とタングステンシリサイド
（ＷＳｉx ）層とを順に形成してPoly−Ｓｉ層とＷＳｉ
x 層とからなるＷ−ポリサイド層８を形成し、続いてＷ
−ポリサイド層８上にレジストパターン１０を形成す
る。
【００２２】次に図１（ｃ）に示す第３工程にて、レジ
ストパターン１０をマスクとした例えばＥＣＲ（電子サ
イクロトロン共鳴）エッチングによって、下導電層６と
上導電層７とＷ−ポリサイド層８とを所定のパターン、
ここではゲート電極９のパターンに形成する。エッチン
グ条件としては、例えばエッチングガスに塩素（Ｃ
ｌ 2 ）ガスと酸素（Ｏ2 ）ガスとを用い、Ｃｌ2 ガスの
流量を７０ｓｃｃｍ、Ｏ2ガスの流量を１０ｓｃｃｍと
する。また反応圧力を４００ｍＰａ、マイクロ波電流を
２５０ｍＡ、高周波電力を７０Ｗ、コイル電流上／下を
２０Ａ／７Ａ、エッチング温度を２０℃に設定してエッ
チングを行う。そして、レジストパターン１０をアッシ
ングにより除去する。
ストパターン１０をマスクとした例えばＥＣＲ（電子サ
イクロトロン共鳴）エッチングによって、下導電層６と
上導電層７とＷ−ポリサイド層８とを所定のパターン、
ここではゲート電極９のパターンに形成する。エッチン
グ条件としては、例えばエッチングガスに塩素（Ｃ
ｌ 2 ）ガスと酸素（Ｏ2 ）ガスとを用い、Ｃｌ2 ガスの
流量を７０ｓｃｃｍ、Ｏ2ガスの流量を１０ｓｃｃｍと
する。また反応圧力を４００ｍＰａ、マイクロ波電流を
２５０ｍＡ、高周波電力を７０Ｗ、コイル電流上／下を
２０Ａ／７Ａ、エッチング温度を２０℃に設定してエッ
チングを行う。そして、レジストパターン１０をアッシ
ングにより除去する。
【００２３】以上の工程によって、ゲート酸化膜４側に
形成された下導電層６と、ゲート酸化膜４側と反対の側
に形成された上導電層７とから構成された導電層パター
ン５と、この上層のＷ−ポリサイド層８のパターンとか
らなるゲート電極９が形成され、これにより図２に示す
請求項１および請求項２記載の発明装置の一実施例とな
る半導体装置１が得られる。
形成された下導電層６と、ゲート酸化膜４側と反対の側
に形成された上導電層７とから構成された導電層パター
ン５と、この上層のＷ−ポリサイド層８のパターンとか
らなるゲート電極９が形成され、これにより図２に示す
請求項１および請求項２記載の発明装置の一実施例とな
る半導体装置１が得られる。
【００２４】このような半導体装置１の製造方法におい
ては、ゲート酸化膜４直上に下導電層６をＰを導入せず
に成膜して下導電層６のＰ濃度を上導電層７のそれより
も低くし、下導電層６のエッチング耐性を高くしておく
ので、その後のエッチング工程において、下導電層６の
ゲート酸化膜４直上部分にノッチングが発生することを
防止することができる。したがって、ノッチングのない
高精度な異方性形状のゲート電極９を備えた半導体装置
１を製造することができる。
ては、ゲート酸化膜４直上に下導電層６をＰを導入せず
に成膜して下導電層６のＰ濃度を上導電層７のそれより
も低くし、下導電層６のエッチング耐性を高くしておく
ので、その後のエッチング工程において、下導電層６の
ゲート酸化膜４直上部分にノッチングが発生することを
防止することができる。したがって、ノッチングのない
高精度な異方性形状のゲート電極９を備えた半導体装置
１を製造することができる。
【００２５】またこうして製造された半導体装置１は、
そのゲート電極９が高精度に異方性形状が達成されたも
のとなるので、良好なトランジスタ特性を有するものと
なる。
そのゲート電極９が高精度に異方性形状が達成されたも
のとなるので、良好なトランジスタ特性を有するものと
なる。
【００２６】次に請求項３記載の発明方法の他の実施例
について説明する。この実施例において、上記実施例と
相異するのは、ゲート酸化膜４上に形成する下導電層６
を、上導電層７よりもＰ濃度が低いａ−Ｓｉで形成する
点である。すなわち、反応ガスとしてＳｉＨ4 ガスを用
いたＣＶＤ法により、例えばＳｉＨ4 ガスの流量を５０
０ｓｃｃｍ、ＰＨ3 ガスの流量を０．０４ｓｃｃｍ、反
応圧力を１３３Ｐａ、成膜温度を５３０℃、成膜時間を
４８０秒に設定して、Ｐ濃度が０．１ｗｔ％のａ−Ｓｉ
からなる下導電層６を０．０１μｍ程度の厚みに成膜す
る。
について説明する。この実施例において、上記実施例と
相異するのは、ゲート酸化膜４上に形成する下導電層６
を、上導電層７よりもＰ濃度が低いａ−Ｓｉで形成する
点である。すなわち、反応ガスとしてＳｉＨ4 ガスを用
いたＣＶＤ法により、例えばＳｉＨ4 ガスの流量を５０
０ｓｃｃｍ、ＰＨ3 ガスの流量を０．０４ｓｃｃｍ、反
応圧力を１３３Ｐａ、成膜温度を５３０℃、成膜時間を
４８０秒に設定して、Ｐ濃度が０．１ｗｔ％のａ−Ｓｉ
からなる下導電層６を０．０１μｍ程度の厚みに成膜す
る。
【００２７】そして、下導電層６上に、ＰＨ3 ガス流量
を０．２ｓｃｃｍに変化させる以外は前述の実施例と同
じ条件でＰ濃度が０．５ｗｔ％のａ−Ｓｉからなる上導
電層７を０．０９μｍ程度の厚みに成膜する。その後
は、前述の実施例と同様の工程を踏むことによって、図
２に示す半導体装置１が得られる。
を０．２ｓｃｃｍに変化させる以外は前述の実施例と同
じ条件でＰ濃度が０．５ｗｔ％のａ−Ｓｉからなる上導
電層７を０．０９μｍ程度の厚みに成膜する。その後
は、前述の実施例と同様の工程を踏むことによって、図
２に示す半導体装置１が得られる。
【００２８】このような半導体装置１の製造方法におい
ても、ゲート酸化膜４直上の下導電層６におけるＰ濃度
を上導電層７のそれよりも低くし、下導電層６のエッチ
ング耐性を高くしておくので、その後のエッチング工程
において、下導電層６のゲート酸化膜４直上部分にノッ
チングが発生することを防止することができ、ノッチン
グのない高精度な異方性形状のゲート電極９を備えた半
導体装置１を製造することができる。
ても、ゲート酸化膜４直上の下導電層６におけるＰ濃度
を上導電層７のそれよりも低くし、下導電層６のエッチ
ング耐性を高くしておくので、その後のエッチング工程
において、下導電層６のゲート酸化膜４直上部分にノッ
チングが発生することを防止することができ、ノッチン
グのない高精度な異方性形状のゲート電極９を備えた半
導体装置１を製造することができる。
【００２９】次に、請求項４記載の発明方法の一実施例
を図３に示す工程図を用いて説明する。まず図３（ａ）
に示すように、第１工程にて、上記実施例と同様にして
基体２表面にゲート酸化膜４を形成し、次いで第２工程
にて、例えばＳｉＨ4 ガスを用いたＣＶＤ法により、Ｓ
ｉＨ4 ガスの流量を５００ｓｃｃｍ、反応圧力を１３３
Ｐａ、成膜温度を６１０℃、成膜時間を６００秒に設定
して、ゲート酸化膜４上に０．１μｍ程度の厚みの導電
層１２を成膜する。
を図３に示す工程図を用いて説明する。まず図３（ａ）
に示すように、第１工程にて、上記実施例と同様にして
基体２表面にゲート酸化膜４を形成し、次いで第２工程
にて、例えばＳｉＨ4 ガスを用いたＣＶＤ法により、Ｓ
ｉＨ4 ガスの流量を５００ｓｃｃｍ、反応圧力を１３３
Ｐａ、成膜温度を６１０℃、成膜時間を６００秒に設定
して、ゲート酸化膜４上に０．１μｍ程度の厚みの導電
層１２を成膜する。
【００３０】続いて図３（ｂ）に示す第３工程にて、熱
拡散法により、導電層１２のうちゲート酸化膜４と反対
の側におけるＰ濃度が、ゲート酸化膜４側におけるＰ濃
度よりも高くなる状態にＰを導入する。ここでは熱拡散
法の一つである固相拡散法を用い、不純物ガスとしてＰ
ＯＣｌ 3 ガスを使用して８００℃で１０分程度熱拡散処
理し、導電層１２のゲート酸化膜４と反対の側において
Ｐ濃度が０．５ωｔ％程度となり、導電層１２のゲート
酸化膜４側に向けてＰ濃度が漸次低くなるようにする。
拡散法により、導電層１２のうちゲート酸化膜４と反対
の側におけるＰ濃度が、ゲート酸化膜４側におけるＰ濃
度よりも高くなる状態にＰを導入する。ここでは熱拡散
法の一つである固相拡散法を用い、不純物ガスとしてＰ
ＯＣｌ 3 ガスを使用して８００℃で１０分程度熱拡散処
理し、導電層１２のゲート酸化膜４と反対の側において
Ｐ濃度が０．５ωｔ％程度となり、導電層１２のゲート
酸化膜４側に向けてＰ濃度が漸次低くなるようにする。
【００３１】そして図３（ｃ）および図３（ｄ）に示す
第４工程を行う。すなわち、図３（ｃ）に示すように、
導電層１２上に、Poly−Ｓｉ層とＷＳｉ x 層とを順に形
成してＷ−ポリサイド層８を形成し、続いてＷ−ポリサ
イド層８上にレジストパターン１０を形成した後、前述
した第３工程と同様の条件にてレジストパターン１０を
マスクとしたエッチングを行い、さらにレジストパター
ン１０をアッシングにより除去する。
第４工程を行う。すなわち、図３（ｃ）に示すように、
導電層１２上に、Poly−Ｓｉ層とＷＳｉ x 層とを順に形
成してＷ−ポリサイド層８を形成し、続いてＷ−ポリサ
イド層８上にレジストパターン１０を形成した後、前述
した第３工程と同様の条件にてレジストパターン１０を
マスクとしたエッチングを行い、さらにレジストパター
ン１０をアッシングにより除去する。
【００３２】以上の工程によって、ゲート酸化膜４側に
おけるＰ濃度がゲート酸化膜４側と反対の側におけるＰ
濃度よりも低い導電層パターン１３と、この上層のＷ−
ポリサイド層８のパターンとからなるゲート電極１４が
形成され、これにより図４に示す請求項１および請求項
２記載の発明装置の他の実施例となる半導体装置１１が
得られる。
おけるＰ濃度がゲート酸化膜４側と反対の側におけるＰ
濃度よりも低い導電層パターン１３と、この上層のＷ−
ポリサイド層８のパターンとからなるゲート電極１４が
形成され、これにより図４に示す請求項１および請求項
２記載の発明装置の他の実施例となる半導体装置１１が
得られる。
【００３３】上記した半導体装置１１の製造方法では、
拡散条件の制御によって、絶縁膜１２のうちゲート酸化
膜４側におけるＰ濃度がゲート酸化膜４側と反対の側に
おけるＰ濃度よりも低くなるようＰを導入し、絶縁層１
２のゲート酸化膜４側のエッチング耐性を高くしておく
ので、その後のエッチング工程において、導電層１２の
ゲート酸化膜４直上部分にノッチングが発生することを
防止することができる。したがって、この実施例におい
ても、ノッチングのない高精度な異方性形状のゲート電
極１４を備えた半導体装置１１を製造することができ
る。
拡散条件の制御によって、絶縁膜１２のうちゲート酸化
膜４側におけるＰ濃度がゲート酸化膜４側と反対の側に
おけるＰ濃度よりも低くなるようＰを導入し、絶縁層１
２のゲート酸化膜４側のエッチング耐性を高くしておく
ので、その後のエッチング工程において、導電層１２の
ゲート酸化膜４直上部分にノッチングが発生することを
防止することができる。したがって、この実施例におい
ても、ノッチングのない高精度な異方性形状のゲート電
極１４を備えた半導体装置１１を製造することができ
る。
【００３４】また、こうして製造された半導体装置１１
においても、そのゲート電極１４が高精度に異方性形状
が達成されたものとなるので、良好なトランジスタ特性
を有するものとなる。
においても、そのゲート電極１４が高精度に異方性形状
が達成されたものとなるので、良好なトランジスタ特性
を有するものとなる。
【００３５】次に 請求項５記載の発明方法の一実施例
について説明する。この実施例において、上記の図３に
示した実施例と相異するのは、第３工程における導電層
１２へのＰの導入をイオン注入法によって行う点であ
る。すなわち、第３工程では、イオン注入法によって、
導電層１２のうちゲート酸化膜４と反対の側におけるＰ
濃度が、ゲート酸化膜４側におけるＰ濃度よりも高くな
る状態にＰを導入する。
について説明する。この実施例において、上記の図３に
示した実施例と相異するのは、第３工程における導電層
１２へのＰの導入をイオン注入法によって行う点であ
る。すなわち、第３工程では、イオン注入法によって、
導電層１２のうちゲート酸化膜４と反対の側におけるＰ
濃度が、ゲート酸化膜４側におけるＰ濃度よりも高くな
る状態にＰを導入する。
【００３６】ここではＰ+ イオンを、２０ｋｅＶの低エ
ネルギー条件で導電層１２に注入した後、アニール処理
し、導電層１２のゲート酸化膜４と反対の側においてＰ
濃度が０．５ωｔ％程度となり、導電層１２のゲート酸
化膜４側に向けてＰ濃度が漸次低くなるようにする。
ネルギー条件で導電層１２に注入した後、アニール処理
し、導電層１２のゲート酸化膜４と反対の側においてＰ
濃度が０．５ωｔ％程度となり、導電層１２のゲート酸
化膜４側に向けてＰ濃度が漸次低くなるようにする。
【００３７】そしてその後は、上記の図３（ｃ）、
（ｄ）に示した第４工程を行うことによって、ゲート酸
化膜４側におけるＰ濃度がゲート酸化膜４側と反対の側
におけるＰ濃度よりも低い導電層パターン１３と、この
上層のＷ−ポリサイド層８のパターンとからなるゲート
電極１４を形成し、これにより図４に示す請求項１およ
び請求項２記載の他の実施例となる半導体装置１１を得
る。
（ｄ）に示した第４工程を行うことによって、ゲート酸
化膜４側におけるＰ濃度がゲート酸化膜４側と反対の側
におけるＰ濃度よりも低い導電層パターン１３と、この
上層のＷ−ポリサイド層８のパターンとからなるゲート
電極１４を形成し、これにより図４に示す請求項１およ
び請求項２記載の他の実施例となる半導体装置１１を得
る。
【００３８】このような半導体装置１１の製造方法で
も、絶縁層１２におけるＰ濃度がゲート酸化膜４側にお
いて低くなるようにＰを導入して、絶縁層１２のゲート
酸化膜４側のエッチング耐性を高くしておくので、ノッ
チングのない高精度な異方性形状のゲート電極１４を備
えたトランジスタ特性の良好な半導体装置１１を製造す
ることができる。
も、絶縁層１２におけるＰ濃度がゲート酸化膜４側にお
いて低くなるようにＰを導入して、絶縁層１２のゲート
酸化膜４側のエッチング耐性を高くしておくので、ノッ
チングのない高精度な異方性形状のゲート電極１４を備
えたトランジスタ特性の良好な半導体装置１１を製造す
ることができる。
【００３９】なお、本実施例では、本発明をＷ−ポリサ
イドゲート電極を備えた半導体装置およびその製造方法
に適用する場合について説明したが、これに限定される
ものでなく、例えばポリシリコンのみからなるゲート電
極を備えた半導体装置およびその製造方法に本発明を適
用した場合でも同様の効果が得られるのはもちろんであ
る。
イドゲート電極を備えた半導体装置およびその製造方法
に適用する場合について説明したが、これに限定される
ものでなく、例えばポリシリコンのみからなるゲート電
極を備えた半導体装置およびその製造方法に本発明を適
用した場合でも同様の効果が得られるのはもちろんであ
る。
【００４０】またポリサイドを構成するシリサイドとし
てＷＳｉx を用いた場合について説明したが、他の高融
点金属シリサイドを用いることも可能である。さらに、
ｎ型不純物としてＰを用いた場合について述べたが、他
のｎ型不純物を用いても同様の効果を得ることができ
る。その他、本発明の主旨に反しない限り、反応条件な
ど適宜変更可能であるのは言うまでもない。
てＷＳｉx を用いた場合について説明したが、他の高融
点金属シリサイドを用いることも可能である。さらに、
ｎ型不純物としてＰを用いた場合について述べたが、他
のｎ型不純物を用いても同様の効果を得ることができ
る。その他、本発明の主旨に反しない限り、反応条件な
ど適宜変更可能であるのは言うまでもない。
【００４１】
【発明の効果】以上説明したように請求項１記載の発明
装置は、導電層パターンのうちの絶縁膜側のｎ型不純物
濃度が、絶縁膜と反対の側におけるｎ型不純物濃度より
低く形成されていることから、絶縁膜側のエッチング耐
性が絶縁膜と反対の側に比較し高いことにより、ノッチ
ングのない高精度な異方性形状の導電層パターンを有し
たものとなる。請求項２記載の発明装置は、上記絶縁膜
がゲート酸化膜であり、上記導電層パターンがゲート電
極であることから、ゲート電極のゲート酸化膜直上部分
のエッチング耐性が高く、ゲート電極は高精度な異方性
形状が達成されたものとなるので、トランジスタ特性の
良好なものとなる。
装置は、導電層パターンのうちの絶縁膜側のｎ型不純物
濃度が、絶縁膜と反対の側におけるｎ型不純物濃度より
低く形成されていることから、絶縁膜側のエッチング耐
性が絶縁膜と反対の側に比較し高いことにより、ノッチ
ングのない高精度な異方性形状の導電層パターンを有し
たものとなる。請求項２記載の発明装置は、上記絶縁膜
がゲート酸化膜であり、上記導電層パターンがゲート電
極であることから、ゲート電極のゲート酸化膜直上部分
のエッチング耐性が高く、ゲート電極は高精度な異方性
形状が達成されたものとなるので、トランジスタ特性の
良好なものとなる。
【００４２】請求項３記載の発明方法は、上導電層の堆
積では、下導電層よりｎ型不純物濃度が高くなる状態に
不純物を導入しつつ堆積して、絶縁膜直上の下導電層の
ｎ型不純物濃度を上導電層のそれよりも低くし、下導電
層のエッチング耐性を高くしておくので、その後のエッ
チング工程において、下導電層の絶縁膜直上部分にノッ
チングが発生することを防止できる。したがって、高精
度な異方性形状の導電層パターンを備えた半導体装置を
製造することができる。
積では、下導電層よりｎ型不純物濃度が高くなる状態に
不純物を導入しつつ堆積して、絶縁膜直上の下導電層の
ｎ型不純物濃度を上導電層のそれよりも低くし、下導電
層のエッチング耐性を高くしておくので、その後のエッ
チング工程において、下導電層の絶縁膜直上部分にノッ
チングが発生することを防止できる。したがって、高精
度な異方性形状の導電層パターンを備えた半導体装置を
製造することができる。
【００４３】請求項４、請求項５記載の発明方法は、導
電層のうち絶縁膜と反対の側におけるｎ型不純物濃度
が、絶縁膜側におけるｎ型不純物濃度より高くなるよう
に不純物を導入して、絶縁膜側のｎ型不純物濃度を絶縁
膜と反対の側のそれよりも低くし、導電層の絶縁膜側の
エッチング耐性を高めるておくので、その後のエッチン
グ工程において導電層の絶縁膜直上部分におけるノッチ
ングの発生のない、高精度な異方性形状の導電層パター
ンを備えた半導体装置を製造することができる。
電層のうち絶縁膜と反対の側におけるｎ型不純物濃度
が、絶縁膜側におけるｎ型不純物濃度より高くなるよう
に不純物を導入して、絶縁膜側のｎ型不純物濃度を絶縁
膜と反対の側のそれよりも低くし、導電層の絶縁膜側の
エッチング耐性を高めるておくので、その後のエッチン
グ工程において導電層の絶縁膜直上部分におけるノッチ
ングの発生のない、高精度な異方性形状の導電層パター
ンを備えた半導体装置を製造することができる。
【図１】（ａ）〜（ｃ）は請求項３記載の発明方法の一
実施例を工程順に示す説明図である。
実施例を工程順に示す説明図である。
【図２】請求項１、請求項２記載の発明装置の一実施例
を示す断面図である。
を示す断面図である。
【図３】（ａ）〜（ｄ）は請求項４記載の発明方法の一
実施例を工程順に示す説明図である。
実施例を工程順に示す説明図である。
【図４】請求項１、請求項２記載の発明装置の他の実施
例を示す断面図である。
例を示す断面図である。
【図５】（ａ）、（ｂ）はノッチングの形成を説明する
図である。
図である。
１、１１ 半導体装置 ２ 基体 ４ ゲート酸化膜（絶縁膜） ５、１３ 導電層パターン ６ 下導電層 ７ 上導電層 ９、１４ ゲート電極 １２ 導電層
Claims (5)
- 【請求項１】 基体表面に形成された絶縁膜と、該絶縁
膜上に積層された導電層パターンとを備えてなり、 該導電層パターンのうち前記絶縁膜側は、そのｎ型不純
物濃度が、前記絶縁膜と反対の側におけるｎ型不純物濃
度より低く形成されていることを特徴とする半導体装
置。 - 【請求項２】 前記絶縁膜はゲート酸化膜であり、前記
導電層パターンはゲート電極であることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 基体表面に絶縁膜を形成する第１工程
と、 該絶縁膜上に下導電層と上導電層とを順次堆積して積層
する第２工程と、 前記下導電層と前記上導電層とを所定のパターンに形成
する第３工程とを有し、 前記第２工程では、前記上導電層を堆積する際、下導電
層よりｎ型不純物濃度が高くなる状態に不純物を導入し
つつ堆積することを特徴とする半導体装置の製造方法。 - 【請求項４】 基体表面に絶縁膜を形成する第１工程
と、 該絶縁膜上に導電層を形成する第２工程と、 熱拡散法によって、前記導電層のうち前記絶縁膜と反対
の側におけるｎ型不純物濃度が、前記絶縁膜側における
ｎ型不純物濃度より高くなる状態に不純物を導入する第
３工程と、 前記導電層を所定のパターンに形成する第４工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項５】 基体表面に絶縁膜を形成する第１工程
と、 該絶縁膜上に導電層を形成する第２工程と、 イオン注入法によって、前記導電層のうち前記絶縁膜と
反対の側におけるｎ型不純物濃度が、前記絶縁膜側にお
けるｎ型不純物濃度より高くなる状態に不純物を導入す
る第３工程と、 前記導電層を所定のパターンに形成する第４工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP688195A JPH08203846A (ja) | 1995-01-20 | 1995-01-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP688195A JPH08203846A (ja) | 1995-01-20 | 1995-01-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203846A true JPH08203846A (ja) | 1996-08-09 |
Family
ID=11650585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP688195A Pending JPH08203846A (ja) | 1995-01-20 | 1995-01-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203846A (ja) |
-
1995
- 1995-01-20 JP JP688195A patent/JPH08203846A/ja active Pending
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