JPH08202614A - Ｄｒａｍアクセス方法 - Google Patents
Ｄｒａｍアクセス方法Info
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- JPH08202614A JPH08202614A JP7202691A JP20269195A JPH08202614A JP H08202614 A JPH08202614 A JP H08202614A JP 7202691 A JP7202691 A JP 7202691A JP 20269195 A JP20269195 A JP 20269195A JP H08202614 A JPH08202614 A JP H08202614A
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- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000011159 matrix material Substances 0.000 claims description 8
- 210000004027 cell Anatomy 0.000 claims 57
- 210000003888 boundary cell Anatomy 0.000 claims 2
- 238000012545 processing Methods 0.000 abstract description 5
- 239000000872 buffer Substances 0.000 description 138
- 230000015654 memory Effects 0.000 description 33
- 239000003550 marker Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 19
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 13
- 101150046378 RAM1 gene Proteins 0.000 description 13
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 13
- 230000008569 process Effects 0.000 description 8
- 238000012546 transfer Methods 0.000 description 8
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 7
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 7
- 230000009471 action Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000003139 buffering effect Effects 0.000 description 4
- 230000006837 decompression Effects 0.000 description 4
- 230000012447 hatching Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 101100152598 Arabidopsis thaliana CYP73A5 gene Proteins 0.000 description 2
- 241001522296 Erithacus rubecula Species 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 108050001922 30S ribosomal protein S17 Proteins 0.000 description 1
- 102100036601 Aggrecan core protein Human genes 0.000 description 1
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 1
- 102100037373 DNA-(apurinic or apyrimidinic site) endonuclease Human genes 0.000 description 1
- 102100027623 FERM and PDZ domain-containing protein 4 Human genes 0.000 description 1
- 101710155996 FERM and PDZ domain-containing protein 4 Proteins 0.000 description 1
- 239000004606 Fillers/Extenders Substances 0.000 description 1
- 101000999998 Homo sapiens Aggrecan core protein Proteins 0.000 description 1
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 1
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 1
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 1
- 208000009989 Posterior Leukoencephalopathy Syndrome Diseases 0.000 description 1
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 210000003484 anatomy Anatomy 0.000 description 1
- 239000007853 buffer solution Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- DNJIEGIFACGWOD-UHFFFAOYSA-N ethanethiol Chemical compound CCS DNJIEGIFACGWOD-UHFFFAOYSA-N 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- GDOPTJXRTPNYNR-UHFFFAOYSA-N methyl-cyclopentane Natural products CC1CCCC1 GDOPTJXRTPNYNR-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/04—Addressing variable-length words or parts of words
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- G06F12/0607—Interleaved addressing
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4494—Execution paradigms, e.g. implementations of programming paradigms data driven
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/13—Adaptive entropy coding, e.g. adaptive variable length coding [AVLC] or context adaptive binary arithmetic coding [CABAC]
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
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- Memory System (AREA)
- Dram (AREA)
- Television Signal Processing For Recording (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 改善されたＲＡＭインターフェース用装置及
び方法を提供する。 【構成】 ＲＡＭの所定の固定バースト長より少ないＭ
ワードをＲＡＭからアクセッシングする技術を含む。
又、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
をアクセスして、２次元画像に関するデータワードを格
納及び検索する方法、及び可変幅データをアドレッシン
グするために使用される固定数のビットを有し幅定義フ
ィールド及びアドレスフィールドを有する固定幅ワード
を提供する処理が開示される。又、バスをＲＡＭに接続
するためのインターフェースが開示される。このインタ
ーフェースでは、独立のアドレス発生器はＲＡＭインタ
ーフェースがＲＡＭをアドレスするのに必要なアドレス
を発生する。アドレス発生器はＲＡＭインターフェース
に２線インターフェースを介して通信する。
び方法を提供する。 【構成】 ＲＡＭの所定の固定バースト長より少ないＭ
ワードをＲＡＭからアクセッシングする技術を含む。
又、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
をアクセスして、２次元画像に関するデータワードを格
納及び検索する方法、及び可変幅データをアドレッシン
グするために使用される固定数のビットを有し幅定義フ
ィールド及びアドレスフィールドを有する固定幅ワード
を提供する処理が開示される。又、バスをＲＡＭに接続
するためのインターフェースが開示される。このインタ
ーフェースでは、独立のアドレス発生器はＲＡＭインタ
ーフェースがＲＡＭをアドレスするのに必要なアドレス
を発生する。アドレス発生器はＲＡＭインターフェース
に２線インターフェースを介して通信する。
Description
【０００１】関連出願 本願は１９９４年７月２９日に英国特許出願Ｎｏ．９４
１５３６５．７として出願された”Ｒａｍをアクセスす
る方法(Method for Accessing Ram)”、１９９４年７月
２９日に英国特許出願Ｎｏ．９４１５３９１．３として
出願された”Ｄｒａｍのバンクをアクセスする方法(Met
hod for Accessing Banks of Dram)”、及び１９９４年
７月２９日に英国特許出願Ｎｏ．９４１５３８７．１と
して出願された”メモリをアドレスするための方法及び
装置(Method and Apparatus forAddressing Memory)”
に関連しており、これらの出願は全てDiscoVision Asso
ciatesに譲渡されている。
１５３６５．７として出願された”Ｒａｍをアクセスす
る方法(Method for Accessing Ram)”、１９９４年７月
２９日に英国特許出願Ｎｏ．９４１５３９１．３として
出願された”Ｄｒａｍのバンクをアクセスする方法(Met
hod for Accessing Banks of Dram)”、及び１９９４年
７月２９日に英国特許出願Ｎｏ．９４１５３８７．１と
して出願された”メモリをアドレスするための方法及び
装置(Method and Apparatus forAddressing Memory)”
に関連しており、これらの出願は全てDiscoVision Asso
ciatesに譲渡されている。
【産業上の利用分野】本発明はランダムアクセスメモリ
（ＲＡＭ）に関し、特にＲＡＭとのインターフェースを
行う装置及び方法に関する。
（ＲＡＭ）に関し、特にＲＡＭとのインターフェースを
行う装置及び方法に関する。
【０００２】
【実施例】本発明の特徴の１つはＲＡＭをアクセスする
方法に関している。特にＲＡＭからそのＲＡＭの所定の
固定バースト長(fixed burst length)Ｎより少ないワー
ド数Ｍをアクセスする方法である。ＲＡＭはイネーブル
ラインを含み、このラインはＲＡＭからの読出し及びＲ
ＡＭへの書き込みを選択的に許可及び禁止する。この方
法では、最初のＮワードがＲＡＭに対してリード(read)
又はライト(write)されるように指示される。次に、Ｍ
ワードがＲＡＭにリード又はライトされたときが判断さ
れる。ここでＭはＮより小さい。最後に、ＭワードがＲ
ＡＭにリード又はライトされたことを判断した直後、Ｒ
ＡＭは禁止される。
方法に関している。特にＲＡＭからそのＲＡＭの所定の
固定バースト長(fixed burst length)Ｎより少ないワー
ド数Ｍをアクセスする方法である。ＲＡＭはイネーブル
ラインを含み、このラインはＲＡＭからの読出し及びＲ
ＡＭへの書き込みを選択的に許可及び禁止する。この方
法では、最初のＮワードがＲＡＭに対してリード(read)
又はライト(write)されるように指示される。次に、Ｍ
ワードがＲＡＭにリード又はライトされたときが判断さ
れる。ここでＭはＮより小さい。最後に、ＭワードがＲ
ＡＭにリード又はライトされたことを判断した直後、Ｒ
ＡＭは禁止される。
【０００３】本発明の他の特徴によれば、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）をアクセスし、２
次元画像に関するデータワードを格納及び検索する方法
が開示される。ＤＲＡＭは分離した２つのバンク、即ち
第１のバンク及び第２のバンクを有する。各バンクはペ
ージモードで動作し、データワードをリードライトでき
る。２次元画像は２次元格子パターンのセルに組織化さ
れ、各セルはＭ×Ｎマトリクスの画素を含んでいる。特
定セルに関する全てのデータワードが特定バンクの特定
ページにリードライトされるように、各セルに関係する
ワードは１ページ又は１バンク以下の容量を占める。各
セルには２バンク中の一方のバンクが割り当てられる。
セルに対するバンクの割当は、各セルが同一行又は同一
列内に境界セルがないように、異なるバンクに関係する
ように行われる。
ランダムアクセスメモリ（ＤＲＡＭ）をアクセスし、２
次元画像に関するデータワードを格納及び検索する方法
が開示される。ＤＲＡＭは分離した２つのバンク、即ち
第１のバンク及び第２のバンクを有する。各バンクはペ
ージモードで動作し、データワードをリードライトでき
る。２次元画像は２次元格子パターンのセルに組織化さ
れ、各セルはＭ×Ｎマトリクスの画素を含んでいる。特
定セルに関する全てのデータワードが特定バンクの特定
ページにリードライトされるように、各セルに関係する
ワードは１ページ又は１バンク以下の容量を占める。各
セルには２バンク中の一方のバンクが割り当てられる。
セルに対するバンクの割当は、各セルが同一行又は同一
列内に境界セルがないように、異なるバンクに関係する
ように行われる。
【０００４】本発明の他の特徴によれば、非整列セル(u
naligned sell)に関するデータワードはＤＲＡＭの第１
バンクから最初の読出しでリードされ、格子パターン内
の１つのセルに関係するデータワードは非整列セルに関
係するデータワードとして認識される。そしてＤＲＡＭ
の第２バンクからリードがあり、格子パターン内の他の
セルに関係するデータワードは、非整列セルに関係する
データワードを含む。第１及び第２バンク管の相互のリ
ードは非整列セルに関係する全てのデータワードがリー
ドされるまで続く。
naligned sell)に関するデータワードはＤＲＡＭの第１
バンクから最初の読出しでリードされ、格子パターン内
の１つのセルに関係するデータワードは非整列セルに関
係するデータワードとして認識される。そしてＤＲＡＭ
の第２バンクからリードがあり、格子パターン内の他の
セルに関係するデータワードは、非整列セルに関係する
データワードを含む。第１及び第２バンク管の相互のリ
ードは非整列セルに関係する全てのデータワードがリー
ドされるまで続く。
【０００５】本発明の他の特徴によれば、非整列セルに
関係するデータワードは第１リーディングによりセルの
所定の順番でリードされ、格子パターン内の各セルに関
係するデータワードは、非整列セルに関係するデータワ
ードを含んでいる。前記所定の順番は連続する次のセル
からリードされたデータワードが相互バンクからリード
されるように選択される。
関係するデータワードは第１リーディングによりセルの
所定の順番でリードされ、格子パターン内の各セルに関
係するデータワードは、非整列セルに関係するデータワ
ードを含んでいる。前記所定の順番は連続する次のセル
からリードされたデータワードが相互バンクからリード
されるように選択される。
【０００６】本発明の他の特徴によれば、前記所定の順
番は非整列セルに関係するデータワードを含むものとし
て識別される格子パターン内のセルの時計回転方向であ
る。又は、前記所定の順番は非整列セルに関係するデー
タワードを含むものとして識別される格子パターン内の
セルの時計回り方向である。
番は非整列セルに関係するデータワードを含むものとし
て識別される格子パターン内のセルの時計回転方向であ
る。又は、前記所定の順番は非整列セルに関係するデー
タワードを含むものとして識別される格子パターン内の
セルの時計回り方向である。
【０００７】この発明の他の特徴はメモリをアドレッシ
ングするための方法及び装置に関しており、特に可変幅
データをアドレッシングするため及びアドレスの置き換
えに使用される固定数のビットを有する固定幅ワードを
使用する。
ングするための方法及び装置に関しており、特に可変幅
データをアドレッシングするため及びアドレスの置き換
えに使用される固定数のビットを有する固定幅ワードを
使用する。
【０００８】本発明の他の特徴によれば、フレームの画
像番号を判断し、フレームの所望代表番号を判断し、画
面番号が所望代表番号或いはその後の場合に、バッファ
をレディ状態にするステップを含み、フレームとして組
織化されエンコードされたビデオデータをバッファリン
グするための方法が提供される。
像番号を判断し、フレームの所望代表番号を判断し、画
面番号が所望代表番号或いはその後の場合に、バッファ
をレディ状態にするステップを含み、フレームとして組
織化されエンコードされたビデオデータをバッファリン
グするための方法が提供される。
【０００９】本発明の他の特徴によれば、バスをＲＡＭ
に接続するためのＲＡＭインターフェースが提供され、
このインターフェースは複数のデータワードに関係する
アドレスをバスから受信する手段、バッファされたデー
タワードがライトされるＲＡＭに、受信したアドレスか
ら得られる一連のアドレスを発生する手段、及びバッフ
ァされたデータワードをＲＡＭの前記発生したアドレス
にライトする手段を含む。データワード受信及びバッフ
ァリング手段はスイングバッファを含むことができる。
ＲＡＭはページアドレッシングモードで動作でき、アド
レス発生手段は受信したアドレスに基づいて行アドレス
を発生する手段及び列アドレスを発生する手段を含むこ
とができる。ＲＡＭは例えばＤＲＡＭで、バスは２線イ
ンターフェースを含むことができ、データワード受信及
びバッファリング手段は２線インターフェースを含むこ
とができ、及び複数のデータワード並びに受信したアド
レスは例えばtokenの形式である。ＲＡＭインターフェ
ースはデータワード受信手段が複数のデータワードを受
信及びバッファしたか否かを判断する手段を更に含むこ
とができる。
に接続するためのＲＡＭインターフェースが提供され、
このインターフェースは複数のデータワードに関係する
アドレスをバスから受信する手段、バッファされたデー
タワードがライトされるＲＡＭに、受信したアドレスか
ら得られる一連のアドレスを発生する手段、及びバッフ
ァされたデータワードをＲＡＭの前記発生したアドレス
にライトする手段を含む。データワード受信及びバッフ
ァリング手段はスイングバッファを含むことができる。
ＲＡＭはページアドレッシングモードで動作でき、アド
レス発生手段は受信したアドレスに基づいて行アドレス
を発生する手段及び列アドレスを発生する手段を含むこ
とができる。ＲＡＭは例えばＤＲＡＭで、バスは２線イ
ンターフェースを含むことができ、データワード受信及
びバッファリング手段は２線インターフェースを含むこ
とができ、及び複数のデータワード並びに受信したアド
レスは例えばtokenの形式である。ＲＡＭインターフェ
ースはデータワード受信手段が複数のデータワードを受
信及びバッファしたか否かを判断する手段を更に含むこ
とができる。
【００１０】又、本発明はバスをＲＡＭに接続するＲＡ
Ｍインターフェースを提供し、このインターフェースは
ＲＡＭの所定アドレスに格納された複数のデータワー
ド、前記複数のデータワードに関係するＲＡＭアドレス
を前記場塚ら受信する手段、ＲＡＭ内の複数のデータワ
ードをアドレッシングし受信したアドレスから得られる
一連のＲＡＭアドレスを発生する手段、ＲＡＭからリー
ドされたデータワードをバッファリングする手段、及び
前記アドレス発生手段により発生された一連のＲＡＭア
ドレスを使用して、複数のデータワードをＲＡＭからリ
ードし、前記データワードをバッファ手段にライトする
手段を具備する。ＲＡＭは例えばＤＲＡＭで、バスは２
線インターフェースを含むことができ、アドレス受信手
段は２線インターフェースを含むことができ、そして複
数のデータワード並びに受信したドレスはtokenの形式
でよい。ＲＡＭインターフェースは更にデータワード受
信手段が複数のデータワードを受信しバッファしたか否
かを判断する手段を含む。上記本発明の特徴は５つのカ
テゴリーに分類でき、以下にそのカテゴリーを説明す
る。
Ｍインターフェースを提供し、このインターフェースは
ＲＡＭの所定アドレスに格納された複数のデータワー
ド、前記複数のデータワードに関係するＲＡＭアドレス
を前記場塚ら受信する手段、ＲＡＭ内の複数のデータワ
ードをアドレッシングし受信したアドレスから得られる
一連のＲＡＭアドレスを発生する手段、ＲＡＭからリー
ドされたデータワードをバッファリングする手段、及び
前記アドレス発生手段により発生された一連のＲＡＭア
ドレスを使用して、複数のデータワードをＲＡＭからリ
ードし、前記データワードをバッファ手段にライトする
手段を具備する。ＲＡＭは例えばＤＲＡＭで、バスは２
線インターフェースを含むことができ、アドレス受信手
段は２線インターフェースを含むことができ、そして複
数のデータワード並びに受信したドレスはtokenの形式
でよい。ＲＡＭインターフェースは更にデータワード受
信手段が複数のデータワードを受信しバッファしたか否
かを判断する手段を含む。上記本発明の特徴は５つのカ
テゴリーに分類でき、以下にそのカテゴリーを説明す
る。
【００１１】ＪＥＤＥＣ同期ＤＲＡＭをアクセスする方
法；ＤＲＡＭのバンクをアクセスする方法；可変はあデ
ータをアドレスするための固定幅ワード；バッファマネ
ージャ；及びＲＡＭインターフェース 同期ＤＲＡＭをアクセスする方法 図１は本発明による方法を実施するシステム１０のブロ
ック図を示す。システム１０はステートマシン１２、イ
ンターリーバ１４、及び同期ＤＲＡＭ１６を含む。ＤＲ
ＡＭ１６は２つのブロック３２を含む。インターリーバ
１４はＤＲＡＭ１６に対するアクセス（リードライト）
を制御する。インターリーバ１４はカウンタ（図示され
ず）を含み、このカウンタはどりらのバンク３２が最近
アクセスされたかを示し、これによりインターリーバ１
はバンク３２間を容易にトグルできる。
法；ＤＲＡＭのバンクをアクセスする方法；可変はあデ
ータをアドレスするための固定幅ワード；バッファマネ
ージャ；及びＲＡＭインターフェース 同期ＤＲＡＭをアクセスする方法 図１は本発明による方法を実施するシステム１０のブロ
ック図を示す。システム１０はステートマシン１２、イ
ンターリーバ１４、及び同期ＤＲＡＭ１６を含む。ＤＲ
ＡＭ１６は２つのブロック３２を含む。インターリーバ
１４はＤＲＡＭ１６に対するアクセス（リードライト）
を制御する。インターリーバ１４はカウンタ（図示され
ず）を含み、このカウンタはどりらのバンク３２が最近
アクセスされたかを示し、これによりインターリーバ１
はバンク３２間を容易にトグルできる。
【００１２】図１、２及び３において、ＤＲＡＭ１６の
同一バンクにアドレスしたハイレベルコマンド２２のス
トリング(string)１９を受信すると、ステージマシン１
２は同一バンク３２にアドレスされた最適化ローレベル
コマンド２０（即ちＪＥＤＥＣにより特定される７つの
コマンド、及び前述のリスト）のストリング２１を発生
する。ストリング２１を受信するとインターリーバ１４
は要求されたアクションを実行する。
同一バンクにアドレスしたハイレベルコマンド２２のス
トリング(string)１９を受信すると、ステージマシン１
２は同一バンク３２にアドレスされた最適化ローレベル
コマンド２０（即ちＪＥＤＥＣにより特定される７つの
コマンド、及び前述のリスト）のストリング２１を発生
する。ストリング２１を受信するとインターリーバ１４
は要求されたアクションを実行する。
【００１３】ハイレベルコマンド２２はＲＥＡＤ２２−
１、ＷＲＩＴＥ２２−２、ＥＸＴＥＮＤ２２−３、ＩＮ
ＴＥＲＲＵＰＴ２２−４及びＲＥＦＲＥＳＨ２２−５で
ある。（コマンド２２はローレベルコマンド２０から明
確に区別できるように全て大文字で示されている。）簡
単にいうと、ＲＥＡＤ２２−１、ＷＲＩＴＥ２２−２、
及びＲＥＦＲＥＳＨ２２−５コマンドの動作はそれらと
同一名のローレベルコマンド２０と同一である。ＥＸＴ
ＥＮＤ２２−３は以前のＷＲＩＴＥ２２−２又はＲＥＡ
Ｄ２２−１コマンドのアクションを繰り返すように作用
する。ＩＮＴＥＲＲＵＰＴ２２−４は、後述されるよう
に、４ワード２４で固定されるバースト長の結果として
必要となるものである。一緒に用いると、コマンド２２
は強力なプログラミングツールを提供する。
１、ＷＲＩＴＥ２２−２、ＥＸＴＥＮＤ２２−３、ＩＮ
ＴＥＲＲＵＰＴ２２−４及びＲＥＦＲＥＳＨ２２−５で
ある。（コマンド２２はローレベルコマンド２０から明
確に区別できるように全て大文字で示されている。）簡
単にいうと、ＲＥＡＤ２２−１、ＷＲＩＴＥ２２−２、
及びＲＥＦＲＥＳＨ２２−５コマンドの動作はそれらと
同一名のローレベルコマンド２０と同一である。ＥＸＴ
ＥＮＤ２２−３は以前のＷＲＩＴＥ２２−２又はＲＥＡ
Ｄ２２−１コマンドのアクションを繰り返すように作用
する。ＩＮＴＥＲＲＵＰＴ２２−４は、後述されるよう
に、４ワード２４で固定されるバースト長の結果として
必要となるものである。一緒に用いると、コマンド２２
は強力なプログラミングツールを提供する。
【００１４】どのようにコマンド２２がＤＲＡＭ１６を
アクセスするタスク(task)を簡略化するかを示す例を説
明する前に、コマンド２２自体の説明を先に述べる。ハ
イレベルコマンド列１９の最初のハイレベルコマンド２
２はＲＥＡＤ２２−１又はＷＲＩＴＥ２２−２のどちら
かである。対応するローレベルコマンド列２１の第１ロ
ーレベルコマンド２０は常にアクティブコマンド２０で
ある。各ＲＥＡＤ又はＷＲＩＴＥコマンド２２は４つの
連続ワード２４がリード又はライトされるように指示し
ている。図２に示すように、各ＲＥＡＤ又はＷＲＩＴＥ
コマンド２２は４つの連続するワード２４の第１のワー
ド２４の（アクセスされる特定バンク３２内の）アドレ
ス２６を伴っている。（ここで、ＪＥＤＥＣスタンダー
ドではこの第１のワード２４は偶数でなければならな
い。） ＤＲＡＭ１６が”自動プリチャージモード(precharge m
ode)”のとき、ＲＥＡＤ又はＷＲＩＴＥコマンド２２が
ストリング１９の中で最後のコマンド２２の場合（即ち
ステートマシン１２に対する次のコマンドがＤＲＡＭ１
６の他のバンク３２にアドレスされる場合）、ステート
マシン１２はプリチャージコマンド２０と共にリード又
はライトを発し、次に適切な４つの連続ワード２４に不
可欠なアドレス２６が続く。又は、ステートマシン１２
はリード又はライトコマンド２０を発生し、次に不可欠
なアドレス２６が続く。例えば自動プリチャージモード
の場合、ストリング１９−２内の最後のコマンド２２は
１０のアドレス２６を伴うＲＥＡＤ２２−１で、対応す
るストリング２１−２はプリチャージコマンド２０によ
り読み込まれ、１０、１１、１２及び１３のアドレス２
６が続く。
アクセスするタスク(task)を簡略化するかを示す例を説
明する前に、コマンド２２自体の説明を先に述べる。ハ
イレベルコマンド列１９の最初のハイレベルコマンド２
２はＲＥＡＤ２２−１又はＷＲＩＴＥ２２−２のどちら
かである。対応するローレベルコマンド列２１の第１ロ
ーレベルコマンド２０は常にアクティブコマンド２０で
ある。各ＲＥＡＤ又はＷＲＩＴＥコマンド２２は４つの
連続ワード２４がリード又はライトされるように指示し
ている。図２に示すように、各ＲＥＡＤ又はＷＲＩＴＥ
コマンド２２は４つの連続するワード２４の第１のワー
ド２４の（アクセスされる特定バンク３２内の）アドレ
ス２６を伴っている。（ここで、ＪＥＤＥＣスタンダー
ドではこの第１のワード２４は偶数でなければならな
い。） ＤＲＡＭ１６が”自動プリチャージモード(precharge m
ode)”のとき、ＲＥＡＤ又はＷＲＩＴＥコマンド２２が
ストリング１９の中で最後のコマンド２２の場合（即ち
ステートマシン１２に対する次のコマンドがＤＲＡＭ１
６の他のバンク３２にアドレスされる場合）、ステート
マシン１２はプリチャージコマンド２０と共にリード又
はライトを発し、次に適切な４つの連続ワード２４に不
可欠なアドレス２６が続く。又は、ステートマシン１２
はリード又はライトコマンド２０を発生し、次に不可欠
なアドレス２６が続く。例えば自動プリチャージモード
の場合、ストリング１９−２内の最後のコマンド２２は
１０のアドレス２６を伴うＲＥＡＤ２２−１で、対応す
るストリング２１−２はプリチャージコマンド２０によ
り読み込まれ、１０、１１、１２及び１３のアドレス２
６が続く。
【００１５】図２において、ＥＸＴＥＮＤ（伸張）２２
−３はストリング１９−３の終端に示され、ＲＥＡＤ
（ＷＲＩＴＥ）コマンド２２に続いている。ＲＥＡＤ及
びＷＲＩＴＥコマンドのように、ＥＸＴＥＮＤ２２−３
のフォーマットは連続する４ワード２４の最初のワード
２４のアドレス２６を含む。自動プリチャージモードで
は、ＥＸＴＥＮ２２−３がストリング１９−３における
ようにストリング１９の終端で発生したとき、プリチャ
ージを伴う追加のリードライトがストリング２１に追加
される。
−３はストリング１９−３の終端に示され、ＲＥＡＤ
（ＷＲＩＴＥ）コマンド２２に続いている。ＲＥＡＤ及
びＷＲＩＴＥコマンドのように、ＥＸＴＥＮＤ２２−３
のフォーマットは連続する４ワード２４の最初のワード
２４のアドレス２６を含む。自動プリチャージモードで
は、ＥＸＴＥＮ２２−３がストリング１９−３における
ようにストリング１９の終端で発生したとき、プリチャ
ージを伴う追加のリードライトがストリング２１に追加
される。
【００１６】本発明の他の特徴は、バースト長を４ワー
ドに固定することであり、これによりダイナミックに変
化するバースト長に適合するための複雑性が回避され
る。ＪＥＤＥＣスタンダードで要求される２ワード転送
を扱うために、ＩＮＴＥＲＲＵＰＴ２２−４が提供され
る。次に図１、２及び３において，ＩＮＴＥＲＲＵＰＴ
２２−３により、ステートマシン１２は４ワード長ロー
レベルコマンド２０のリード（又はライト）が開始す
る。しかし、２ワード２４がリード（ライト）された
後、ステートマシン１２により、バンク３２に対するイ
ネーブルライン３０はローになり、バンク３２をデセー
ブルにする。このようにして、ステートマシン１２は４
ワード２４に対するリード（又はライト）のローレベル
コマンドを発生するが、２ワード２４のみが実際にバン
ク３２に対してリード（又はライト）される。
ドに固定することであり、これによりダイナミックに変
化するバースト長に適合するための複雑性が回避され
る。ＪＥＤＥＣスタンダードで要求される２ワード転送
を扱うために、ＩＮＴＥＲＲＵＰＴ２２−４が提供され
る。次に図１、２及び３において，ＩＮＴＥＲＲＵＰＴ
２２−３により、ステートマシン１２は４ワード長ロー
レベルコマンド２０のリード（又はライト）が開始す
る。しかし、２ワード２４がリード（ライト）された
後、ステートマシン１２により、バンク３２に対するイ
ネーブルライン３０はローになり、バンク３２をデセー
ブルにする。このようにして、ステートマシン１２は４
ワード２４に対するリード（又はライト）のローレベル
コマンドを発生するが、２ワード２４のみが実際にバン
ク３２に対してリード（又はライト）される。
【００１７】勿論、イネーブルライン３０がローに落ち
た後、新たな無効リード（又はライト）コマンド２０を
完了するために、２クロック周期が必要である。しか
し、バースト長が４ワード２４に固定されるのを許容す
る一方で、この方法は望まれないデータの２ワード２４
を扱う必要がなくなる。
た後、新たな無効リード（又はライト）コマンド２０を
完了するために、２クロック周期が必要である。しか
し、バースト長が４ワード２４に固定されるのを許容す
る一方で、この方法は望まれないデータの２ワード２４
を扱う必要がなくなる。
【００１８】次に図１、２、３及び４を参照する。図４
はワード２４がどのようにしてバンク３２に格納される
かを示している。図４は２次元アレイのセル５０の部分
４８を示し、各セル５０はワード２４のＭ×Ｎマトリク
スを含んでおり、各ワードは参照符号５４で示され、こ
れはセル５０内のワード２４のアドレスとして機能す
る。特に、各セル５０はワード２４の８行×８列として
示されている。セル５０は格子パターン５６に従って配
置されている。
はワード２４がどのようにしてバンク３２に格納される
かを示している。図４は２次元アレイのセル５０の部分
４８を示し、各セル５０はワード２４のＭ×Ｎマトリク
スを含んでおり、各ワードは参照符号５４で示され、こ
れはセル５０内のワード２４のアドレスとして機能す
る。特に、各セル５０はワード２４の８行×８列として
示されている。セル５０は格子パターン５６に従って配
置されている。
【００１９】セル５０にはセル６０が重なっており、セ
ル６０は（ＤＲＡＭ１６の他の部分に格納するために）
下のセル５０からのワードを読むことにより生成される
新たな所望セルを示す。セル６０はワード２４と整列し
ているが、格子パターン５６とは整列していない。セル
６０はセル５０−１、５０−２、５０−３、及び５０−
４に重なっている。セル５０−１及び５０−３は同一バ
ンク３２（例えばバンク０）内に格納されるワード２４
を含んでいるが、異なるページのことがある。同様に、
セル５０−２及び５０−４は他のバンク３２に格納され
るワード２４を含んでいるが、異なるページのことがあ
る。
ル６０は（ＤＲＡＭ１６の他の部分に格納するために）
下のセル５０からのワードを読むことにより生成される
新たな所望セルを示す。セル６０はワード２４と整列し
ているが、格子パターン５６とは整列していない。セル
６０はセル５０−１、５０−２、５０−３、及び５０−
４に重なっている。セル５０−１及び５０−３は同一バ
ンク３２（例えばバンク０）内に格納されるワード２４
を含んでいるが、異なるページのことがある。同様に、
セル５０−２及び５０−４は他のバンク３２に格納され
るワード２４を含んでいるが、異なるページのことがあ
る。
【００２０】セル５０−１から適切なワード２４を読む
ために、次に示すハイレベルコマンド２２のストリング
１９を用いることができる。即ち、ＲＥＡＤ（６２，
ｘ）、ＩＮＴＥＲＲＵＰＴ（６２，６２）。
ために、次に示すハイレベルコマンド２２のストリング
１９を用いることができる。即ち、ＲＥＡＤ（６２，
ｘ）、ＩＮＴＥＲＲＵＰＴ（６２，６２）。
【００２１】ローレベルコマンド２０の対応するストリ
ング２１は、ａｃｔｉｖｅ（ｂａｎｋ０）、ｒｅａｄ
（６２，６３）、ｒｅａｄ ａｎｄ ｐｒｅｃｈａｒｇ
ｅ（６２，６３）である。
ング２１は、ａｃｔｉｖｅ（ｂａｎｋ０）、ｒｅａｄ
（６２，６３）、ｒｅａｄ ａｎｄ ｐｒｅｃｈａｒｇ
ｅ（６２，６３）である。
【００２２】セル５０−４から適切なワード２４を読む
ために、次に示すハイレベルコマンド２２を用いること
ができる。即ち、ＲＥＡＤ（６，ｃ）、ＩＮＴＥＲＲＵ
ＰＴ（１４，２２）。
ために、次に示すハイレベルコマンド２２を用いること
ができる。即ち、ＲＥＡＤ（６，ｃ）、ＩＮＴＥＲＲＵ
ＰＴ（１４，２２）。
【００２３】ローレベルコマンド２０の対応するストリ
ング２１は、ａｃｔｉｖｅ（ｂａｎｋ１）、ｒｅａｄ
（６，７）、ｒｅａｄ（１４，１５，ｄｏｎ’ｔ ｃａ
ｒｅ，ｄｏｎ’ｔ ｃａｒｅ）ｒｅａｄ ａｎｄ ｐｒ
ｅｃｈａｒｇｅ（２２，２３，ｄｏｎ’ｔ ｃａｒｅ，
ｄｏｎ’ｔ ｃａｒｅ）。セル５０−３から適切なワー
ド２４を読むために、次のハイレベルコマンド２２を用
いることができる。即ち、ＲＥＡＤ（０，ｘ）、ＥＸＴ
ＥＮ（８，ｘ）、ＥＸＴＥＮ（１６，ｘ）、ＥＸＴＥＮ
（４，ｘ）、ＩＮＴＥＲＲＵＰＴ（１２，２０）。
ング２１は、ａｃｔｉｖｅ（ｂａｎｋ１）、ｒｅａｄ
（６，７）、ｒｅａｄ（１４，１５，ｄｏｎ’ｔ ｃａ
ｒｅ，ｄｏｎ’ｔ ｃａｒｅ）ｒｅａｄ ａｎｄ ｐｒ
ｅｃｈａｒｇｅ（２２，２３，ｄｏｎ’ｔ ｃａｒｅ，
ｄｏｎ’ｔ ｃａｒｅ）。セル５０−３から適切なワー
ド２４を読むために、次のハイレベルコマンド２２を用
いることができる。即ち、ＲＥＡＤ（０，ｘ）、ＥＸＴ
ＥＮ（８，ｘ）、ＥＸＴＥＮ（１６，ｘ）、ＥＸＴＥＮ
（４，ｘ）、ＩＮＴＥＲＲＵＰＴ（１２，２０）。
【００２４】ローレベルコマンド２０の対応するストリ
ング２１は、ａｃｔｉｖｅ（ｂａｎｋ０）、ｒｅａｄ
（０，１，２，３）、ｒｅａｄ（８，９，１０，１
１）、ｒｅａｄ（１６，１７，１８，１９）、ｒｅａｄ
（４，５）、リード（１２，１３）、リード及びプリチ
ャージ（２０，２１，ｄｏｎ’ｔ ｃａｒｅ，ｄｏｎ’
ｔ ｃａｒｅ）。
ング２１は、ａｃｔｉｖｅ（ｂａｎｋ０）、ｒｅａｄ
（０，１，２，３）、ｒｅａｄ（８，９，１０，１
１）、ｒｅａｄ（１６，１７，１８，１９）、ｒｅａｄ
（４，５）、リード（１２，１３）、リード及びプリチ
ャージ（２０，２１，ｄｏｎ’ｔ ｃａｒｅ，ｄｏｎ’
ｔ ｃａｒｅ）。
【００２５】本発明は以上のような構造及び方法を参照
して開示されたが、本発明の範囲はこれらの説明に限定
されることなく、特許請求の範囲から考えられる修正及
び変更を含むものである。 ＤＲＡＭのバンクをアクセスする方法 図５、６、及び１１を参照する。図１１はデジタルビデ
オ信号２０４から得られる画像２０８を表示するために
適した表示画面２０６を有するビデオモニタ２０２を示
している。デジタルビデオ信号２０４のソースはビデオ
デコーダ２０５である。ビデオデコーダ２０５は適当な
デコード回路（図示されず）を含む。ビデオデコーダ２
０５はエンコードされたビデオ信号２０９をデコードす
る。エンコードされたビデオ信号２０９の代表的なソー
スはＣＤ又はレーザディスクプレーヤ２０７又はケーブ
ルテレビフックアップ(hook-up)２０８を含む。
して開示されたが、本発明の範囲はこれらの説明に限定
されることなく、特許請求の範囲から考えられる修正及
び変更を含むものである。 ＤＲＡＭのバンクをアクセスする方法 図５、６、及び１１を参照する。図１１はデジタルビデ
オ信号２０４から得られる画像２０８を表示するために
適した表示画面２０６を有するビデオモニタ２０２を示
している。デジタルビデオ信号２０４のソースはビデオ
デコーダ２０５である。ビデオデコーダ２０５は適当な
デコード回路（図示されず）を含む。ビデオデコーダ２
０５はエンコードされたビデオ信号２０９をデコードす
る。エンコードされたビデオ信号２０９の代表的なソー
スはＣＤ又はレーザディスクプレーヤ２０７又はケーブ
ルテレビフックアップ(hook-up)２０８を含む。
【００２６】図５には画像２０８を含む表示画面２０６
の一部分が示されている。画像２０８のような画像は画
素２１４から構成されている。一般に画素２１４はセル
２１２内にグループ分けされている。画素２１４をセル
２１２にグループ分けすることで、画像２０８を示すデ
ジタルビデオ信号２０４は（表示画面６の他の領域も同
様に）、より効果的に操作（例えば圧縮）することがで
きる。
の一部分が示されている。画像２０８のような画像は画
素２１４から構成されている。一般に画素２１４はセル
２１２内にグループ分けされている。画素２１４をセル
２１２にグループ分けすることで、画像２０８を示すデ
ジタルビデオ信号２０４は（表示画面６の他の領域も同
様に）、より効果的に操作（例えば圧縮）することがで
きる。
【００２７】セル２１２はどのような反復パターンにも
配置できるが、一般にセル２１２は直線的な格子２０９
のパターン内に配置される。格子２０９のパターンは表
示画面２０６に交差して延長している。各セル２１２内
で、一般に画素２１４はＮ行×Ｎ列の正方形マトリクス
に配置される。例えば、図６で、セル２１２は画素２１
４の８行×８列のからなる。識別位置番号１３（０〜６
３）が各画素２１４に関係している。代替えの方法とし
て、画素２１４は非正方形マトリクス（即ちＭ行×Ｎ
列、ここでＭとＮは異なる数である）のグループにする
こともできる。
配置できるが、一般にセル２１２は直線的な格子２０９
のパターン内に配置される。格子２０９のパターンは表
示画面２０６に交差して延長している。各セル２１２内
で、一般に画素２１４はＮ行×Ｎ列の正方形マトリクス
に配置される。例えば、図６で、セル２１２は画素２１
４の８行×８列のからなる。識別位置番号１３（０〜６
３）が各画素２１４に関係している。代替えの方法とし
て、画素２１４は非正方形マトリクス（即ちＭ行×Ｎ
列、ここでＭとＮは異なる数である）のグループにする
こともできる。
【００２８】図５、６及び７を参照すると、デジタルビ
デオ２０４は多数のデータワード２１５を含む。ＭＰＥ
Ｇデジタルビデオスタンダードでは、６データワード２
１５は４画素２１４の各領域を示す必要がある。１ワー
ド２１５はＣｂを示し、１ワード２１５はＣｒを示し、
４ワード２１５はＹ（明度）を示す。
デオ２０４は多数のデータワード２１５を含む。ＭＰＥ
Ｇデジタルビデオスタンダードでは、６データワード２
１５は４画素２１４の各領域を示す必要がある。１ワー
ド２１５はＣｂを示し、１ワード２１５はＣｒを示し、
４ワード２１５はＹ（明度）を示す。
【００２９】図５、７、１０及び１１を参照すると、ビ
デオデコーダ２０５はＲＡＭシステム２３０を含む。Ｒ
ＡＭシステム２３０はメモリビデオデコーダ２０５で、
データワード２１５を格納するために使用する。ビデオ
デコーダ２０５は画面２０６上の画像２０８を生成、表
示、及び操作中にＲＡＭシステム２３０からワード１２
５を読出す。ＲＡＭシステム２３０はインターリーバ２
３４及び２つのＲＡＭバンク２３２、即ちバンク０の２
３２−０及びバンク１の２３２−１を含む。インターリ
ーバ２３４はバンク２３２をビデオデコーダ２０５の一
部分（図示されず）に接続し、ビデオデコーダ２０５は
画像２０８を生成、表示、及び操作するために使用され
る。バンク２３２では、データワード２１５は重なる長
方形のようにして図１０に示されているページ２３３に
格納される。ページ２３３の代表的サイズは１０２４×
８ビットワードである。
デオデコーダ２０５はＲＡＭシステム２３０を含む。Ｒ
ＡＭシステム２３０はメモリビデオデコーダ２０５で、
データワード２１５を格納するために使用する。ビデオ
デコーダ２０５は画面２０６上の画像２０８を生成、表
示、及び操作中にＲＡＭシステム２３０からワード１２
５を読出す。ＲＡＭシステム２３０はインターリーバ２
３４及び２つのＲＡＭバンク２３２、即ちバンク０の２
３２−０及びバンク１の２３２−１を含む。インターリ
ーバ２３４はバンク２３２をビデオデコーダ２０５の一
部分（図示されず）に接続し、ビデオデコーダ２０５は
画像２０８を生成、表示、及び操作するために使用され
る。バンク２３２では、データワード２１５は重なる長
方形のようにして図１０に示されているページ２３３に
格納される。ページ２３３の代表的サイズは１０２４×
８ビットワードである。
【００３０】図５、６、及び８を参照する。ビデオデコ
ーダ２０５に必要なことは、存在するセル格子２０９に
整列されていない（以下、非例列と記載）セル２２２を
読む能力である。その代わり、セル２２２はセル２１２
内の画素２１４に整列されている。非整列セル２２２を
読む能力は画像２０８の特徴を検索、又は連続する画像
２０８間の動きを検出するために必要となる。
ーダ２０５に必要なことは、存在するセル格子２０９に
整列されていない（以下、非例列と記載）セル２２２を
読む能力である。その代わり、セル２２２はセル２１２
内の画素２１４に整列されている。非整列セル２２２を
読む能力は画像２０８の特徴を検索、又は連続する画像
２０８間の動きを検出するために必要となる。
【００３１】図５及び８を参照する。図５において、Ｒ
ＡＭシステム２３０から読み込まれたセル２２２−１が
示されている。セル２２２−１は格子２０９には整列し
ていないが、セル２１２の画素２１４に整列している。
セル２２２−１は点線で示され、４つのセル２１２，２
１２−５、２１２−６、２１２−７、及び２１２−８に
重なって見える。
ＡＭシステム２３０から読み込まれたセル２２２−１が
示されている。セル２２２−１は格子２０９には整列し
ていないが、セル２１２の画素２１４に整列している。
セル２２２−１は点線で示され、４つのセル２１２，２
１２−５、２１２−６、２１２−７、及び２１２−８に
重なって見える。
【００３２】図８は非整列リードセル２２２−１が下の
セル２１２−５、２１２−６、２１２−７、及び２１２
−８にどのように重なるかを詳細に示す。セル２２２−
１内の番号２６は、セル２２２−１と下の各セル２１２
の境界部での画素２４の数１３を示す。ここで、非整列
リードセル２２２−１は主に下の単一セル２１２−５か
ら描かれた画素２１４から構成されている。セル２１２
−６、２１２−８、及び２１２−７から示されている画
素２１４の数は各々７個、７個及び１個である。セル２
１２−５からは４９個の画素が示されている。
セル２１２−５、２１２−６、２１２−７、及び２１２
−８にどのように重なるかを詳細に示す。セル２２２−
１内の番号２６は、セル２２２−１と下の各セル２１２
の境界部での画素２４の数１３を示す。ここで、非整列
リードセル２２２−１は主に下の単一セル２１２−５か
ら描かれた画素２１４から構成されている。セル２１２
−６、２１２−８、及び２１２−７から示されている画
素２１４の数は各々７個、７個及び１個である。セル２
１２−５からは４９個の画素が示されている。
【００３３】図５及び８では、直線格子２０９は各セル
２１２を示すデータワード２１５を含むページ２３３が
どのように挿入されるかは示されていない。特定の非整
列リードセル２２２の下にあるセル２１２の全てに関係
する各ページ２３３はＲＡＭシステム２３０の同一バン
ク２３２内であると考えられる。そのようなとき、非整
列リードセル２２２の生成は最悪の場合、その同一バン
ク２３２から４ページをアクセスする処理と、バンク２
３２を３倍にプリチャージするための死に時間(dead ti
me)を必要とする処理を含む。画像８上の全非整列セル
２２２に関して最も悪い場合が必ず発生し、検索又は合
致は非整列セル２２２がどこにあるかを特定することは
なく、従って最悪のケースになることが常にある。
２１２を示すデータワード２１５を含むページ２３３が
どのように挿入されるかは示されていない。特定の非整
列リードセル２２２の下にあるセル２１２の全てに関係
する各ページ２３３はＲＡＭシステム２３０の同一バン
ク２３２内であると考えられる。そのようなとき、非整
列リードセル２２２の生成は最悪の場合、その同一バン
ク２３２から４ページをアクセスする処理と、バンク２
３２を３倍にプリチャージするための死に時間(dead ti
me)を必要とする処理を含む。画像８上の全非整列セル
２２２に関して最も悪い場合が必ず発生し、検索又は合
致は非整列セル２２２がどこにあるかを特定することは
なく、従って最悪のケースになることが常にある。
【００３４】同一バンク２３２から４ページ２３３をア
クセスするより、各バンク２３２から２ページをアクセ
ルする処理、即ちインターリーブ(interleaving)の可能
性を最大にする処理の方が遙かに良い。ここで問題は、
図８のようなケースをどのように扱うかである。図８で
非整列リードセル２２２−１の画素２１４の殆どは下の
単一セル２１２−５から示されており、他の下の３つの
セル２１２−６、２１２−７、２１２−８に関係するペ
ージ２３３からデータをリードするのに必要な比較的短
い時間の読出しを実行しているとき、プリチャージの時
間は殆どない。他の難しいケースは２つのセル２１２の
実質的な部分及び他の２つのセル２１２の非実質的部分
に重なる非整列リードセル２２２を含んでいる場合であ
る。
クセスするより、各バンク２３２から２ページをアクセ
ルする処理、即ちインターリーブ(interleaving)の可能
性を最大にする処理の方が遙かに良い。ここで問題は、
図８のようなケースをどのように扱うかである。図８で
非整列リードセル２２２−１の画素２１４の殆どは下の
単一セル２１２−５から示されており、他の下の３つの
セル２１２−６、２１２−７、２１２−８に関係するペ
ージ２３３からデータをリードするのに必要な比較的短
い時間の読出しを実行しているとき、プリチャージの時
間は殆どない。他の難しいケースは２つのセル２１２の
実質的な部分及び他の２つのセル２１２の非実質的部分
に重なる非整列リードセル２２２を含んでいる場合であ
る。
【００３５】本発明によれば、比較的短いリード時間の
問題は、セル２１２に関係しているページ２３３を特定
２次元画像２４０にインターリーブすることで軽減され
る。次に図９及び１０を参照する。図９はセル２１２の
半分をハッチング２３９により示し、セル２１２の半分
を間引きハッチング２３９で示している。セル２１２上
のハッチング２３９の意味は、特定セル２１２に関係す
るページ２３３がバンク０即ち２３２−０内にあること
を示す。セル２１２上のハッチング２３９のない部分
は、その特定セル２１２に関係するページ２３３がバン
ク１即ち２３２−１内にあることを示す。例えば、セル
２１２−６はハッチングで示され、従ってセル２１２−
６を示すデータワード２１５に関係するページ２３３は
バンク０即ち２３２−０内に格納され、それ故バンク０
即ち２３２−０からリードされなければならない。
問題は、セル２１２に関係しているページ２３３を特定
２次元画像２４０にインターリーブすることで軽減され
る。次に図９及び１０を参照する。図９はセル２１２の
半分をハッチング２３９により示し、セル２１２の半分
を間引きハッチング２３９で示している。セル２１２上
のハッチング２３９の意味は、特定セル２１２に関係す
るページ２３３がバンク０即ち２３２−０内にあること
を示す。セル２１２上のハッチング２３９のない部分
は、その特定セル２１２に関係するページ２３３がバン
ク１即ち２３２−１内にあることを示す。例えば、セル
２１２−６はハッチングで示され、従ってセル２１２−
６を示すデータワード２１５に関係するページ２３３は
バンク０即ち２３２−０内に格納され、それ故バンク０
即ち２３２−０からリードされなければならない。
【００３６】本発明によれば、リード時間が比較的短い
という問題は、ページ２３３に関係するセル２１２の特
定２次元パターン２４０に基づいて、ページ２３３をバ
ンク２３２内にインターリーブするインターリーバ２３
４により軽減される。図９に示すように、パターン２４
０はチェッカーボード(checkerboard)に酷似している。
即ち格子２０９の同一行内で、同一バンク２３２内の関
係ページ２３３を有する２つの連続するセル２１２はな
く、格子２０９の同一列内で、同一バンク２３２内に関
係ページ２３３を有する２つの連続するセル２１２はな
い。
という問題は、ページ２３３に関係するセル２１２の特
定２次元パターン２４０に基づいて、ページ２３３をバ
ンク２３２内にインターリーブするインターリーバ２３
４により軽減される。図９に示すように、パターン２４
０はチェッカーボード(checkerboard)に酷似している。
即ち格子２０９の同一行内で、同一バンク２３２内の関
係ページ２３３を有する２つの連続するセル２１２はな
く、格子２０９の同一列内で、同一バンク２３２内に関
係ページ２３３を有する２つの連続するセル２１２はな
い。
【００３７】チェッカーボードパターン２４０は、非整
列リードセル２２２が４つのセル２１２に重なったと
き、重ねられた２つのセル２１２が１つのバンク内に格
納される他方で、２つの他の重ねられたセル２１２に関
係するページ２３３が他のバンク２３２に確実に格納さ
れるようにすることにより、インターリーブの可能性を
最大にする。例えば図９において、セル２１２−５及び
２１２−７はバンク１即ち２３２−１内に格納された関
係ページ２３３を有し、他方、セル２２−６及び１２−
８はバンク０ ２３２−０に格納される関係ページ２３
３を有する。
列リードセル２２２が４つのセル２１２に重なったと
き、重ねられた２つのセル２１２が１つのバンク内に格
納される他方で、２つの他の重ねられたセル２１２に関
係するページ２３３が他のバンク２３２に確実に格納さ
れるようにすることにより、インターリーブの可能性を
最大にする。例えば図９において、セル２１２−５及び
２１２−７はバンク１即ち２３２−１内に格納された関
係ページ２３３を有し、他方、セル２２−６及び１２−
８はバンク０ ２３２−０に格納される関係ページ２３
３を有する。
【００３８】インターリーブの効率を最大にするため
に、ページ２３３は相互バンク２３２からリードするの
が望ましい。これは非整列リードセル２２２の下にある
４つのセル２１２から時計回り方向又は反時計回り方向
にリードすることで確実になる。時計回り方向にリード
する方法の一例として、図９のセル２２２−１の下にあ
る４つのセル２２を考える。先ず、セル２１２−５に関
係するページ２３３はインターリーバ２３４によりバン
ク１即ち２３２−１からリードされる。そしてセル２１
２−６に関係するページ２３３がリードされる。なぜな
ら、セル２１２−７はセル２１２−６と同一列内にあり
セル２１２−６の下にあるからである。最後にセル２１
２−８に関係するページ２３３がリードされる。なぜな
ら、セル２１２−８はセル２１２−７と同一行内にあ
り、セル２１２−７の左にあるからである。
に、ページ２３３は相互バンク２３２からリードするの
が望ましい。これは非整列リードセル２２２の下にある
４つのセル２１２から時計回り方向又は反時計回り方向
にリードすることで確実になる。時計回り方向にリード
する方法の一例として、図９のセル２２２−１の下にあ
る４つのセル２２を考える。先ず、セル２１２−５に関
係するページ２３３はインターリーバ２３４によりバン
ク１即ち２３２−１からリードされる。そしてセル２１
２−６に関係するページ２３３がリードされる。なぜな
ら、セル２１２−７はセル２１２−６と同一列内にあり
セル２１２−６の下にあるからである。最後にセル２１
２−８に関係するページ２３３がリードされる。なぜな
ら、セル２１２−８はセル２１２−７と同一行内にあ
り、セル２１２−７の左にあるからである。
【００３９】インターリーブバンク２３２のチェッカー
ボードパターン２４０が死に時間を減少するときのシミ
ュレーションを次に示す。チェッカーボードパターン２
４０のアスペクト比及びサイズは用途に応じて最適な値
に選択することができる。唯一必要なことは、非整列リ
ードセル２２２の下に少なくとも１つのセル２２がワー
ド２１５の１以上のページにより示されることである。
このようにして、下のセル２１２の４つの可能なリード
動作は各々自ら含まれることになり、前述のメカニズム
に対するインターリーブを制限している。更なる分解で
は更に複雑なインターリーブアルゴリズムが含まれ、死
に時間を長くするであろう。
ボードパターン２４０が死に時間を減少するときのシミ
ュレーションを次に示す。チェッカーボードパターン２
４０のアスペクト比及びサイズは用途に応じて最適な値
に選択することができる。唯一必要なことは、非整列リ
ードセル２２２の下に少なくとも１つのセル２２がワー
ド２１５の１以上のページにより示されることである。
このようにして、下のセル２１２の４つの可能なリード
動作は各々自ら含まれることになり、前述のメカニズム
に対するインターリーブを制限している。更なる分解で
は更に複雑なインターリーブアルゴリズムが含まれ、死
に時間を長くするであろう。
【００４０】下のセル２１２の可能性のあるリードの各
ペアは同一ページ２３３内のワード２１５を含むことが
ある（例えば、非整列リードセル２２２−１の下にある
セル２１２−６及び２１２−８からのワード２１５は同
一ページ２３３に含むこともできる）。従って、ページ
２３３からのワード２１５のリードは更に最適にするこ
とができる。しかし、最悪のケースがまだ存在する。
ペアは同一ページ２３３内のワード２１５を含むことが
ある（例えば、非整列リードセル２２２−１の下にある
セル２１２−６及び２１２−８からのワード２１５は同
一ページ２３３に含むこともできる）。従って、ページ
２３３からのワード２１５のリードは更に最適にするこ
とができる。しかし、最悪のケースがまだ存在する。
【００４１】性能を劣化せずに本発明による方法を、単
一ページ２３３内に格納できる量よりも多くのデータワ
ード２１５が必要な（Ｍ×Ｎ）の大きさを有するセル２
１２に適用することもできる。図１０及び図１２を参照
すると、そのようなセル２１２は副格子(subgrid)２５
２により除算して副セル(subcell)２５０にされる。副
セル２５０の大きさは、各副セル２５０に関係するワー
ド２５１の数が単一のページ２３３に格納できるように
選択される。図１２に示すように、同一のチェッカーボ
ードパターン２４０を副セル５０（例えば、同一バンク
２３２に格納された副セル２５０−１及び２５０−３、
及び同一バンク２３２内に格納された副セル５０−２及
び５０−４）に適用でき、それにより各”オーバーサイ
ズ”セル２１２がセル２１２自身で管理できるように同
様な効率的方法で管理できる。
一ページ２３３内に格納できる量よりも多くのデータワ
ード２１５が必要な（Ｍ×Ｎ）の大きさを有するセル２
１２に適用することもできる。図１０及び図１２を参照
すると、そのようなセル２１２は副格子(subgrid)２５
２により除算して副セル(subcell)２５０にされる。副
セル２５０の大きさは、各副セル２５０に関係するワー
ド２５１の数が単一のページ２３３に格納できるように
選択される。図１２に示すように、同一のチェッカーボ
ードパターン２４０を副セル５０（例えば、同一バンク
２３２に格納された副セル２５０−１及び２５０−３、
及び同一バンク２３２内に格納された副セル５０−２及
び５０−４）に適用でき、それにより各”オーバーサイ
ズ”セル２１２がセル２１２自身で管理できるように同
様な効率的方法で管理できる。
【００４２】本発明の構造及び方法が開示されたが、本
発明の範囲は前述の説明に限定されるものではなく、特
許請求の範囲に基づく修正や変更を含む。 可変幅データをアドレスする固定幅ワード メモリをアドレスするための方法及び装置を次に説明す
る。特にこの処理は、固定幅ワードを使用して可変幅デ
ータをアドレスすることが要求される。実施例の様々の
形式において、固定幅ワードは幅定義フィールド、アド
レスフィールド、又は置換フィールドを含む。固定幅ワ
ードの長さはアドレスされるメモリ容量により予め設定
される。本発明の装置形式は、演算コア(arithmetic co
re)を有するマイクロコーダブルステートマシン(microc
odable state machine)を含む。マイクロコーダブルス
テートマシンは広範な及び（又は）複雑な計算を行うた
めの設計に関する問題を解決するために使用する。この
ような設計の例としては、アドレス生成、ストリーム解
剖（変化）、及びデコーディング又はフィルタタップ係
数計算(filter tap cofficient calculations)がある。
アドレッシングは２つの異なった特徴に対処しなければ
ならない。この特徴とは複数ワードの変化する幅部分を
アクセスするための可変長アドレス及びアドレスの置換
である。本発明では、６４×３２ビット構成のＲＡＭは
６４×３２ビット、１２８×１６ビット、２５６×８ビ
ット、５１２×４ビット、１０２４×１ビット形式を有
する部分的ワードでアドレスできる。
発明の範囲は前述の説明に限定されるものではなく、特
許請求の範囲に基づく修正や変更を含む。 可変幅データをアドレスする固定幅ワード メモリをアドレスするための方法及び装置を次に説明す
る。特にこの処理は、固定幅ワードを使用して可変幅デ
ータをアドレスすることが要求される。実施例の様々の
形式において、固定幅ワードは幅定義フィールド、アド
レスフィールド、又は置換フィールドを含む。固定幅ワ
ードの長さはアドレスされるメモリ容量により予め設定
される。本発明の装置形式は、演算コア(arithmetic co
re)を有するマイクロコーダブルステートマシン(microc
odable state machine)を含む。マイクロコーダブルス
テートマシンは広範な及び（又は）複雑な計算を行うた
めの設計に関する問題を解決するために使用する。この
ような設計の例としては、アドレス生成、ストリーム解
剖（変化）、及びデコーディング又はフィルタタップ係
数計算(filter tap cofficient calculations)がある。
アドレッシングは２つの異なった特徴に対処しなければ
ならない。この特徴とは複数ワードの変化する幅部分を
アクセスするための可変長アドレス及びアドレスの置換
である。本発明では、６４×３２ビット構成のＲＡＭは
６４×３２ビット、１２８×１６ビット、２５６×８ビ
ット、５１２×４ビット、１０２４×１ビット形式を有
する部分的ワードでアドレスできる。
【００４３】１９９４年７月２９日出願のDiscoVision
Associatesによる英国特許出願 ”ビデオ信号を伸張す
る方法及び装置(Method and Apparatus for Video Deco
mpression)”は参考として本明細書に組み込まれてい
る。
Associatesによる英国特許出願 ”ビデオ信号を伸張す
る方法及び装置(Method and Apparatus for Video Deco
mpression)”は参考として本明細書に組み込まれてい
る。
【００４４】多くの用途で、ワードの変化部分（フィー
ルドとして知られている）を、置換、可変幅データアド
レッシング、又はワードの他の部分の制限などのアクシ
ョンのために定義することは有用である。これに関する
一般的な方法は、そのワード以内でフィールド（又は複
数フィールド）の幅を特定するための追加ワード（又は
複数ワード）を持つことである。以下に、ワード自体の
中のこの情報をエンコードする方法を説明する。この方
法では、ワードを全体的に定義するためのビット数の低
減、エンコードされたワードの簡素化されたデコーディ
ング、及びいずれがエンコードされたかを直ちに見るこ
とができるという効果がある。可変幅フィールドがその
ワード内の最上位ビット(most significant bit)又は最
下位ビット(least signigicant bit)に調整されている
場合、このエンコード法が利用できる。
ルドとして知られている）を、置換、可変幅データアド
レッシング、又はワードの他の部分の制限などのアクシ
ョンのために定義することは有用である。これに関する
一般的な方法は、そのワード以内でフィールド（又は複
数フィールド）の幅を特定するための追加ワード（又は
複数ワード）を持つことである。以下に、ワード自体の
中のこの情報をエンコードする方法を説明する。この方
法では、ワードを全体的に定義するためのビット数の低
減、エンコードされたワードの簡素化されたデコーディ
ング、及びいずれがエンコードされたかを直ちに見るこ
とができるという効果がある。可変幅フィールドがその
ワード内の最上位ビット(most significant bit)又は最
下位ビット(least signigicant bit)に調整されている
場合、このエンコード法が利用できる。
【００４５】表１−１は可変幅フィールド（”Ｆ”とし
て記されている）の２つの例で、ＬＳＢは８ビットワー
ド内に定義及び調整され、”ｗ”はこれらワードの他の
有力なフィールドを示す。
て記されている）の２つの例で、ＬＳＢは８ビットワー
ド内に定義及び調整され、”ｗ”はこれらワードの他の
有力なフィールドを示す。
【００４６】
【表１】 表１−２は表１−１に示されたフィールドを十分な追加
ビットによりエンコードし、フィールドの最大幅を二進
法で特定する一般的な方法を示す。（”ｘ”で記される
ビットは”無視(don't care)”を示す）この方法では膨
大な空間が必要となる。
ビットによりエンコードし、フィールドの最大幅を二進
法で特定する一般的な方法を示す。（”ｘ”で記される
ビットは”無視(don't care)”を示す）この方法では膨
大な空間が必要となる。
【００４７】
【表２】 表１−３は新たな方法を使用した表１−１のフィールド
のエンコード例を示す。この方法は連続マーカ及び終結
マーカを使用してフィールドを定義している。この場
合、連続マーカは”１”で、終結マーカは”０”であ
る。フィールドはフィールド調整された終端部（この場
合はＬＳＢ）から終結マーカまでの（終結マーカを含
む）全ての連続マーカとして定義されている。表１−３
には終結マーカにより取られた空間のエンコードは、フ
ィールドの開始点で固定幅ワードに追加されねばならな
いことが示されており、これにより終結マーカを含む追
加空間による０長フィールドの定義が可能となる。
のエンコード例を示す。この方法は連続マーカ及び終結
マーカを使用してフィールドを定義している。この場
合、連続マーカは”１”で、終結マーカは”０”であ
る。フィールドはフィールド調整された終端部（この場
合はＬＳＢ）から終結マーカまでの（終結マーカを含
む）全ての連続マーカとして定義されている。表１−３
には終結マーカにより取られた空間のエンコードは、フ
ィールドの開始点で固定幅ワードに追加されねばならな
いことが示されており、これにより終結マーカを含む追
加空間による０長フィールドの定義が可能となる。
【００４８】
【表３】 以上から分かるこのエンコード法の利点を以下に示す。 １．エンコーディングに必要なビット数の減少。 ２．要求されるデコーディングの簡素化。これは 表１
−２に示される通常必要となる”フィールド定義”の”
× ｔｏ １ ｏｆ ２x”のデコードは”１ ｏｆ２x”形
式に既にあるエンコーディングに本来備わっているから
である。 ３．エンコーディングは更に直感的な形式で、容易に認
識できる定義フィールドが可能となる。
−２に示される通常必要となる”フィールド定義”の”
× ｔｏ １ ｏｆ ２x”のデコードは”１ ｏｆ２x”形
式に既にあるエンコーディングに本来備わっているから
である。 ３．エンコーディングは更に直感的な形式で、容易に認
識できる定義フィールドが可能となる。
【００４９】このエンコーディングの用途を広げること
ができる。即ち終結マーカ及び連続マーカを確保して、
表−３のエンコーディングを表１−４に類似させること
ができる。更に、”１”又は”０”の使用はこの出願を
通して相互に交換できる。
ができる。即ち終結マーカ及び連続マーカを確保して、
表−３のエンコーディングを表１−４に類似させること
ができる。更に、”１”又は”０”の使用はこの出願を
通して相互に交換できる。
【００５０】
【表４】 フィールドは表１−５に示すように最上位ビット調整す
ることもできる。これらは同様な方法で最下位ビット調
整フィールドに単にエンコードされる。そのフィールド
はＬＳＢに向かうＭＳＢから、最初の終結マーカ（終結
マーカを含む）まで達する。表１−５に示すフィールド
のエンコーディングを表１−６に示す。
ることもできる。これらは同様な方法で最下位ビット調
整フィールドに単にエンコードされる。そのフィールド
はＬＳＢに向かうＭＳＢから、最初の終結マーカ（終結
マーカを含む）まで達する。表１−５に示すフィールド
のエンコーディングを表１−６に示す。
【００５１】
【表５】
【００５２】
【表６】 最終的にフィールドはワードの最下位桁及び最上位桁の
両端から同時にエンコードできる。例えば表１−７に示
される２つのフィールドは表１−８のようにエンコード
でき、前述した理由により各フィールドに１ビットのみ
の追加が伴う。
両端から同時にエンコードできる。例えば表１−７に示
される２つのフィールドは表１−８のようにエンコード
でき、前述した理由により各フィールドに１ビットのみ
の追加が伴う。
【００５３】
【表７】
【００５４】
【表８】 図２１は前述した内容を一般化したものを示す。データ
をアドレスするために必ずしも必要ではないアドレスフ
ィールドは終結マーカ及び連続マーカを有するフィール
ドを含んでいる。この場合、フィールドは調整された最
下位ビットである。
をアドレスするために必ずしも必要ではないアドレスフ
ィールドは終結マーカ及び連続マーカを有するフィール
ドを含んでいる。この場合、フィールドは調整された最
下位ビットである。
【００５５】メモリアドレス部分を他の値で置き換える
と都合のよう場合がある。この方法では、データの従属
アドレスを構成することが可能である。このエンコーデ
ィング法はメモリのアドレスに適用して、アドレスのど
の部分が置き換えられるかを特定する。最下位ビット調
整された可変長フィールドがこのアドレスに使用される
場合、置き換えフィールドを定義できる。例えば１２ビ
ットアドレス Obaaaaaaaaaaaa を、５つの最下位ビット
を１２ビット値 Obcccccccccccc によって置き換えてエ
ンコードすると、 Obaaaaaaa011111 で、アドレスObaaa
aaaaccccc を発生する。表１−９は１２ビットアドレス
への置き換えのためのエンコーディングを示す。
と都合のよう場合がある。この方法では、データの従属
アドレスを構成することが可能である。このエンコーデ
ィング法はメモリのアドレスに適用して、アドレスのど
の部分が置き換えられるかを特定する。最下位ビット調
整された可変長フィールドがこのアドレスに使用される
場合、置き換えフィールドを定義できる。例えば１２ビ
ットアドレス Obaaaaaaaaaaaa を、５つの最下位ビット
を１２ビット値 Obcccccccccccc によって置き換えてエ
ンコードすると、 Obaaaaaaa011111 で、アドレスObaaa
aaaaccccc を発生する。表１−９は１２ビットアドレス
への置き換えのためのエンコーディングを示す。
【００５６】
【表９】 図１９において、アドレッシング用の固定幅ワードはオ
プションの置き換えインジケータ(indicator)を伴うア
ドレスフィールドを有している。前述したように置き換
えフィールドは可変サイズを有し、外側アドレッシング
ソースをアドレスビット”ａ”の可変量に置き換える機
能を有する。置き換えは終結マーカビット”ｙ”及び連
続マーカ”ｘ”の場所で発生する。
プションの置き換えインジケータ(indicator)を伴うア
ドレスフィールドを有している。前述したように置き換
えフィールドは可変サイズを有し、外側アドレッシング
ソースをアドレスビット”ａ”の可変量に置き換える機
能を有する。置き換えは終結マーカビット”ｙ”及び連
続マーカ”ｘ”の場所で発生する。
【００５７】終結マーカは置き換えが停止したアドレス
デコーディング回路を知らせる機能を有する。
デコーディング回路を知らせる機能を有する。
【００５８】置き換えが常に使用される場合、インジケ
ータの必要はない。しかし、置き換えインジケータによ
り置き換えを最適に使用できる。
ータの必要はない。しかし、置き換えインジケータによ
り置き換えを最適に使用できる。
【００５９】本発明の一実施例は、メモリをその全幅又
はその全幅までの２n幅（これら短いワードは部分ワー
ドと呼ばれる）でアクセスできる。どのようにして可変
フィールドエンコーディングを、このメモリをアドレス
するために使用できるか、及びそれらアドレスをメモリ
に示すために使用できるかを次に示す。
はその全幅までの２n幅（これら短いワードは部分ワー
ドと呼ばれる）でアクセスできる。どのようにして可変
フィールドエンコーディングを、このメモリをアドレス
するために使用できるか、及びそれらアドレスをメモリ
に示すために使用できるかを次に示す。
【００６０】３２、１６、８、４、２及び１ビットの幅
で６４×３２ビットレジスタファイルをアクセスために
は、異なる長さのアドレスが必要である。最大で１６ビ
ットの２倍で３２ビット位置、及び３２ビット位置より
多い３２倍と１ビット位置がある。更にこのアドレスの
８ビットまでインデックスレジスタにより置き換えるこ
とができる。従って、情報の可変量は必ず固定数のマイ
クロコードビットにコード化される。１つの方法はその
幅に対して及び置き換えられるＬＳＢの数に対して３ビ
ットフィールドを有し、そのアドレスに対して１２ビッ
トを有することで、これにより１８ビットのマイクロコ
ードワードを与える。しかし、より良い方法は、最上位
桁調整された可変長フィールドを使用して、アドレスを
定義できる幅に制限することで、従ってアクセスの幅が
定義できる。例えば、６ビットアドレスは３２ビットア
クセスを示し、一方１２ビットアドレスは１ビットアク
セスを示す。（これは表１−１０に示されており、連続
マーカは”０”；終結マーカ”１”。）どのように可変
幅フィールドがアドレス”ａ…ａ”を制限してその幅及
びアクセス幅を定義するかが分かる。アドレッシングの
ための固定幅ワードの一般的な例を図１８に示す。
で６４×３２ビットレジスタファイルをアクセスために
は、異なる長さのアドレスが必要である。最大で１６ビ
ットの２倍で３２ビット位置、及び３２ビット位置より
多い３２倍と１ビット位置がある。更にこのアドレスの
８ビットまでインデックスレジスタにより置き換えるこ
とができる。従って、情報の可変量は必ず固定数のマイ
クロコードビットにコード化される。１つの方法はその
幅に対して及び置き換えられるＬＳＢの数に対して３ビ
ットフィールドを有し、そのアドレスに対して１２ビッ
トを有することで、これにより１８ビットのマイクロコ
ードワードを与える。しかし、より良い方法は、最上位
桁調整された可変長フィールドを使用して、アドレスを
定義できる幅に制限することで、従ってアクセスの幅が
定義できる。例えば、６ビットアドレスは３２ビットア
クセスを示し、一方１２ビットアドレスは１ビットアク
セスを示す。（これは表１−１０に示されており、連続
マーカは”０”；終結マーカ”１”。）どのように可変
幅フィールドがアドレス”ａ…ａ”を制限してその幅及
びアクセス幅を定義するかが分かる。アドレッシングの
ための固定幅ワードの一般的な例を図１８に示す。
【００６１】
【表１０】 アドレス位置のインデックスを可能とするために、アド
レス”ａ…ａ”の部分は代替えの値で置換することがで
きる。アドレスの置換部分（又はフィールド）は最下位
桁ビット調整された可変長フィールドにより定義するこ
とができ（連続マーカ”１”；終結マーカ”０”）、そ
のフィールドは表１−１０に示されるそれらの最上部に
重畳されている。８ビットワードのアドレスを使用し
て、表１−１１の例は、置換できる最下位ビットの数を
どのように定義するかを示している。追加された最下位
ビットは置き換えインジケータ（”ｗ”として示す）で
ある。置換の為の固定幅ワードの一般的なケースを図２
０に示す。
レス”ａ…ａ”の部分は代替えの値で置換することがで
きる。アドレスの置換部分（又はフィールド）は最下位
桁ビット調整された可変長フィールドにより定義するこ
とができ（連続マーカ”１”；終結マーカ”０”）、そ
のフィールドは表１−１０に示されるそれらの最上部に
重畳されている。８ビットワードのアドレスを使用し
て、表１−１１の例は、置換できる最下位ビットの数を
どのように定義するかを示している。追加された最下位
ビットは置き換えインジケータ（”ｗ”として示す）で
ある。置換の為の固定幅ワードの一般的なケースを図２
０に示す。
【００６２】
【表１１】 実際、置き換えコードは既にコード化されたアドレスの
最上部に重ねられる。
最上部に重ねられる。
【００６３】このコーディングから異常アドレス、例え
ば０×００００及び０×３ｆｆがあるのが分かる。この
場合、”０”は８ビットを越えて置き換わるのを防ぐた
めに下部９ビット以内でなければならず、上位６ビット
内の”１”は許容できるアクセス幅を特定する。これら
エラーの１つが発見されて場合、アクセスは定義されな
いがレジスタファイルの内容は影響されない。
ば０×００００及び０×３ｆｆがあるのが分かる。この
場合、”０”は８ビットを越えて置き換わるのを防ぐた
めに下部９ビット以内でなければならず、上位６ビット
内の”１”は許容できるアクセス幅を特定する。これら
エラーの１つが発見されて場合、アクセスは定義されな
いがレジスタファイルの内容は影響されない。
【００６４】レジスタファイル内の部分ワードをアドレ
ッシングするための装置及びアクセスするための方法を
次に説明する。従来のメモリ回路ではメモリは常にその
全ビットでアクセスしなければならない。可変幅アクセ
スを達成するために、全幅（３２ビット）ワードがリー
ドされる。この全ワードはアクセスされた部分ワードが
ＬＳＢで調整されるまで回転される。ワードの上部は全
幅まで伸張され、それから出力される。多くの取り囲む
パッド(padding)を０又は１で伸張すると、新たなＭＳ
Ｂとしてサイン(sign)の大きさを示す数に対応するサイ
ンビット又は同様な従来の方法を使用してサインを伸張
する。伸張は動作モードに依存している。部分ワードが
入力されメモリに書き戻されれる場合、それは回転した
全ワードに多重帰還(multiplexed back)され、それは後
方に回転しアレイに書き込まれる。図１５は３２ビット
ワードの第４の４ビットワード内の４ビット部分ワード
のアクセスに関するこれらのステップを示す。
ッシングするための装置及びアクセスするための方法を
次に説明する。従来のメモリ回路ではメモリは常にその
全ビットでアクセスしなければならない。可変幅アクセ
スを達成するために、全幅（３２ビット）ワードがリー
ドされる。この全ワードはアクセスされた部分ワードが
ＬＳＢで調整されるまで回転される。ワードの上部は全
幅まで伸張され、それから出力される。多くの取り囲む
パッド(padding)を０又は１で伸張すると、新たなＭＳ
Ｂとしてサイン(sign)の大きさを示す数に対応するサイ
ンビット又は同様な従来の方法を使用してサインを伸張
する。伸張は動作モードに依存している。部分ワードが
入力されメモリに書き戻されれる場合、それは回転した
全ワードに多重帰還(multiplexed back)され、それは後
方に回転しアレイに書き込まれる。図１５は３２ビット
ワードの第４の４ビットワード内の４ビット部分ワード
のアクセスに関するこれらのステップを示す。
【００６５】図１５の行”１”内の強調された４ビット
ワードのような部分ワードをアクセス又はリードするた
めに、全幅ワードは部分ワードを行”２”に示すように
ＬＳＢに配置するために回転しなければならない。行”
３”に示すように、４ビットワードは伸張され、生成全
(create full)３２ビットワードを生成する。このワー
ドを次にアクセスできる。
ワードのような部分ワードをアクセス又はリードするた
めに、全幅ワードは部分ワードを行”２”に示すように
ＬＳＢに配置するために回転しなければならない。行”
３”に示すように、４ビットワードは伸張され、生成全
(create full)３２ビットワードを生成する。このワー
ドを次にアクセスできる。
【００６６】書き戻されるように選択された全幅ワード
はオリジナルの部分ワードの幅に短縮され、それはＬＳ
Ｂでの行”２”内に示されるワード内に多重送信され
る。これを行”４”内に示す。その結果生じるワードは
リードワード内のそのオリジナルの桁内に回転して戻さ
れる。これを行”５”に示す。この全ワードは次にレジ
スタファイルに書き戻すことができる。
はオリジナルの部分ワードの幅に短縮され、それはＬＳ
Ｂでの行”２”内に示されるワード内に多重送信され
る。これを行”４”内に示す。その結果生じるワードは
リードワード内のそのオリジナルの桁内に回転して戻さ
れる。これを行”５”に示す。この全ワードは次にレジ
スタファイルに書き戻すことができる。
【００６７】図１５内の番号で示されるステップの概略
を以下に示す。 １．メモリから全ワードをリードし、 ２．１２ビット右回転は部分ワードをＬＳＢに設定し、 ３．全ワードまで伸張し、出力に送信し、 ４．入力した部分ワードは（２）からの回転された全ワ
ードに多重送信し、 ５．１２ビット左回転は全ワードを、書き込まれるオリ
ジナル内へ設定する。 上記アクセスは図１６に示すメモリのデータフロー構造
を示唆する。この構造内の番号は上記テキスト及び図１
５に対応する。
を以下に示す。 １．メモリから全ワードをリードし、 ２．１２ビット右回転は部分ワードをＬＳＢに設定し、 ３．全ワードまで伸張し、出力に送信し、 ４．入力した部分ワードは（２）からの回転された全ワ
ードに多重送信し、 ５．１２ビット左回転は全ワードを、書き込まれるオリ
ジナル内へ設定する。 上記アクセスは図１６に示すメモリのデータフロー構造
を示唆する。この構造内の番号は上記テキスト及び図１
５に対応する。
【００６８】メモリアドレスはデコードされて上記構造
を制御しなければならない。ここで、如何なる幅のアド
レスのＭＳＢもメモリに関して同一桁位置である。デコ
ードされたアドレスの上位６ビットは３２ビットワード
アドレスで、残りはビットアドレスである。従ってデコ
ーディング部（置換と並列）は、最上位終結マーカの位
置を検出することにより、アドレス幅定義可変フィール
ドをデコードする。これにより、アドレスをＭＳＢ調整
（ＬＳＢで０をシフト）できる。上位６ビットはメモリ
をアドレスする３２ビットワード行アドレスとして直接
使用できる。下位６ビットは両方のバレルシフター(bar
rel shifters)を直接制御するために使用できる（図１
６参照）。なぜなら、例えばオリジナル３２ビットアド
レスは0b00000（これらはアドレスがＭＳＢ調整された
場合にシフトされている）のシフトを有するからであ
り、同様に１６ビットアドレスは0bx0000、即ち６ビッ
トシフトを有することができ、ビットアドレスは0bxxxx
x、即ち０〜３１ビットシフトを有することができる。
伸張器(extender)及び入力マルチプレクサはアクセス幅
デコードにより制御され、出力ワードをマスクし、入力
ワードを適切な桁に各々多重送信する。デコードのブロ
ック図を図１７に示す。この図から幅と置換に関する可
変幅フィールドのデコードは並列及び別々に行うことが
できるのが分かる。
を制御しなければならない。ここで、如何なる幅のアド
レスのＭＳＢもメモリに関して同一桁位置である。デコ
ードされたアドレスの上位６ビットは３２ビットワード
アドレスで、残りはビットアドレスである。従ってデコ
ーディング部（置換と並列）は、最上位終結マーカの位
置を検出することにより、アドレス幅定義可変フィール
ドをデコードする。これにより、アドレスをＭＳＢ調整
（ＬＳＢで０をシフト）できる。上位６ビットはメモリ
をアドレスする３２ビットワード行アドレスとして直接
使用できる。下位６ビットは両方のバレルシフター(bar
rel shifters)を直接制御するために使用できる（図１
６参照）。なぜなら、例えばオリジナル３２ビットアド
レスは0b00000（これらはアドレスがＭＳＢ調整された
場合にシフトされている）のシフトを有するからであ
り、同様に１６ビットアドレスは0bx0000、即ち６ビッ
トシフトを有することができ、ビットアドレスは0bxxxx
x、即ち０〜３１ビットシフトを有することができる。
伸張器(extender)及び入力マルチプレクサはアクセス幅
デコードにより制御され、出力ワードをマスクし、入力
ワードを適切な桁に各々多重送信する。デコードのブロ
ック図を図１７に示す。この図から幅と置換に関する可
変幅フィールドのデコードは並列及び別々に行うことが
できるのが分かる。
【００６９】図２０は可変幅データをアドレスするため
の１３ビット長の固定幅ワード、及び図に示される下部
２行の一例を示す。これらの例で、８ビットワードは位
置0b1101ssssでアドレスされたであろう。ここで”sss
s”は他のアドレスソースから置き換えられている。メ
モリアドレスへの置換及びメモリの可変幅アクセスは、
マイクロコード化できるステートマシンの導入とと共に
導入でき、このマシンの構造を図１３に示す。この構造
はマイクロコード命令と呼ばれる制御信号の幅ワードを
用いて演算コアを制御する状態マシンの１つである。演
算コアはステータスフラグ及び幾つかのデータをステー
トマシンに送る。
の１３ビット長の固定幅ワード、及び図に示される下部
２行の一例を示す。これらの例で、８ビットワードは位
置0b1101ssssでアドレスされたであろう。ここで”sss
s”は他のアドレスソースから置き換えられている。メ
モリアドレスへの置換及びメモリの可変幅アクセスは、
マイクロコード化できるステートマシンの導入とと共に
導入でき、このマシンの構造を図１３に示す。この構造
はマイクロコード命令と呼ばれる制御信号の幅ワードを
用いて演算コアを制御する状態マシンの１つである。演
算コアはステータスフラグ及び幾つかのデータをステー
トマシンに送る。
【００７０】ステートマシンはマイクロコード命令のリ
ストを含むメモリからなる。従来のマイクロコードでき
るステートマシンのように、マイクロコード命令のリス
トを連続的に処理できるか、又はあらゆる命令を他のも
のにジャンプできる。ジャンプアドレスは図１９の形式
である。置換された値は図１３及び１４に示すように演
算コアから来る。これにより、”ジャンプテーブル”を
マイクロコードプログラム内に構成できる。従ってジャ
ンプが例えば置き換えられた３ビットによりなされた場
合、演算コアからの値に依存してジャンプすることのあ
る８つの接触している位置が有り得、従ってそれはプロ
グラマブルジャンプとなる。
ストを含むメモリからなる。従来のマイクロコードでき
るステートマシンのように、マイクロコード命令のリス
トを連続的に処理できるか、又はあらゆる命令を他のも
のにジャンプできる。ジャンプアドレスは図１９の形式
である。置換された値は図１３及び１４に示すように演
算コアから来る。これにより、”ジャンプテーブル”を
マイクロコードプログラム内に構成できる。従ってジャ
ンプが例えば置き換えられた３ビットによりなされた場
合、演算コアからの値に依存してジャンプすることのあ
る８つの接触している位置が有り得、従ってそれはプロ
グラマブルジャンプとなる。
【００７１】図１４に示す演算コアはレジスタファイル
と呼ばれるメモリ、演算論理ユニット（Arithmetic and
Logic Unit:ALU)、入力ポート及び出力ポートから構成
される。これらの構成要素はバス及びマルチプレクサに
よって接続されている。前述したようにそれらの接続を
定義しているマルチプレクサなどはステートマシンによ
り発せられたマイクロコード命令によって全て制御され
ている。ＡＬＵ及びポートは一般的なものであるが、レ
ジスタファイルはそれに対する可変幅インデックスアク
セスを可能とするメモリである。
と呼ばれるメモリ、演算論理ユニット（Arithmetic and
Logic Unit:ALU)、入力ポート及び出力ポートから構成
される。これらの構成要素はバス及びマルチプレクサに
よって接続されている。前述したようにそれらの接続を
定義しているマルチプレクサなどはステートマシンによ
り発せられたマイクロコード命令によって全て制御され
ている。ＡＬＵ及びポートは一般的なものであるが、レ
ジスタファイルはそれに対する可変幅インデックスアク
セスを可能とするメモリである。
【００７２】レジスタファイルにアドレッシングするこ
の方法を使用する利点は第１に、アプリケーション内の
多くの位置がメモリ（ここでは３２ビット）の全幅であ
る必要がないことである。全幅ロケーションを使用する
ことは装置の動作に何の影響も与えないが、これはメモ
リロケーションの浪費である。使用されるメモリロケー
ションの数を最小に抑えることはそのメモリによって使
用される空間を極小にし、従ってレジスタファイル内の
容量負荷を極小にし、その結果レジスタファイルの動作
速度を最大にする。第２に、メモリアクセスの可変幅と
組み合わされるインデックスにより、可変幅のロケーシ
ョンを介したステッピングが可能となる。１ビットの場
合、長い分割及び多重送信の好適な実施が可能となる。
の方法を使用する利点は第１に、アプリケーション内の
多くの位置がメモリ（ここでは３２ビット）の全幅であ
る必要がないことである。全幅ロケーションを使用する
ことは装置の動作に何の影響も与えないが、これはメモ
リロケーションの浪費である。使用されるメモリロケー
ションの数を最小に抑えることはそのメモリによって使
用される空間を極小にし、従ってレジスタファイル内の
容量負荷を極小にし、その結果レジスタファイルの動作
速度を最大にする。第２に、メモリアクセスの可変幅と
組み合わされるインデックスにより、可変幅のロケーシ
ョンを介したステッピングが可能となる。１ビットの場
合、長い分割及び多重送信の好適な実施が可能となる。
【００７３】前述の概要では、以下のステップを有する
メモリをアドレッシングする方法が開示される。即ち、
可変幅データをアドレッシングするために使用される所
定の固定数ビットを有する固定幅ワードを提供し、終結
マーカとして機能する少なくとも１ビットを有する前記
幅定義フィールドを提供するアドレスフィールドと幅定
義フィールドとを有する固定幅ワードを定義し、データ
のアドレスを定義する複数のビットを有するアドレスフ
ィールドを定義し、アドレスフィールド内のビットのサ
イズを可変幅データのサイズに対して逆比例で変更し、
幅定義フィールド内のビット数を可変幅データのサイズ
に対して正比例で変更し、幅定義フィールド及びアドレ
スフィールドの幅を変化させると共に可変幅データをア
ドレッシングするための固定幅を維持する。更に、次の
ステップを有するメモリのアドレッシング方法が開示さ
れる。即ち、データをアドレッシングするために用いら
れる所定の固定数ビットを有する固定幅ワードを提供
し、アドレスフィールド及び置換フィールドを有する固
定幅ワードを定義し、データのアドレスを定義するため
の複数のビットを有するアドレスフィールドを定義し、
少なくとも置換の１ビットを有する可変幅置換フィール
ドを定義し（ここで置換フィールドはアドレスフィール
ドと置換フィールド間の終結マーカとして機能する少な
くとも１ビットを有する）、前記置き換えフィールドを
使用して分離アドレッシングソースからの置き換えられ
たビットを指し示し、アドレスフィールドの幅及び置換
フィールドの幅を逆比例で変化すると共に可変幅データ
をアドレッシングするための固定幅ワードを維持する。
更に、メモリ内の可変幅データをアドレッシングするた
めの次のステップを有する処理が提供される。即ち、部
分ワードからなり所定幅のワードを有するメモリを提供
し、アクセスされる部分ワードを回転して最下位ビット
調整し、アクセスされたワードが部分ワードとして認識
されるようにワードの残りの部分を伸張し、ワードの前
記残りの部分を復元し、部分ワードがその本来の位置に
復帰するまでワードを回転する。 バッファマネージャ 図２４は画像フォーマッタを示し、書き込み４１０用及
び読出し用４２０の２つのアドレス発生器、前記２つの
アドレス発生器４１０及び４２０を管理し、フレーム率
変換を提供するバッファマネージャ、垂直及び水平アッ
プサンプラーを含むデータ処理パイプライン、カラー・
空間変換及びガンマ補正、及び前記処理パイプラインの
出力を制御する最終制御ブロックにより構成されてい
る。
メモリをアドレッシングする方法が開示される。即ち、
可変幅データをアドレッシングするために使用される所
定の固定数ビットを有する固定幅ワードを提供し、終結
マーカとして機能する少なくとも１ビットを有する前記
幅定義フィールドを提供するアドレスフィールドと幅定
義フィールドとを有する固定幅ワードを定義し、データ
のアドレスを定義する複数のビットを有するアドレスフ
ィールドを定義し、アドレスフィールド内のビットのサ
イズを可変幅データのサイズに対して逆比例で変更し、
幅定義フィールド内のビット数を可変幅データのサイズ
に対して正比例で変更し、幅定義フィールド及びアドレ
スフィールドの幅を変化させると共に可変幅データをア
ドレッシングするための固定幅を維持する。更に、次の
ステップを有するメモリのアドレッシング方法が開示さ
れる。即ち、データをアドレッシングするために用いら
れる所定の固定数ビットを有する固定幅ワードを提供
し、アドレスフィールド及び置換フィールドを有する固
定幅ワードを定義し、データのアドレスを定義するため
の複数のビットを有するアドレスフィールドを定義し、
少なくとも置換の１ビットを有する可変幅置換フィール
ドを定義し（ここで置換フィールドはアドレスフィール
ドと置換フィールド間の終結マーカとして機能する少な
くとも１ビットを有する）、前記置き換えフィールドを
使用して分離アドレッシングソースからの置き換えられ
たビットを指し示し、アドレスフィールドの幅及び置換
フィールドの幅を逆比例で変化すると共に可変幅データ
をアドレッシングするための固定幅ワードを維持する。
更に、メモリ内の可変幅データをアドレッシングするた
めの次のステップを有する処理が提供される。即ち、部
分ワードからなり所定幅のワードを有するメモリを提供
し、アクセスされる部分ワードを回転して最下位ビット
調整し、アクセスされたワードが部分ワードとして認識
されるようにワードの残りの部分を伸張し、ワードの前
記残りの部分を復元し、部分ワードがその本来の位置に
復帰するまでワードを回転する。 バッファマネージャ 図２４は画像フォーマッタを示し、書き込み４１０用及
び読出し用４２０の２つのアドレス発生器、前記２つの
アドレス発生器４１０及び４２０を管理し、フレーム率
変換を提供するバッファマネージャ、垂直及び水平アッ
プサンプラーを含むデータ処理パイプライン、カラー・
空間変換及びガンマ補正、及び前記処理パイプラインの
出力を制御する最終制御ブロックにより構成されてい
る。
【００７４】画像フォーマッタの入力に到達するトーク
ン(token)はＦＩＦＯ４４０内にバッファされ、バッフ
ァマネージャ４３０に転送される。このブロックは新た
な画面の到達を検出し、それぞれを格納するバッファの
利用可能性を判断する。利用できるバッファがある場
合、それは到達した画面に割り当てられ、そのインデッ
クスはライトアドレス発生器４１０に転送される。利用
できるバッファがない場合、入力ピクチャは１つのバッ
ファが解放されるまで立ち往生する。全てのトークンは
書き込みアドレス発生器４１０に送られる。この動作は
１９９４年３月２４日出願の英国特許出願Ｎｏ．９４０
５９１４．４に詳細が説明されており、参考として本出
願に組み込まれている。
ン(token)はＦＩＦＯ４４０内にバッファされ、バッフ
ァマネージャ４３０に転送される。このブロックは新た
な画面の到達を検出し、それぞれを格納するバッファの
利用可能性を判断する。利用できるバッファがある場
合、それは到達した画面に割り当てられ、そのインデッ
クスはライトアドレス発生器４１０に転送される。利用
できるバッファがない場合、入力ピクチャは１つのバッ
ファが解放されるまで立ち往生する。全てのトークンは
書き込みアドレス発生器４１０に送られる。この動作は
１９９４年３月２４日出願の英国特許出願Ｎｏ．９４０
５９１４．４に詳細が説明されており、参考として本出
願に組み込まれている。
【００７５】アドレス発生器４２０がＶＳＹＮＣ信号を
ディスプレイシステムから受信する度に、バッファマネ
ージャ４３０に対して新たな表示バッファインデックス
に関する要求が発生する。完全なピクチャデータを含む
バッファがあり、そのピクチャが直ちに表示できるとも
のである場合、バッファのインデックスは表示アドレス
発生器に送られる。そうでない場合、バッファマネージ
ャは表示される最後のバッファのインデックスを送る。
動作を開始するとき、インデックスとして０が第１バッ
ファが一杯になるまで送られる。その番号（各ピクチャ
が入力される毎に計算される）が、与えられたフレーム
率でそのディスプレイに予想されるピクチャ数（提出
数）以上の場合、ピクチャは表示可能と判断される。予
想されるピクチャ数はピクチャクロックパルスを計数す
ることにより判断される。ここでピクチャクロックは、
クロックドライバによってローカルに発生するか、又は
外部から入力してもよい。この技術により、フレーム率
変換（例えば２−３プルダウン）が可能となる。
ディスプレイシステムから受信する度に、バッファマネ
ージャ４３０に対して新たな表示バッファインデックス
に関する要求が発生する。完全なピクチャデータを含む
バッファがあり、そのピクチャが直ちに表示できるとも
のである場合、バッファのインデックスは表示アドレス
発生器に送られる。そうでない場合、バッファマネージ
ャは表示される最後のバッファのインデックスを送る。
動作を開始するとき、インデックスとして０が第１バッ
ファが一杯になるまで送られる。その番号（各ピクチャ
が入力される毎に計算される）が、与えられたフレーム
率でそのディスプレイに予想されるピクチャ数（提出
数）以上の場合、ピクチャは表示可能と判断される。予
想されるピクチャ数はピクチャクロックパルスを計数す
ることにより判断される。ここでピクチャクロックは、
クロックドライバによってローカルに発生するか、又は
外部から入力してもよい。この技術により、フレーム率
変換（例えば２−３プルダウン）が可能となる。
【００７６】外部ＤＲＡＭをバッファに使用でき、その
数は２つ又は３つである。
数は２つ又は３つである。
【００７７】バッファマネージャ４３０の目的は、ピク
チャデータのリードライトに用いる２つ又は３つの外部
バッファを示すインデックスをアドレス発生器に供給す
ることである。これらインデックスの割当は３つの主要
要因に影響される。各要因は動作のタイミングレジメ(t
iming regimes)の１つに影響を示している。即ち、画像
フォーマッタの入力にピクチャデータが到達する速度
（コード化データ速度）、データが表示される速度（表
示データ速度）、及びエンコードされたビデオシーケン
スのフレーム速度（提出速度）である。
チャデータのリードライトに用いる２つ又は３つの外部
バッファを示すインデックスをアドレス発生器に供給す
ることである。これらインデックスの割当は３つの主要
要因に影響される。各要因は動作のタイミングレジメ(t
iming regimes)の１つに影響を示している。即ち、画像
フォーマッタの入力にピクチャデータが到達する速度
（コード化データ速度）、データが表示される速度（表
示データ速度）、及びエンコードされたビデオシーケン
スのフレーム速度（提出速度）である。
【００７８】３バッファシステムにより、与えられたシ
ステムのタイミング条件の下で、フレームの最も適切な
シーケンスを達成するためにフレームが反復又はスキッ
プするように、提出速度と表示速度を互いに異なる値に
することができる。デコーディングが幾分難しいピクチ
ャも又、ピクチャがデコードするために利用できる時間
より多くの時間を取る場合、他のもの全てが遅れを取り
戻している間に以前のピクチャが反復されるように同様
に対応できる。
ステムのタイミング条件の下で、フレームの最も適切な
シーケンスを達成するためにフレームが反復又はスキッ
プするように、提出速度と表示速度を互いに異なる値に
することができる。デコーディングが幾分難しいピクチ
ャも又、ピクチャがデコードするために利用できる時間
より多くの時間を取る場合、他のもの全てが遅れを取り
戻している間に以前のピクチャが反復されるように同様
に対応できる。
【００７９】バッファマネージャは各外部バッファに関
係するステータス情報を維持することにより動作する。
この情報はバッファが使用中か、データで満杯か、又は
表示可能か否か、及びバッファに現在格納されているピ
クチャのシーケンス以内のピクチャ数を示すフラグを含
む。提出数も又記録され、この数はピクチャクロックパ
ルスが受信される度に増加される数で、エンコードされ
たシーケンスのフレーム速度に基づいて表示のために現
在予想されるピクチャ数を示す。
係するステータス情報を維持することにより動作する。
この情報はバッファが使用中か、データで満杯か、又は
表示可能か否か、及びバッファに現在格納されているピ
クチャのシーケンス以内のピクチャ数を示すフラグを含
む。提出数も又記録され、この数はピクチャクロックパ
ルスが受信される度に増加される数で、エンコードされ
たシーケンスのフレーム速度に基づいて表示のために現
在予想されるピクチャ数を示す。
【００８０】到着バッファ（入力データが書き込まれる
バッファ）は入力にＰＩＣＴＵＲＥＳＴＡＲＴトークン
が検出される度に割り当てられ、このバッファはＩＮ
ＵＳＥのフラグで示される。ＰＩＣＴＵＲＥ ＥＮＤの
とき、到着バッファは割当解除（０にリセット）され、
ピクチャ数と提出数の間の関係に依存してＦＵＬＬ又は
ＲＥＡＤＹフラグで示される。
バッファ）は入力にＰＩＣＴＵＲＥＳＴＡＲＴトークン
が検出される度に割り当てられ、このバッファはＩＮ
ＵＳＥのフラグで示される。ＰＩＣＴＵＲＥ ＥＮＤの
とき、到着バッファは割当解除（０にリセット）され、
ピクチャ数と提出数の間の関係に依存してＦＵＬＬ又は
ＲＥＡＤＹフラグで示される。
【００８１】表示アドレス発生器はｖｓｙｎｃ毎に、２
線インターフェースを介して新たな表示バッファを要求
する。ＲＥＡＤＹのフラグで示されるバッファがある場
合、それはバッファマネージャによって表示に割り当て
られる。ＲＥＡＤＹのフラグで示されるバッファがない
場合、以前に表示されたバッファが反復される。
線インターフェースを介して新たな表示バッファを要求
する。ＲＥＡＤＹのフラグで示されるバッファがある場
合、それはバッファマネージャによって表示に割り当て
られる。ＲＥＡＤＹのフラグで示されるバッファがない
場合、以前に表示されたバッファが反復される。
【００８２】提出数が変化する毎にこれは検出され、完
全なピクチャを含むバッファはそのピクチャ数と提出数
の間の関係を調べることによって、そのレディネス(REA
DY-ness)がテストされる。次にバッファが考慮され、何
れか１つがレディと判断された場合、それは以前にＲＥ
ＡＹフラグで示された全てのレディネスを自動的にキャ
ンセルする。そしてそれはＥＭＰＴＹフラグで示され
る。
全なピクチャを含むバッファはそのピクチャ数と提出数
の間の関係を調べることによって、そのレディネス(REA
DY-ness)がテストされる。次にバッファが考慮され、何
れか１つがレディと判断された場合、それは以前にＲＥ
ＡＹフラグで示された全てのレディネスを自動的にキャ
ンセルする。そしてそれはＥＭＰＴＹフラグで示され
る。
【００８３】Ｈ２６１でのＴＥＭＰＯＲＡＬ ＲＥＦＥ
ＲＥＮＣＥトークンにより、入力ストリーム内にスキッ
プされたピクチャがあることが検出された場合、バッフ
ァのピクチャ数は修正される。ＭＰＥＧ内のＴＥＭＰＯ
ＲＡＬ ＲＥＦＥＲＥＮＣＥトークンには影響されな
い。
ＲＥＮＣＥトークンにより、入力ストリーム内にスキッ
プされたピクチャがあることが検出された場合、バッフ
ァのピクチャ数は修正される。ＭＰＥＧ内のＴＥＭＰＯ
ＲＡＬ ＲＥＦＥＲＥＮＣＥトークンには影響されな
い。
【００８４】ＦＬＵＳＨトークンにより、入力は全ての
バッファがＥＭＰＴＹ又は表示バッファとして割り当て
られるまで立ち往生する。そして提出数及びピクチャ数
はリセットされ、新たなシーケンスが開始可能となる。
バッファがＥＭＰＴＹ又は表示バッファとして割り当て
られるまで立ち往生する。そして提出数及びピクチャ数
はリセットされ、新たなシーケンスが開始可能となる。
【００８５】全てのデータは入力ｆｉｆｏ、ｂｍ ｆｒ
ｏｎｔからバッファマネージャへ入力される。この転送
は２線インターフェースを介して行われ、データ幅は８
ビット幅と伸張ビットを足した値である。バッファマネ
ージャに到着する全てのデータは完全なトークンとして
保証されており、提出数及び表示バッファを継続して処
理する必要性が、データアップストリーム内に著しいギ
ャップが発生した場合に発生する。
ｏｎｔからバッファマネージャへ入力される。この転送
は２線インターフェースを介して行われ、データ幅は８
ビット幅と伸張ビットを足した値である。バッファマネ
ージャに到着する全てのデータは完全なトークンとして
保証されており、提出数及び表示バッファを継続して処
理する必要性が、データアップストリーム内に著しいギ
ャップが発生した場合に発生する。
【００８６】トークン（８ビットデータ、１ビット伸
張）は２線インターフェースを介してライトアドレス発
生器に転送される。到着バッファインデックスも又、Ｐ
ＩＣＴＵＲＥ ＳＴＡＲＴトークンがｗａｄｄｒｇｅｎ
に到着したときと同時に正しいインデックスがアドレス
発生用に利用できるように、同一インターフェースで転
送される。
張）は２線インターフェースを介してライトアドレス発
生器に転送される。到着バッファインデックスも又、Ｐ
ＩＣＴＵＲＥ ＳＴＡＲＴトークンがｗａｄｄｒｇｅｎ
に到着したときと同時に正しいインデックスがアドレス
発生用に利用できるように、同一インターフェースで転
送される。
【００８７】リードアドレス発生器へのインターフェー
スは２つの分離２線インターフェースからなり、これら
は’リクエスト’及び’アクノリッジ(acknowledge)’
信号と各々考えることができる。しかし、２つの２線に
基づくステートマシンがどちらかの終端にある場合、単
一線形式は適当ではない。
スは２つの分離２線インターフェースからなり、これら
は’リクエスト’及び’アクノリッジ(acknowledge)’
信号と各々考えることができる。しかし、２つの２線に
基づくステートマシンがどちらかの終端にある場合、単
一線形式は適当ではない。
【００８８】ｄｉｓｐａｄｄｒインターフェースに通常
関係する場合のシーケンスは次のようになる。ｄｉｓｐ
ａｄｄｒは表示装置からのｖｓｙｎｃに応じて、バッフ
ァマネージャにｄｒｑ ｖａｌｉｄ入力を主張し要求を
待ち；ｄｉｓｐ ｖａｌｉｄ線が主張されバッファイン
デックスが転送され；通常このバッファインデックスは
ｄｉｓｐａｄｄｒにより即座に受け付けられる。この最
後の２線インターフェースに関係する追加の線（ｒｓｔ
ｆｌｄ）があり、これは現在のインデックスに関係す
るフィールド数は以前のフィールド数によらずリセット
されなければならない。
関係する場合のシーケンスは次のようになる。ｄｉｓｐ
ａｄｄｒは表示装置からのｖｓｙｎｃに応じて、バッフ
ァマネージャにｄｒｑ ｖａｌｉｄ入力を主張し要求を
待ち；ｄｉｓｐ ｖａｌｉｄ線が主張されバッファイン
デックスが転送され；通常このバッファインデックスは
ｄｉｓｐａｄｄｒにより即座に受け付けられる。この最
後の２線インターフェースに関係する追加の線（ｒｓｔ
ｆｌｄ）があり、これは現在のインデックスに関係す
るフィールド数は以前のフィールド数によらずリセット
されなければならない。
【００８９】バッファマネージャブロックは４ビットの
マイクロプロセッサアドレス空間を８ビットデータバス
及びリードライトストローブと共に使用する。２つの選
択信号があり、一方はユーザがアクセスできるロケーシ
ョンを示し、他方は通常動作条件の下でアクセスの必要
がないテストロケーションを示す。
マイクロプロセッサアドレス空間を８ビットデータバス
及びリードライトストローブと共に使用する。２つの選
択信号があり、一方はユーザがアクセスできるロケーシ
ョンを示し、他方は通常動作条件の下でアクセスの必要
がないテストロケーションを示す。
【００９０】バッファマネージャは２つの異なるイベン
ト、即ち発見されたインデックスと遅延到着を生成する
ことができる。これらの中で最初のものは、そのＰＩＣ
ＴＵＲＥ ＳＴＡＲＴ伸張バイト（ピクチャインデック
ス）が始動時にＢＵ ＢＭＴＡＲＧＥＴ ＩＸレジスタ
に一致するピクチャが到着したときに主張される。第２
のイベントは、ピクチャ数が現在の提出数より少ない、
即ちバッファマネージャまでのシステムパイプライン内
の処理が提出要求と歩調を合わせるように管理されなか
った表示バッファが割り当てられたときに発生する。ピ
クチャクロックは提出数カウンタに対するクロック信号
で、チップ上で発生するか又は外部（通常は表示システ
ム）から入力される。バッファマネージャはこれら両方
の信号を受け入れ、ｐｃｌｋ ｅｘｔ（バッファマネー
ジャの制御レジスタ内の１ビット）に基づいて、どちか
らの信号を選択する。この信号は又、画像フォーマッタ
ーが自分の画像クロックを発生しているとき、この信号
がチップからの出力として利用できるように、パッド
（抜き取りパッド）用のイネーブルとしても機能する。
ト、即ち発見されたインデックスと遅延到着を生成する
ことができる。これらの中で最初のものは、そのＰＩＣ
ＴＵＲＥ ＳＴＡＲＴ伸張バイト（ピクチャインデック
ス）が始動時にＢＵ ＢＭＴＡＲＧＥＴ ＩＸレジスタ
に一致するピクチャが到着したときに主張される。第２
のイベントは、ピクチャ数が現在の提出数より少ない、
即ちバッファマネージャまでのシステムパイプライン内
の処理が提出要求と歩調を合わせるように管理されなか
った表示バッファが割り当てられたときに発生する。ピ
クチャクロックは提出数カウンタに対するクロック信号
で、チップ上で発生するか又は外部（通常は表示システ
ム）から入力される。バッファマネージャはこれら両方
の信号を受け入れ、ｐｃｌｋ ｅｘｔ（バッファマネー
ジャの制御レジスタ内の１ビット）に基づいて、どちか
らの信号を選択する。この信号は又、画像フォーマッタ
ーが自分の画像クロックを発生しているとき、この信号
がチップからの出力として利用できるように、パッド
（抜き取りパッド）用のイネーブルとしても機能する。
【００９１】バッファマネージャのステートマシン内に
は１９のステートがある。これらは図２５に示すように
相互に作用する。リセットステートはＰＲＥＳＯで、メ
インループが初期状態で循環するようにフラグは０にセ
ットされる。
は１９のステートがある。これらは図２５に示すように
相互に作用する。リセットステートはＰＲＥＳＯで、メ
インループが初期状態で循環するようにフラグは０にセ
ットされる。
【００９２】ステートマシンのメインループは図２６
（図２５の主要部分）に示す状態からなる。状態ＰＲＥ
Ｓ０及びＰＲＥＳ１は信号ｐｒｅｓｆｌｇを介したピク
チャクロックの検出に関している。関係するテストには
２サイクルが許容される。なぜなら、それらは全てｒｄ
ｙｔｓｔの値に依存しているからである。提出フラグが
検出された場合、全てのバッファは可能な’レディネ
ス’について試験される。そうでなければステートマシ
ンはステートＤＲＱに対して進むだけである。ＰＲＥＳ
０〜ＰＲＥＳ１ループ周りの各サイクルでは、フル及び
レディ条件をチェックして異なるバッファが調べられ
る。もしそれらが合致した場合、以前のレディバッファ
（１つ存在している場合）はクリアされ、新たなレディ
バッファが割り当てられ、そのステータスは更新され
る。この処理はバッファが調べられ（ｉｎｄｅｘ＝＝ｍ
ａｘ ｂｕｆ）、ステートが進むまで繰り返される。バ
ッファは次に示す条件が真実のときレディと考えられ
る。 （ｐｉｃ ｎｕｍ＞ｐｒｅｓ ｎｕｍ）＆＆（（ｐｉｃ
ｎｕｍ−ｐｒｅｓｎｕｍ）＞＝１２８） 又は （ｐｉｃ ｎｕｍ＜ｐｒｅｓ ｎｕｍ）＆＆（（ｐｒｅ
ｓ ｎｕｍ−ｐｉｃｎｕｍ）＜＝１２８） 又は ｐｉｃ ｎｕｍ＝＝ｐｒｅｓ ｎｕｍ ステートＤＲＱは表示バッファに対するリクエストをチ
ェックする（ｄｒｑ ｖａｌｉｄ ｒｅｑ ＆＆ ｄｉ
ｓｐ ａｃｃ ｒｅｇ）。リクエストがない場合、ステ
ートは（通常、このレター以上のステートＴＯＫＥＮ
へ）進む。そうでない場合、表示バッファインデックス
が次のように発せられる。即ち、レディバッファがない
場合、以前のインデックスが再び発せられ、または以前
の表示バッファがない場合、ヌル(null)インデックスが
発せられる。バッファが表示レディの場合、そのインデ
ックスが発せられ、そのステートが更新される必要があ
れば以前の表示バッファはクリアされる。そしてステー
トマシンは前のように進む。
（図２５の主要部分）に示す状態からなる。状態ＰＲＥ
Ｓ０及びＰＲＥＳ１は信号ｐｒｅｓｆｌｇを介したピク
チャクロックの検出に関している。関係するテストには
２サイクルが許容される。なぜなら、それらは全てｒｄ
ｙｔｓｔの値に依存しているからである。提出フラグが
検出された場合、全てのバッファは可能な’レディネ
ス’について試験される。そうでなければステートマシ
ンはステートＤＲＱに対して進むだけである。ＰＲＥＳ
０〜ＰＲＥＳ１ループ周りの各サイクルでは、フル及び
レディ条件をチェックして異なるバッファが調べられ
る。もしそれらが合致した場合、以前のレディバッファ
（１つ存在している場合）はクリアされ、新たなレディ
バッファが割り当てられ、そのステータスは更新され
る。この処理はバッファが調べられ（ｉｎｄｅｘ＝＝ｍ
ａｘ ｂｕｆ）、ステートが進むまで繰り返される。バ
ッファは次に示す条件が真実のときレディと考えられ
る。 （ｐｉｃ ｎｕｍ＞ｐｒｅｓ ｎｕｍ）＆＆（（ｐｉｃ
ｎｕｍ−ｐｒｅｓｎｕｍ）＞＝１２８） 又は （ｐｉｃ ｎｕｍ＜ｐｒｅｓ ｎｕｍ）＆＆（（ｐｒｅ
ｓ ｎｕｍ−ｐｉｃｎｕｍ）＜＝１２８） 又は ｐｉｃ ｎｕｍ＝＝ｐｒｅｓ ｎｕｍ ステートＤＲＱは表示バッファに対するリクエストをチ
ェックする（ｄｒｑ ｖａｌｉｄ ｒｅｑ ＆＆ ｄｉ
ｓｐ ａｃｃ ｒｅｇ）。リクエストがない場合、ステ
ートは（通常、このレター以上のステートＴＯＫＥＮ
へ）進む。そうでない場合、表示バッファインデックス
が次のように発せられる。即ち、レディバッファがない
場合、以前のインデックスが再び発せられ、または以前
の表示バッファがない場合、ヌル(null)インデックスが
発せられる。バッファが表示レディの場合、そのインデ
ックスが発せられ、そのステートが更新される必要があ
れば以前の表示バッファはクリアされる。そしてステー
トマシンは前のように進む。
【００９３】ステートＴＯＫＥＮはメインループを完了
するための通常のオプションである。即ち、有効入力が
あり、出力が立ち往生していない場合、ｔｏｋｅｎｓが
有利な値（後述される）に関して調べられる。そうでな
い場合、制御はステートＰＲＥＳ０に戻る。
するための通常のオプションである。即ち、有効入力が
あり、出力が立ち往生していない場合、ｔｏｋｅｎｓが
有利な値（後述される）に関して調べられる。そうでな
い場合、制御はステートＰＲＥＳ０に戻る。
【００９４】制御は或条件が合致したときメインループ
から分岐する。
から分岐する。
【００９５】ＰＲＥＳ０−ＰＲＥＳ１ループの間、バッ
ファがレディであるか判断され、以前のレディバッファ
は空きになる必要がある。なぜなら、１つのバッファの
みを常にレディに指定できるからである。ステートＶＡ
ＣＡＴＥ ＲＤＹは旧いバッファをそのステートをＶＡ
ＣＡＮＴに設定することによりクリアし、そして制御が
ＰＲＥＳ０ステートに戻るときに、全てのバッファがレ
ディネスにつてテストされるように、バッファインデッ
クスは１にリセットされる。この理由は、インデックス
は現在までに以前のレディバッファを（それをクリアす
る目的で）指し示しているからであり、我々の意図する
新たなレディバッファインデックスの記録がないからで
ある。従ってこれは全てのバッファをリセットするため
に必要である。
ファがレディであるか判断され、以前のレディバッファ
は空きになる必要がある。なぜなら、１つのバッファの
みを常にレディに指定できるからである。ステートＶＡ
ＣＡＴＥ ＲＤＹは旧いバッファをそのステートをＶＡ
ＣＡＮＴに設定することによりクリアし、そして制御が
ＰＲＥＳ０ステートに戻るときに、全てのバッファがレ
ディネスにつてテストされるように、バッファインデッ
クスは１にリセットされる。この理由は、インデックス
は現在までに以前のレディバッファを（それをクリアす
る目的で）指し示しているからであり、我々の意図する
新たなレディバッファインデックスの記録がないからで
ある。従ってこれは全てのバッファをリセットするため
に必要である。
【００９６】表示バッファインデックスの割当は、ステ
ートＤＲＱ（ステートＵＳＥ ＲＤＹ）から直接、或い
は旧い表示バッファステートをクリアするステートＶＡ
ＣＡＴＥ ＤＩＳＰを介して行われる。選ばれた表示バ
ッファはＩＮ ＵＳＥのフラグで示され、ｒｄｙ ｂｕ
ｆは０に設定され、インデックスは１にリセットされ、
ステートＤＲＱへ戻る。ｄｉｓｐ ｂｕｆには必要なイ
ンデックスが与えられ、２線インターフェース配線は
（ｄｉｓｐ ｖａｌｉｄ 及び ｄｒｑ ａｃｃ）がそ
れに従って制御される。ステートＴＯＫＥＮ、ＦＬＵＳ
Ｈ 及びＡＬＬＯＣ間の判断はステートＵＳＥ ＲＤＹ
では行う必要がないようにするためだけの目的で制御は
ステートＤＲＱに戻る。
ートＤＲＱ（ステートＵＳＥ ＲＤＹ）から直接、或い
は旧い表示バッファステートをクリアするステートＶＡ
ＣＡＴＥ ＤＩＳＰを介して行われる。選ばれた表示バ
ッファはＩＮ ＵＳＥのフラグで示され、ｒｄｙ ｂｕ
ｆは０に設定され、インデックスは１にリセットされ、
ステートＤＲＱへ戻る。ｄｉｓｐ ｂｕｆには必要なイ
ンデックスが与えられ、２線インターフェース配線は
（ｄｉｓｐ ｖａｌｉｄ 及び ｄｒｑ ａｃｃ）がそ
れに従って制御される。ステートＴＯＫＥＮ、ＦＬＵＳ
Ｈ 及びＡＬＬＯＣ間の判断はステートＵＳＥ ＲＤＹ
では行う必要がないようにするためだけの目的で制御は
ステートＤＲＱに戻る。
【００９７】ＰＩＣＴＵＲＥ ＥＮＤトークンを受信す
ると、制御はステートＴＯＫＥＮからステートＰＩＣＴ
ＵＲＥ ＥＮＤに移行する。ここでインデックスが現在
到着したバッファをまだ指し示していない場合、そのス
テータスを更新できるようにインデックスはそのバッフ
ァを指し示すようにセットされる。ｏｕｔ ａｃｃｒｅ
ｇ及びｅｎ ｆｕｌｌの両方が真実の場合を仮定する
と、ステータスは後述するように更新される。真実でな
い場合、制御はそれらが両方共に真実になるまでステー
トＰＩＣＴＵＲＥ ＥＮＤに留まる。ｅｎ ｆｕｌｌ信
号はライトアドレスス発生器によって供給され、その信
号はスウィングバッファが振られた（例えば最後のブロ
ックが正常に書き込まれ、バッファステータスを安全に
更新した）ことを示す。
ると、制御はステートＴＯＫＥＮからステートＰＩＣＴ
ＵＲＥ ＥＮＤに移行する。ここでインデックスが現在
到着したバッファをまだ指し示していない場合、そのス
テータスを更新できるようにインデックスはそのバッフ
ァを指し示すようにセットされる。ｏｕｔ ａｃｃｒｅ
ｇ及びｅｎ ｆｕｌｌの両方が真実の場合を仮定する
と、ステータスは後述するように更新される。真実でな
い場合、制御はそれらが両方共に真実になるまでステー
トＰＩＣＴＵＲＥ ＥＮＤに留まる。ｅｎ ｆｕｌｌ信
号はライトアドレスス発生器によって供給され、その信
号はスウィングバッファが振られた（例えば最後のブロ
ックが正常に書き込まれ、バッファステータスを安全に
更新した）ことを示す。
【００９８】完了したばかりのバッファはレディネスが
テストされ、ＦＵＬＬ又はＲＥＡＤＹステータスがその
テストの結果に応じて与えられる。レディの場合、ｒｄ
ｙｂｕｆにはそのインデックスの値が与えられ、ｓｅｔ
ｌａ ｅｖ信号（後に到着したこと）はハイ（期待さ
れるディスプレイがデコーディングの間に前進したこと
を示す）にセットされる。ａｒｒ ｂｕｆの新たな値は
０であり、以前のレディバッファがそのステータスのク
リアを必要とする場合、インデックスはそこを指し示す
ように設定され、制御はステートＶＡＣＡＴＥ ＲＤＹ
に移る。そうでない場合、インデックスは１にリセット
され、制御はメインループの開始点に戻る。
テストされ、ＦＵＬＬ又はＲＥＡＤＹステータスがその
テストの結果に応じて与えられる。レディの場合、ｒｄ
ｙｂｕｆにはそのインデックスの値が与えられ、ｓｅｔ
ｌａ ｅｖ信号（後に到着したこと）はハイ（期待さ
れるディスプレイがデコーディングの間に前進したこと
を示す）にセットされる。ａｒｒ ｂｕｆの新たな値は
０であり、以前のレディバッファがそのステータスのク
リアを必要とする場合、インデックスはそこを指し示す
ように設定され、制御はステートＶＡＣＡＴＥ ＲＤＹ
に移る。そうでない場合、インデックスは１にリセット
され、制御はメインループの開始点に戻る。
【００９９】ＰＩＣＴＵＲＥ ＳＴＡＲＴトークンがス
テートＴＯＫＥＮの間に到着したとき、フラグｆｒｏｍ
ｐｓがセットされ、これにより、基本ステートマシン
ループは、ステートＡＬＬＯＣがステートＴＯＫＥＮの
代わりに訪れるように変化する。ステートＡＬＬＯＣは
到着バッファ（到着したピクチャデータをこのバッファ
に書き込むことができる）の割当、及びステータスがＶ
ＡＣＡＮＴであるものをそれが発見するまでのバッファ
を介したサイクルに関係している。バッファはｏｕｔ
ａｃｃ ｒｅｇがハイのときに割り当てられるだけであ
る。なぜなら、それはデータ２線インターフェース上に
出力され、それでループ周りの動作はこれがその場合に
なるまで継続することになるからである。適当な到着バ
ッファが発見されると、インデックスがａｒｒ ｂｕｆ
に割り当てられ、そのステータスはＩＮ ＵＳＥとして
フラグ表示される。インデックスは１にセットされ、フ
ラグｆｒｏｍ ｐｓはリセットされ、ステートはＮＥＷ
ＥＸＰ ＴＲに進むようにセットされる。チェックが
ピクチャのインデックス（ＰＩＣＴＵＲＥ ＳＴＡＲＴ
の次のワード内に含まれる）に対して行われ、それがｔ
ａｒｇ ｉｘ（セットアップのときに特定される目的イ
ンデックス）と同一かどうか判断され、同一の場合、ｓ
ｅｔ ｉｆ ｅｖ（インデックスの発見されたイベン
ト）はハイにセットされる。
テートＴＯＫＥＮの間に到着したとき、フラグｆｒｏｍ
ｐｓがセットされ、これにより、基本ステートマシン
ループは、ステートＡＬＬＯＣがステートＴＯＫＥＮの
代わりに訪れるように変化する。ステートＡＬＬＯＣは
到着バッファ（到着したピクチャデータをこのバッファ
に書き込むことができる）の割当、及びステータスがＶ
ＡＣＡＮＴであるものをそれが発見するまでのバッファ
を介したサイクルに関係している。バッファはｏｕｔ
ａｃｃ ｒｅｇがハイのときに割り当てられるだけであ
る。なぜなら、それはデータ２線インターフェース上に
出力され、それでループ周りの動作はこれがその場合に
なるまで継続することになるからである。適当な到着バ
ッファが発見されると、インデックスがａｒｒ ｂｕｆ
に割り当てられ、そのステータスはＩＮ ＵＳＥとして
フラグ表示される。インデックスは１にセットされ、フ
ラグｆｒｏｍ ｐｓはリセットされ、ステートはＮＥＷ
ＥＸＰ ＴＲに進むようにセットされる。チェックが
ピクチャのインデックス（ＰＩＣＴＵＲＥ ＳＴＡＲＴ
の次のワード内に含まれる）に対して行われ、それがｔ
ａｒｇ ｉｘ（セットアップのときに特定される目的イ
ンデックス）と同一かどうか判断され、同一の場合、ｓ
ｅｔ ｉｆ ｅｖ（インデックスの発見されたイベン
ト）はハイにセットされる。
【０１００】３つのステートＮＥＷ ＥＸＰ ＴＲ、Ｓ
ＥＴ ＡＲＲ ＩＸ及びＮＥＷ ＰＩＣ ＮＵＭは新た
に期待される一次的参照及び入力データに関するピクチ
ャ数を設定する。ここで、中間ステートは正しいピクチ
ャ数レジスタが更新されるように（ｔｈｉｓ ｐｎｕｍ
も又更新される）、インデックスをａｒｒ ｂｕｆにセ
ットする。そして制御はステートＯＵＴＰＵＴ ＴＡＩ
Ｌに進む。このステートはローの伸張に遭遇するまで
（この点でメインループが再スタートする）、データ
（好適な２線インターフェース信号と仮定する）を出力
する。これはデータブロック（６４項目）全体が出力さ
れることを意味し、その中で提出フラグまたは表示リク
エストに関するテストはない。
ＥＴ ＡＲＲ ＩＸ及びＮＥＷ ＰＩＣ ＮＵＭは新た
に期待される一次的参照及び入力データに関するピクチ
ャ数を設定する。ここで、中間ステートは正しいピクチ
ャ数レジスタが更新されるように（ｔｈｉｓ ｐｎｕｍ
も又更新される）、インデックスをａｒｒ ｂｕｆにセ
ットする。そして制御はステートＯＵＴＰＵＴ ＴＡＩ
Ｌに進む。このステートはローの伸張に遭遇するまで
（この点でメインループが再スタートする）、データ
（好適な２線インターフェース信号と仮定する）を出力
する。これはデータブロック（６４項目）全体が出力さ
れることを意味し、その中で提出フラグまたは表示リク
エストに関するテストはない。
【０１０１】データストリーム内のＦＬＵＳＨトークン
は、シーケンス情報（提出数、ピクチャ数、ｒｓｔ ｆ
ｌｄ）をリセットすべきことを示す。次第にＦＬＵＳＨ
に近づく全てのデータが正しく処理され、従って、全て
のフレームがディスプレイに送られたことが確認される
まで全てのバッファのステータスをモニタするために、
即ち、殆どバッファの中の１つがステータスＥＭＰＴＹ
を有し、他のバッファがＩＮ ＵＳＥ（表示バッファの
ように）であることをモニタするために、ＦＬＵＳＨが
受信されていることが必要である。この時点で、’新た
なシーケンス’が安全にスタートできる。
は、シーケンス情報（提出数、ピクチャ数、ｒｓｔ ｆ
ｌｄ）をリセットすべきことを示す。次第にＦＬＵＳＨ
に近づく全てのデータが正しく処理され、従って、全て
のフレームがディスプレイに送られたことが確認される
まで全てのバッファのステータスをモニタするために、
即ち、殆どバッファの中の１つがステータスＥＭＰＴＹ
を有し、他のバッファがＩＮ ＵＳＥ（表示バッファの
ように）であることをモニタするために、ＦＬＵＳＨが
受信されていることが必要である。この時点で、’新た
なシーケンス’が安全にスタートできる。
【０１０２】ＦＬＵＳＨトークンがステートＴＯＫＥＮ
で検出された場合、フラグｆｒｏｍｆｌがセットされ、
これにより基本的ステートマシンループは、ステートＦ
ＬＵＳＨがステートＴＯＫＥＮの代わりに訪れるように
変化する。ステートＦＬＵＳＨは各バッファのステータ
スを順番に調べ、バッファがディスプレイのようにＶＡ
ＣＡＮＴまたはＩＮ ＵＳＥになるのを待つ。ステート
マシンは条件が真実になるまで単位ループの周りを巡回
するだけであり、そのインデックスをインクリメント
し、全てのバッファが訪れられるまでその処理を繰り返
す。最後のバッファがその条件を満たしたとき、提出
数、ピクチャ数、及び全ての一次的参照レジスタはそれ
らのリセット値を仮定する。即ちｒｓｔ ｆｌｄは１に
セットされる。フラグｆｒｏｍ ｆｌはリセットされ、
通常のメインループ動作が再開される。
で検出された場合、フラグｆｒｏｍｆｌがセットされ、
これにより基本的ステートマシンループは、ステートＦ
ＬＵＳＨがステートＴＯＫＥＮの代わりに訪れるように
変化する。ステートＦＬＵＳＨは各バッファのステータ
スを順番に調べ、バッファがディスプレイのようにＶＡ
ＣＡＮＴまたはＩＮ ＵＳＥになるのを待つ。ステート
マシンは条件が真実になるまで単位ループの周りを巡回
するだけであり、そのインデックスをインクリメント
し、全てのバッファが訪れられるまでその処理を繰り返
す。最後のバッファがその条件を満たしたとき、提出
数、ピクチャ数、及び全ての一次的参照レジスタはそれ
らのリセット値を仮定する。即ちｒｓｔ ｆｌｄは１に
セットされる。フラグｆｒｏｍ ｆｌはリセットされ、
通常のメインループ動作が再開される。
【０１０３】ＴＥＭＰＯＲＡＬ ＲＥＦＥＲＥＮＣＥト
ークンが遭遇したとき、チェックがＨ２６１ビットにつ
いて行われ、セットされていれば、４ステートＴＥＭＰ
ＲＥＦ０〜ＴＥＭＰ ＲＥＦ３が訪れられる。これら
は次のように動作する。 ＴＥＭＰ ＲＥＦ０：ｔｅｍｐ ｒｅｆ＝ｉｎ ｄａｔ
ａ ｒｅｆ； ＴＥＭＰ ＲＥＦ１：ｄｅｌｔａ＝ｔｅｍｐ ｒｅｆ−
ｅｘｐ ｔｒ；ｉｎｄｅｘ＝ａｒｒ ｂｕｆ； ＴＥＭＰ ＲＥＦ２：ｅｘｐ ｔｒ＝ｄｅｌｔａ＋ｅｘ
ｐ ｔｒ； ＴＥＭＰ ＲＥＦ３：ｐｉｃ ｎｕｍ［ｉ］＝ｔｈｉｓ
ｐｎｕｍ＋ｄｅｌｔａ；ｉｎｄｅｘ＝１； ステートＴＯＫＥＮは制御を、前述した場合を除く全て
の場合で、ステートＯＵＴＰＵＴ ＴＡＩＬへ渡す。制
御はトークンの最後のワードに遭遇するまで（ｉｎ ｅ
ｘｔｎ ｒｅｆがロー）そこに留まり、メインループは
再入力される。表示バッファリクエスト及びピクチャク
ロックの’非同期’タイミングイベントの反復チェック
に関する要求、及びこれらのチェックの間にバッファマ
ネージャ入力を立ち往生させる必要性は、バッファマネ
ージャの入力に連続的なデータ供給がある場合、バッフ
ァマネージャを介したデータ速度に関する制限があるこ
とを意味する。ステートの代表的順番は例えば、ＰＲＥ
Ｓ０、ＰＲＥＳ１、ＤＲＱ、ＴＯＫＥＮ、ＯＵＴＰＵＴ
ＴＡＩＬであり、ＯＵＴＰＵＴ ＴＡＩＬを除き各々
１サイクル持続する。これは、６４データ項目の各ブロ
ックについて、３サイクルのオーバヘッドがあり、その
間入力は立ち往生し（ステートＰＲＥＳ０、ＰＲＥＳ１
及びＤＲＱの間）、それにより３／６４倍、即ち５％の
書き込み速度が示される。ステートマシンの予備ブラン
チが最悪の条件で実行されたとき、この数は場合により
１３サイクルのオーバヘッドまで増加できる。尚、この
ような大きなオーバヘッドは１フレーム１度(once-per-
frame)を基にする場合にのみ適用される。
ークンが遭遇したとき、チェックがＨ２６１ビットにつ
いて行われ、セットされていれば、４ステートＴＥＭＰ
ＲＥＦ０〜ＴＥＭＰ ＲＥＦ３が訪れられる。これら
は次のように動作する。 ＴＥＭＰ ＲＥＦ０：ｔｅｍｐ ｒｅｆ＝ｉｎ ｄａｔ
ａ ｒｅｆ； ＴＥＭＰ ＲＥＦ１：ｄｅｌｔａ＝ｔｅｍｐ ｒｅｆ−
ｅｘｐ ｔｒ；ｉｎｄｅｘ＝ａｒｒ ｂｕｆ； ＴＥＭＰ ＲＥＦ２：ｅｘｐ ｔｒ＝ｄｅｌｔａ＋ｅｘ
ｐ ｔｒ； ＴＥＭＰ ＲＥＦ３：ｐｉｃ ｎｕｍ［ｉ］＝ｔｈｉｓ
ｐｎｕｍ＋ｄｅｌｔａ；ｉｎｄｅｘ＝１； ステートＴＯＫＥＮは制御を、前述した場合を除く全て
の場合で、ステートＯＵＴＰＵＴ ＴＡＩＬへ渡す。制
御はトークンの最後のワードに遭遇するまで（ｉｎ ｅ
ｘｔｎ ｒｅｆがロー）そこに留まり、メインループは
再入力される。表示バッファリクエスト及びピクチャク
ロックの’非同期’タイミングイベントの反復チェック
に関する要求、及びこれらのチェックの間にバッファマ
ネージャ入力を立ち往生させる必要性は、バッファマネ
ージャの入力に連続的なデータ供給がある場合、バッフ
ァマネージャを介したデータ速度に関する制限があるこ
とを意味する。ステートの代表的順番は例えば、ＰＲＥ
Ｓ０、ＰＲＥＳ１、ＤＲＱ、ＴＯＫＥＮ、ＯＵＴＰＵＴ
ＴＡＩＬであり、ＯＵＴＰＵＴ ＴＡＩＬを除き各々
１サイクル持続する。これは、６４データ項目の各ブロ
ックについて、３サイクルのオーバヘッドがあり、その
間入力は立ち往生し（ステートＰＲＥＳ０、ＰＲＥＳ１
及びＤＲＱの間）、それにより３／６４倍、即ち５％の
書き込み速度が示される。ステートマシンの予備ブラン
チが最悪の条件で実行されたとき、この数は場合により
１３サイクルのオーバヘッドまで増加できる。尚、この
ような大きなオーバヘッドは１フレーム１度(once-per-
frame)を基にする場合にのみ適用される。
【０１０４】提出数はｕｐｉアクセスの間、自由に走
る。即ち、提出数はアクセスが得られたときのように、
アクセスが止まったときと同一である必要がある場合、
これはアクセスが許可された後の提出数を読むことによ
り、及びアクセスが止まる直前にそれを書き込むことに
よって行うことができる。尚、これは非同期であるか
ら、アクセスを数回繰り返しそれらが有効であることを
確認する必要がある。
る。即ち、提出数はアクセスが得られたときのように、
アクセスが止まったときと同一である必要がある場合、
これはアクセスが許可された後の提出数を読むことによ
り、及びアクセスが止まる直前にそれを書き込むことに
よって行うことができる。尚、これは非同期であるか
ら、アクセスを数回繰り返しそれらが有効であることを
確認する必要がある。
【０１０５】ライトアドレス発生器４１０はバッファマ
ネージャ４３０からトークンを受信し、新たな各ＤＡＴ
Ａトークンの到着を検出する。それぞれが到着したと
き、それはＤＲＡＭインターフェース４５０に関する新
たなアドレスを計算し、ＤＲＡＭでは到着したブロック
を格納する。行データはＤＲＡＭインターフェース４５
０に送られ、そこでスウィングバッファに書き込まれ
る。ここでＤＲＡＭアドレスはブロックアドレスであ
り、ＤＲＡＭ内のピクチャはブロックのラスターとして
組織化される。しかし入力ピクチャデータはマクロブロ
ックのシーケンスとして組織化されるので、アドレス発
生アルゴリズムはこれを考慮しなければならない。 ＲＡＭインターフェース 単一の高性能構成可能ＤＲＡＭインターフェース５００
を図２２に示す。このインターフェースは標準独立ブロ
ックで、例えば空間デコーダ(spatial decoder)、一時
的デコーダ(temporal decoder)、及びビデオフォーマッ
タ(video formatter)に必要なＤＲＡＭを直接駆動でき
るように設計されている。このＤＲＡＭインターフェー
スをこれらシステム内のＤＲＡＭに接続するための外部
ロジック、バッファ又は他の構成要素は必要ない。
ネージャ４３０からトークンを受信し、新たな各ＤＡＴ
Ａトークンの到着を検出する。それぞれが到着したと
き、それはＤＲＡＭインターフェース４５０に関する新
たなアドレスを計算し、ＤＲＡＭでは到着したブロック
を格納する。行データはＤＲＡＭインターフェース４５
０に送られ、そこでスウィングバッファに書き込まれ
る。ここでＤＲＡＭアドレスはブロックアドレスであ
り、ＤＲＡＭ内のピクチャはブロックのラスターとして
組織化される。しかし入力ピクチャデータはマクロブロ
ックのシーケンスとして組織化されるので、アドレス発
生アルゴリズムはこれを考慮しなければならない。 ＲＡＭインターフェース 単一の高性能構成可能ＤＲＡＭインターフェース５００
を図２２に示す。このインターフェースは標準独立ブロ
ックで、例えば空間デコーダ(spatial decoder)、一時
的デコーダ(temporal decoder)、及びビデオフォーマッ
タ(video formatter)に必要なＤＲＡＭを直接駆動でき
るように設計されている。このＤＲＡＭインターフェー
スをこれらシステム内のＤＲＡＭに接続するための外部
ロジック、バッファ又は他の構成要素は必要ない。
【０１０６】これら及び他の構成要素の動作は、１９４
４年３月２４日に出願された英国特許出願Ｎｏ．９４０
５９１４．４に詳細に説明されており、又、参考として
本願に組み込まれている。
４年３月２４日に出願された英国特許出願Ｎｏ．９４０
５９１４．４に詳細に説明されており、又、参考として
本願に組み込まれている。
【０１０７】インターフェースは２つの方法で構成でき
る。第１に、インターフェースの詳細タイミングはＤＲ
ＡＭの様々なタイプに適応するように構成できる。第２
に、ＤＲＡＭへのデータインターフェースの幅は、異な
る用途において適当なコスト／パフォーマンスを提供す
るように構成できる。
る。第１に、インターフェースの詳細タイミングはＤＲ
ＡＭの様々なタイプに適応するように構成できる。第２
に、ＤＲＡＭへのデータインターフェースの幅は、異な
る用途において適当なコスト／パフォーマンスを提供す
るように構成できる。
【０１０８】各チップ上でＤＲＡＭインターフェースは
チップを外部ＤＲＡＭに接続する。このように外部ＤＲ
ＡＭが使用される。なぜなら、現在のところ、チップ上
に比較的大規模なＤＲＡＭを製作することは実際的では
ないからである。しかし、このようにチップ上に比較的
大規模なＤＲＡＭを製作することは可能である。
チップを外部ＤＲＡＭに接続する。このように外部ＤＲ
ＡＭが使用される。なぜなら、現在のところ、チップ上
に比較的大規模なＤＲＡＭを製作することは実際的では
ないからである。しかし、このようにチップ上に比較的
大規模なＤＲＡＭを製作することは可能である。
【０１０９】ＤＲＡＭインターフェースは標準独立形式
であるが、Ｈ２６１、ＪＰＥＧ、及びＭＰＥＧの複数の
スタンダード各々を実施できるように構成する必要があ
る。ＤＲＡＭインターフェースが複数のスタンダード動
作をいかにして可能とするかを以下に説明する。
であるが、Ｈ２６１、ＪＰＥＧ、及びＭＰＥＧの複数の
スタンダード各々を実施できるように構成する必要があ
る。ＤＲＡＭインターフェースが複数のスタンダード動
作をいかにして可能とするかを以下に説明する。
【０１１０】ＤＲＡＭインターフェース５００の動作を
理解するために重要なことは、ＤＲＡＭインターフェー
ス５００とアドレス発生器５１０との関係、及びこの２
つが２線インターフェースを使用していかに通信するか
を理解することである。２つのアドレス発生器があり、
一方は書き込み５２０で、他方は読出し５３０である。
バッファマネージャ５４０は本願の各所で詳細に説明さ
れている。
理解するために重要なことは、ＤＲＡＭインターフェー
ス５００とアドレス発生器５１０との関係、及びこの２
つが２線インターフェースを使用していかに通信するか
を理解することである。２つのアドレス発生器があり、
一方は書き込み５２０で、他方は読出し５３０である。
バッファマネージャ５４０は本願の各所で詳細に説明さ
れている。
【０１１１】簡単に述べると、名前が示唆するように、
アドレス発生器はＤＲＡＭインターフェースがＤＲＡＭ
をアドレスする（例えばＤＲＡＭの特定アドレスにリー
ドライトする）ために必要なアドレスを発生する。２線
インターフェースにより、読出し及び書き込みは、ＤＲ
ＡＭインターフェースが（パイプライン内の前段のステ
ージからの）データと（アドレス発生器からの）有効ア
ドレスの両方を有するときにのみに行われる。別々のア
ドレス発生器を使用することにより、後述するようにア
ドレス発生器とＤＲＡＭインターフェースの両方が簡単
な構造となる。ＤＲＡＭインターフェースはアドレス発
生器と、データが出入りするブロックのクロックの両方
に対して非同期なクロックで動作する。このように非同
期な動作を採用するために、特別な技術が用いられる。
アドレス発生器はＤＲＡＭインターフェースがＤＲＡＭ
をアドレスする（例えばＤＲＡＭの特定アドレスにリー
ドライトする）ために必要なアドレスを発生する。２線
インターフェースにより、読出し及び書き込みは、ＤＲ
ＡＭインターフェースが（パイプライン内の前段のステ
ージからの）データと（アドレス発生器からの）有効ア
ドレスの両方を有するときにのみに行われる。別々のア
ドレス発生器を使用することにより、後述するようにア
ドレス発生器とＤＲＡＭインターフェースの両方が簡単
な構造となる。ＤＲＡＭインターフェースはアドレス発
生器と、データが出入りするブロックのクロックの両方
に対して非同期なクロックで動作する。このように非同
期な動作を採用するために、特別な技術が用いられる。
【０１１２】データは通常、ＤＲＡＭインターフェース
とチップの他の部分との間で６４バイトのブロック単位
で転送される。転送は”スウィングバッファ(swing buf
fer)”として知られる装置を用いて行われる。これは本
質的にダブルバッファ構成で動作する一対のＲＡＭであ
り、ＤＲＡＭインターフェースは一方のＲＡＭをデータ
で充填又は空にし、そのチップの他の部分が他方のＲＡ
Ｍをデータで充填又は空にする。アドレス発生器から１
つのアドレスを運ぶ分離バスが各スウィングバッファに
接続されている。
とチップの他の部分との間で６４バイトのブロック単位
で転送される。転送は”スウィングバッファ(swing buf
fer)”として知られる装置を用いて行われる。これは本
質的にダブルバッファ構成で動作する一対のＲＡＭであ
り、ＤＲＡＭインターフェースは一方のＲＡＭをデータ
で充填又は空にし、そのチップの他の部分が他方のＲＡ
Ｍをデータで充填又は空にする。アドレス発生器から１
つのアドレスを運ぶ分離バスが各スウィングバッファに
接続されている。
【０１１３】各チップは４つのスウィングバッファを有
するが、これらスウィングバッファの機能は各々の場合
で異なっている。空間デコーダでは、コード化されたデ
ータをＤＲＡＭに転送するために１つのスウィングバッ
ファが使用され、もう１つはＤＲＡＭからコード化デー
タをリードするために使用され、第３のスウィングバッ
ファはトークン化(tokenised)されたデータの転送に使
用され、第４のものはトークン化されたデータをＤＲＡ
Ｍからリードするために使用される。一時的デコーダで
は、１つのスウィングバッファがｉｎｔｒａ即ち予想さ
れたピクチャデータをＤＲＡＭにライトするために使用
され、第２のスウィングバッファはｉｎｔｒａ即ち予想
されたピクチャデータをＤＲＡＭからリードするために
用いられ、他の２つは前方及び後方の予想データをリー
ドするために用いられる。ビデオフォーマッタでは、１
つのスウィングバッファがＤＲＡＭにデータを転送する
ために使用され、他の３つはＤＲＡＭからデータをリー
ドするために使用される。その３つのスウィングバッフ
ァは明度（Ｙ）、及び赤と青の色差データ（Ｃｒ及びＣ
ｂ）をリードするために各々使用される。
するが、これらスウィングバッファの機能は各々の場合
で異なっている。空間デコーダでは、コード化されたデ
ータをＤＲＡＭに転送するために１つのスウィングバッ
ファが使用され、もう１つはＤＲＡＭからコード化デー
タをリードするために使用され、第３のスウィングバッ
ファはトークン化(tokenised)されたデータの転送に使
用され、第４のものはトークン化されたデータをＤＲＡ
Ｍからリードするために使用される。一時的デコーダで
は、１つのスウィングバッファがｉｎｔｒａ即ち予想さ
れたピクチャデータをＤＲＡＭにライトするために使用
され、第２のスウィングバッファはｉｎｔｒａ即ち予想
されたピクチャデータをＤＲＡＭからリードするために
用いられ、他の２つは前方及び後方の予想データをリー
ドするために用いられる。ビデオフォーマッタでは、１
つのスウィングバッファがＤＲＡＭにデータを転送する
ために使用され、他の３つはＤＲＡＭからデータをリー
ドするために使用される。その３つのスウィングバッフ
ァは明度（Ｙ）、及び赤と青の色差データ（Ｃｒ及びＣ
ｂ）をリードするために各々使用される。
【０１１４】次にＤＲＡＭインターフェースの動作を説
明する。このＤＲＡＭインターフェースは例として、１
つのライトスウィングバッファ５０２及び１つのリード
スウィングバッファ５０４を有している。
明する。このＤＲＡＭインターフェースは例として、１
つのライトスウィングバッファ５０２及び１つのリード
スウィングバッファ５０４を有している。
【０１１５】アドレス発生器５１０、ＤＲＡＭインター
フェース５００、及びデータを供給及び獲得するチップ
の他のブロック間の制御５０６によるインターフェース
は、全て２線インターフェースである。アドレス発生器
５１０は制御トークンの受信の結果としてアドレスを発
生するか、又は単なるアドレスの固定シーケンスを発生
する。ＤＲＡＭインターフェース５００はアドレス発生
器５１０を用いて２線インターフェースを特殊な方法で
処理する。受信及び出力可能となったときに受付ライン
をハイに保つ代わりに、インターフェース５００はアド
レス発生器が有効アドレスを供給するのを待ち、そのア
ドレスを処理し、そして受付ラインを１クロック周期の
間ハイにセットする。従ってインターフェース５００は
リクエスト／アクノリッジ（ＲＥＱ／ＡＣＫ）プロトコ
ルを実施する。
フェース５００、及びデータを供給及び獲得するチップ
の他のブロック間の制御５０６によるインターフェース
は、全て２線インターフェースである。アドレス発生器
５１０は制御トークンの受信の結果としてアドレスを発
生するか、又は単なるアドレスの固定シーケンスを発生
する。ＤＲＡＭインターフェース５００はアドレス発生
器５１０を用いて２線インターフェースを特殊な方法で
処理する。受信及び出力可能となったときに受付ライン
をハイに保つ代わりに、インターフェース５００はアド
レス発生器が有効アドレスを供給するのを待ち、そのア
ドレスを処理し、そして受付ラインを１クロック周期の
間ハイにセットする。従ってインターフェース５００は
リクエスト／アクノリッジ（ＲＥＱ／ＡＣＫ）プロトコ
ルを実施する。
【０１１６】ＤＲＡＭインターフェース５００固有の特
徴は、アドレス発生器５１０及びデータを提供又は受信
するブロックと別々に通信できる能力である。例えばア
ドレス発生器５１０はライトスウィングバッファ５０２
内のデータに関係するアドレスを発生できるが、ライト
スウィングバッファ５０２が外部ＤＲＡＭに書き込み準
備完了データブロックがあることを知らせるまで、何の
動作も取らない。同様に、ライトスウィングバッファ５
０２は外部ＤＲＡＭに書き込み準備完了のデータブロッ
クを含むことができるが、アドレス発生器５１０からの
適切なバス上にアドレスが供給されるまで何の動作も取
らない。更に、ライトスウィングバッファ５０２内のＲ
ＡＭの１つがデータで満杯になると、データ入力が立ち
往生する前に（２線インターフェースはローにセットさ
れた信号を受ける）、他のＲＡＭを完全に満たしＤＲＡ
Ｍインターフェース側に”振る(swung)”ことができ
る。
徴は、アドレス発生器５１０及びデータを提供又は受信
するブロックと別々に通信できる能力である。例えばア
ドレス発生器５１０はライトスウィングバッファ５０２
内のデータに関係するアドレスを発生できるが、ライト
スウィングバッファ５０２が外部ＤＲＡＭに書き込み準
備完了データブロックがあることを知らせるまで、何の
動作も取らない。同様に、ライトスウィングバッファ５
０２は外部ＤＲＡＭに書き込み準備完了のデータブロッ
クを含むことができるが、アドレス発生器５１０からの
適切なバス上にアドレスが供給されるまで何の動作も取
らない。更に、ライトスウィングバッファ５０２内のＲ
ＡＭの１つがデータで満杯になると、データ入力が立ち
往生する前に（２線インターフェースはローにセットさ
れた信号を受ける）、他のＲＡＭを完全に満たしＤＲＡ
Ｍインターフェース側に”振る(swung)”ことができ
る。
【０１１７】ＤＲＡＭインターフェース５００の動作を
理解する上で、適切に構成されたシステムにおいて、Ｄ
ＲＡＭインターフェース５００はスウィングバッファ５
０２及び５０４、及びチップの他の部分間での平均デー
タ転送速度の合計と少なくとも同じ速度で、スウィング
バッファ５０２及び５０４、及び外部ＤＲＡＭ間でデー
タを転送できる。
理解する上で、適切に構成されたシステムにおいて、Ｄ
ＲＡＭインターフェース５００はスウィングバッファ５
０２及び５０４、及びチップの他の部分間での平均デー
タ転送速度の合計と少なくとも同じ速度で、スウィング
バッファ５０２及び５０４、及び外部ＤＲＡＭ間でデー
タを転送できる。
【０１１８】各ＤＲＡＭインターフェース５００は、ど
のスウィングバッファに次にサービスを提供するかを判
断する方法を含んでいる。一般に、これは”ラウンドロ
ビン(round robin)”（即ち、サービスされているスウ
ィングバッファが最も以前の順番であったスウィングバ
ッファで、次に利用できるスウィングバッファとなる）
か、又は優先度エンコーダ（即ち、幾つかのスウィング
バッファが他のものより高い優先度を有する）である。
両方の場合で、他の全てのリクエストより高い優先度を
有する追加のリクエストがリフレッシュリクエスト発生
器から来る。リフレッシュリクエストはマイクロプロセ
ッサインターフェースを介してプログラムできるリフレ
ッシュカウンタから発せられる。
のスウィングバッファに次にサービスを提供するかを判
断する方法を含んでいる。一般に、これは”ラウンドロ
ビン(round robin)”（即ち、サービスされているスウ
ィングバッファが最も以前の順番であったスウィングバ
ッファで、次に利用できるスウィングバッファとなる）
か、又は優先度エンコーダ（即ち、幾つかのスウィング
バッファが他のものより高い優先度を有する）である。
両方の場合で、他の全てのリクエストより高い優先度を
有する追加のリクエストがリフレッシュリクエスト発生
器から来る。リフレッシュリクエストはマイクロプロセ
ッサインターフェースを介してプログラムできるリフレ
ッシュカウンタから発せられる。
【０１１９】ライトスウィングバッファは２ブロックの
ＲＡＭ、即ちＲＡＭ１及びＲＡＭ２とインターフェース
を行う。ここで更に検討されるように、データはライト
アドレス及び制御の下で、前段のブロック又はステージ
からＲＡＭ１及びＲＡＭ２へ書き込まれる。ＲＡＭ１及
びＲＡＭ２からデータはＤＲＡＭに書き込まれる。後述
するように、ＤＲＡＭへデータを書き込むときは、アド
レス発生器により行アドレスが提供され、列アドレスは
ライトアドレス及び制御により提供される。動作中、有
効データが入力（データ入力）に提供される。データは
前段のステージから受信される。各データがＤＲＡＭイ
ンターフェース５００により受信されるとき、データは
ＲＡＭ１に書き込まれ、ライトアドレス制御はＲＡＭア
ドレスをインクリメント(increment)し、これにより次
のデータをＲＡＭ１に書き込むことができる。入力デー
タがなくなるか、又はＲＡＭ１が満杯になるまで、ＲＡ
Ｍ１へのデータ書き込みは継続する。ＲＡＭ１が満杯に
なると、入力側は制御をあきらめ、ＲＡＭ１が読出し準
備完了したことを読出し側へ知られる。このときの信号
は２つの非同期クロックレジメ(asynchronous clock re
gimes)間を通過し、そして３つの同期フリップフロップ
を介して送られる。
ＲＡＭ、即ちＲＡＭ１及びＲＡＭ２とインターフェース
を行う。ここで更に検討されるように、データはライト
アドレス及び制御の下で、前段のブロック又はステージ
からＲＡＭ１及びＲＡＭ２へ書き込まれる。ＲＡＭ１及
びＲＡＭ２からデータはＤＲＡＭに書き込まれる。後述
するように、ＤＲＡＭへデータを書き込むときは、アド
レス発生器により行アドレスが提供され、列アドレスは
ライトアドレス及び制御により提供される。動作中、有
効データが入力（データ入力）に提供される。データは
前段のステージから受信される。各データがＤＲＡＭイ
ンターフェース５００により受信されるとき、データは
ＲＡＭ１に書き込まれ、ライトアドレス制御はＲＡＭア
ドレスをインクリメント(increment)し、これにより次
のデータをＲＡＭ１に書き込むことができる。入力デー
タがなくなるか、又はＲＡＭ１が満杯になるまで、ＲＡ
Ｍ１へのデータ書き込みは継続する。ＲＡＭ１が満杯に
なると、入力側は制御をあきらめ、ＲＡＭ１が読出し準
備完了したことを読出し側へ知られる。このときの信号
は２つの非同期クロックレジメ(asynchronous clock re
gimes)間を通過し、そして３つの同期フリップフロップ
を介して送られる。
【０１２０】ＲＡＭ２が空の場合、入力側に到達する次
のデータはＲＡＭ２に書き込まれる。そうでない場合、
この処理はＲＡＭ２が空になってから行われる。ラウン
ドロビン又は優先度エンコーダ（これは使用される特定
チップによりどちらかが決まる）がそのスウィングバッ
ファが読まれる番であることを示すとき、ＤＲＡＭイン
ターフェースはそのＲＡＭ１の内容を読出し、それを外
部ＤＲＡＭに書き込む。信号は非同期インターフェース
を介して戻され、現在、ＲＡＭ１を再び充填可能である
ことが示される。
のデータはＲＡＭ２に書き込まれる。そうでない場合、
この処理はＲＡＭ２が空になってから行われる。ラウン
ドロビン又は優先度エンコーダ（これは使用される特定
チップによりどちらかが決まる）がそのスウィングバッ
ファが読まれる番であることを示すとき、ＤＲＡＭイン
ターフェースはそのＲＡＭ１の内容を読出し、それを外
部ＤＲＡＭに書き込む。信号は非同期インターフェース
を介して戻され、現在、ＲＡＭ１を再び充填可能である
ことが示される。
【０１２１】ＤＲＡＭインターフェースがＲＡＭ１を空
にし、それを入力側がＲＡＭ２を満たす前に”振った”
場合、データはそのスウィングバッファにより連続的に
受信できる。そうではなくＲＡＭ２が満たされた場合、
スウィングバッファは（ＲＡＭ１が入力側で使用される
ように）ＲＡＭ１が入力側に”振られる”まで、その受
付信号をローに設定する。リードスウィングバッファの
動作も同様であるが、入出力データバスが逆になってい
る。
にし、それを入力側がＲＡＭ２を満たす前に”振った”
場合、データはそのスウィングバッファにより連続的に
受信できる。そうではなくＲＡＭ２が満たされた場合、
スウィングバッファは（ＲＡＭ１が入力側で使用される
ように）ＲＡＭ１が入力側に”振られる”まで、その受
付信号をローに設定する。リードスウィングバッファの
動作も同様であるが、入出力データバスが逆になってい
る。
【０１２２】ＤＲＡＭインターフェース５００はメモリ
のバンド幅を最大にするように設計されている。データ
の各８×８ブロックは同一ＤＲＡＭページに格納され
る。このようにして、１つの行アドレスが多数の列アド
レスに続いて供給されるＤＲＡＭの高速ページアクセス
モードをフルに利用できる。以下に示すように、特に行
アドレスがアドレス発生器５１０により供給される一方
で、列アドレスがＤＲＡＭインターフェース５００によ
り供給される。
のバンド幅を最大にするように設計されている。データ
の各８×８ブロックは同一ＤＲＡＭページに格納され
る。このようにして、１つの行アドレスが多数の列アド
レスに続いて供給されるＤＲＡＭの高速ページアクセス
モードをフルに利用できる。以下に示すように、特に行
アドレスがアドレス発生器５１０により供給される一方
で、列アドレスがＤＲＡＭインターフェース５００によ
り供給される。
【０１２３】更に、使用されるＤＲＡＭの容量が特定用
途に関するサイズ及びバンド幅に適合するように、外部
ＤＲＡＭへのデータバスを８、１６、又は３２ビット幅
にできる機能が提供される。
途に関するサイズ及びバンド幅に適合するように、外部
ＤＲＡＭへのデータバスを８、１６、又は３２ビット幅
にできる機能が提供される。
【０１２４】この例では、アドレス発生器５１０はＤＲ
ＡＭインターフェース５００に対して、リード及びライ
トスウィングバッファ５０５及び５０２の各々にブロッ
クアドレスを提供している。このブロックアドレスはＤ
ＲＡＭの行アドレスとして使用される。列アドレスの６
ビットはＤＲＡＭインターフェース自身から供給され、
これらのビットは又、スウィングバッファＲＡＭのアド
レスとしても使用される。スウィングバッファへのデー
タバスは３２ビット幅であるから、外部ＤＲＡＭへのバ
スが３２ビットより少ないと、２回又は４回の外部ＤＲ
ＡＭアクセスを、次のワードがライトスウィングバッフ
ァから読出される前に、又は次のワードがリードスウィ
ングバッファに書き込まれる前に行わねばならない。
（読出し及び書き込みは外部ＤＲＡＭに対する転送方向
を参照している）。
ＡＭインターフェース５００に対して、リード及びライ
トスウィングバッファ５０５及び５０２の各々にブロッ
クアドレスを提供している。このブロックアドレスはＤ
ＲＡＭの行アドレスとして使用される。列アドレスの６
ビットはＤＲＡＭインターフェース自身から供給され、
これらのビットは又、スウィングバッファＲＡＭのアド
レスとしても使用される。スウィングバッファへのデー
タバスは３２ビット幅であるから、外部ＤＲＡＭへのバ
スが３２ビットより少ないと、２回又は４回の外部ＤＲ
ＡＭアクセスを、次のワードがライトスウィングバッフ
ァから読出される前に、又は次のワードがリードスウィ
ングバッファに書き込まれる前に行わねばならない。
（読出し及び書き込みは外部ＤＲＡＭに対する転送方向
を参照している）。
【０１２５】尚、ＤＲＡＭインターフェース５００は２
つのスウィングバッファに限られるものではない。
つのスウィングバッファに限られるものではない。
【０１２６】当業者は本発明に構造的変更を施すことが
できる。以上の詳細な説明は図面を参照して行われた
が、本発明の範囲は特許請求の範囲により定義されるも
のである。
できる。以上の詳細な説明は図面を参照して行われた
が、本発明の範囲は特許請求の範囲により定義されるも
のである。
【図１】図１は同期ＤＲＡＭをアクセスするための本発
明による方法を実施する装置のシステムブロック図。
明による方法を実施する装置のシステムブロック図。
【図２】図２は図１のステートマシンにより受信された
ハイレベルコマンドと、ステートマシンが発生したロー
レベルコマンドとの相関関係を示す図。
ハイレベルコマンドと、ステートマシンが発生したロー
レベルコマンドとの相関関係を示す図。
【図３】図３は図１のＤＲＡＭの構成を描いた図。
【図４】図４は図１のＤＲＡＭ内のセルに格納されたワ
ードの構成を描いた図。
ードの構成を描いた図。
【図５】図５はテレビ又はモニタ画面に表示された画像
を示し、この画像は長方形格子内に整列された複数セル
及び前記整列されたセルに重なる１つの非整列セルから
構成されている。
を示し、この画像は長方形格子内に整列された複数セル
及び前記整列されたセルに重なる１つの非整列セルから
構成されている。
【図６】図６は図５の各セル内の画素の配置を示し、こ
の例で各セルは８×８画素ブロックである。
の例で各セルは８×８画素ブロックである。
【図７】図７は図６の各セルを示すデータワード。
【図８】図８は下敷きの整列セル内の非整列セルとその
画素との関係を示す。
画素との関係を示す。
【図９】図９は図５又は図８のセルを図６のＲＡＭバン
クにマッピングした場合を描いた図。
クにマッピングした場合を描いた図。
【図１０】図１０は２バンクのＲＡＭを有し図７のデー
タワードを格納するために使用されるＲＡＭシステムの
ブロック図。
タワードを格納するために使用されるＲＡＭシステムの
ブロック図。
【図１１】図１１は図１０のＲＡＭシステムを含み、図
５の画面にデジタルビデオ信号を提供するビデオデコー
ダを描いた図。
５の画面にデジタルビデオ信号を提供するビデオデコー
ダを描いた図。
【図１２】図１２は複数の副セルに更に分解される図５
又は図８のセル、及び副セルと図１０のＲＡＭバンクと
の関係を示す。
又は図８のセル、及び副セルと図１０のＲＡＭバンクと
の関係を示す。
【図１３】図１３はマイクロコードできるステートマシ
ンのブロック図。
ンのブロック図。
【図１４】図１４は演算コアのブロック図。
【図１５】図１５はレジスタファイルの機能図。
【図１６】図１６はレジスタファイル内のデータフロー
を示すブロック図。
を示すブロック図。
【図１７】図１７はレジスタファイルアドレスデコーデ
ィングのブロック図。
ィングのブロック図。
【図１８】図１８はアドレッシングに使用され、幅定義
フィールド及びアドレスフィールドを有する固定幅ワー
ドを示す図。
フィールド及びアドレスフィールドを有する固定幅ワー
ドを示す図。
【図１９】図１９はアドレッシングに使用され、アドレ
スフィールド、置き換えフィールド、及び置き換えイン
ジケータを有する固定幅ワードを示す図。
スフィールド、置き換えフィールド、及び置き換えイン
ジケータを有する固定幅ワードを示す図。
【図２０】図２０は６４×３２ＲＡＭ内の８ビットデー
タをアドレスする場合に使用される１３ビットワードの
例。
タをアドレスする場合に使用される１３ビットワードの
例。
【図２１】図２１は複数フィールドを有する固定幅わー
その一例。
その一例。
【図２２】図２２は本発明によるＤＲＡＭインターフェ
ースのブロック図。
ースのブロック図。
【図２３】図２３は１ライト・スイング・バッファ及び
１リード・スイングバッファを有するＤＲＡＭインター
フェースのブロック図。
１リード・スイングバッファを有するＤＲＡＭインター
フェースのブロック図。
【図２４】図２４は画像フォーマッタのブロック図。
【図２５】図２５はバッファマネージャステートマシン
を示す図。
を示す図。
【図２６】図２６は図２５のステートマシンのメインル
ープを示す図。
ープを示す図。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ９４１５３８７．１ (32)優先日 1994年７月29日 (33)優先権主張国 イギリス（ＧＢ） (31)優先権主張番号 ９５０３９６４．０ (32)優先日 1995年２月28日 (33)優先権主張国 イギリス（ＧＢ） (72)発明者 ドナルド ウイリアム ウォーカー パタ ーソン イギリス国、ビーエス６ ７ジェイダブリ ュー、ブリストル、レッドランド、ブレン ハイム ロード 12 (72)発明者 ウィリアム フィリップ ロビンス イギリス国、ジーエル11 ５ピーイー、グ ローセスターシアー、カム、スプリングヒ ル 19 (72)発明者 エイドリアン フィリップ ワイズ イギリス国、ビーエス16 １エヌエー、ブ リストル、フレンチェイ、ウエストボーン コテージズ 10 (72)発明者 ヘレン ローズマリー フィンチ イギリス国、ジーエル12 ７エヌディー、 グローセスターシアー、ウットン・アンダ ー・エッジ、クーム、タイレイ（番地な し) (72)発明者 マルティン ウィリアム ソザラン イギリス国、ジーエル11 ６ビーディー、 グローセスターシアー、ダーズレイ、ステ ィンチコーム、ウィク レーン、ザ ライ ディングス（番地なし)
Claims (11)
- 【請求項１】 独立した２つのバンクを含み、各バンク
はページモードで動作してデータワードを読み出し及び
書き込むダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）をアクセスし、Ｍ×Ｎ画素のマトリクスを各々含む
セルの２次元格子内に組織化され、各セルに関係するワ
ードは前記バンクの１以下のページを占有する２次元画
像に関するデータワードを格納及び検索する方法であっ
て、 （ａ）各セルの全データワードが特定バンクの１つの特
定ページから読み出され及び前記特定ページに書き込ま
れ、各セルが同一行または同一列内の境界セルではなく
異なるバンクに関係するように、前記各セルに前記２つ
のバンクの一方の特定バンクを割当て； （ｂ）前記２次元格子パターン上には整列していないが
前記２次元格子パターン内のセルの画素に整列し、画素
のマトリクスより構成されるセルに関係するデータワー
ドを読み出し；以上のステップを有することを特徴とす
るＤＲＡＭアクセス方法。 - 【請求項２】 前記ＤＲＡＭは第１及び第２バンクを含
み、非整列セルに関係するデータワードを読み出す前記
ステップ（ｂ）は更に、 （ｃ）前記２次元格子パターン内のどのセルが前記非整
列セルに関係するデータワードを含んでいるか識別し； （ｄ）前記ＤＲＡＭの第１バンクから、前記非整列セル
に関係するデータワードを含むとして識別された前記格
子パターン内のセルの中の１つに関係するデータワード
を読み出し； （ｅ）前記ＤＲＡＭの第１バンクから、前記非整列セル
に関係するデータワードを含むとして識別された前記格
子パターン内のセルの中の他の１つに関係するデータワ
ードを読み出し； （ｆ）前記非整列セルに関係するすべてのデータワード
が読み出されるまで、前記ステップ（ｄ）及び（ｅ）繰
り返す、ステップを含むことを特徴とする請求項１記載
の方法。 - 【請求項３】 独立した２つのバンクを含み、各バンク
はページモードで動作してデータワードを読み出し及び
書き込むダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）をアクセスし、Ｍ×Ｎ画素のマトリクスを各々含む
セルの２次元格子内に組織化され、各セルに関係するワ
ードは前記バンクの１以下のページを占有する２次元画
像に関するデータワードを格納及び検索する方法であっ
て、 （ａ）各セルの全データワードが特定バンクの１つの特
定ページから読み出され及び前記特定ページに書き込ま
れ、各セルが同一行または同一列内の境界セルではなく
異なるバンクに関係するように、前記各セルに前記２つ
のバンクの一方の特定バンクを割当て； （ｂ）前記２次元格子パターン上には整列していないが
前記２次元格子パターン内のセルの画素に整列し、Ｍ×
Ｎ画素のマトリクスより構成されるセルに関係するデー
タワードを読み出し；以上のステップを有することを特
徴とするＤＲＡＭアクセス方法。 - 【請求項４】 前記ＤＲＡＭは第１及び第２バンクを含
み、非整列セルに関係するデータワードを読み出す前記
ステップ（ｂ）は更に、 （ｃ）前記ＤＲＡＭの第１バンクから、前記非整列セル
に関係するデータワードを含む前記格子パターン内のセ
ルの中の１つに関係するデータワードを読み出し； （ｄ）前記ＤＲＡＭの第１バンクから、前記非整列セル
に関係するデータワードを含む前記格子パターン内のセ
ルの中の他の１つに関係するデータワードを読み出し； （ｅ）前記非整列セルに関係するすべてのデータワード
が読み出されるまで、前記ステップ（ｃ）及び（ｄ）繰
り返す、ステップを含むことを特徴とする請求項３記載
の方法。 - 【請求項５】 前記ＤＲＡＭは第１及び第２バンクを含
み、非整列セルに関係するデータワードを読み出す前記
ステップ（ｂ）は更に、 （ｄ）セルの所定順序で、前記非整列セルに関係するデ
ータワードを含む前記格子パターン内の各セルに関係す
るデータワードを読み出すステップを含み、 前記セルの所定順序により、連続するセルから読み出さ
れるデータワードは相互のバンクから読み出されること
を特徴とする請求項３記載の方法。 - 【請求項６】 前記所定順序は前記非整列セルに関係す
るデータワードを含む前記格子内のセルの時計回り方向
であることを特徴とする請求項５記載の方法。 - 【請求項７】 前記所定順序は前記非整列セルに関係す
るデータワードを含む前記格子内のセルの反時計回り方
向であることを特徴とする請求項５記載の方法。 - 【請求項８】 前記ＤＲＡＭは第１及び第２バンクを含
み、非整列セルに関係するデータワードを読み出す前記
ステップ（ｂ）は更に、 （ｃ）前記２次元格子パターン内のどのセルが前記非整
列セルに関係するデータワードを含んでいるか識別し； （ｄ）前記ＤＲＡＭの第１バンクから、前記非整列セル
に関係するデータワードを含むとして識別された前記格
子パターン内のセルの中の１つに関係するデータワード
を読み出し； （ｅ）前記ＤＲＡＭの第１バンクから、前記非整列セル
に関係するデータワードを含むとして識別された前記格
子パターン内のセルの中の他の１つに関係するデータワ
ードを読み出し； （ｆ）前記非整列セルに関係するすべてのデータワード
が読み出されるまで、前記ステップ（ｄ）及び（ｅ）繰
り返す、ステップを含むことを特徴とする請求項３記載
の方法。 - 【請求項９】 前記ＤＲＡＭは第１及び第２バンクを含
み、非整列セルに関係するデータワードを読み出す前記
ステップ（ｂ）は更に、 （ｃ）前記２次元格子パターン内のどのセルが前記非整
列セルに関係するデータワードを含んでいるか識別し； （ｄ）セルの所定順序で、前記非整列セルに関係するデ
ータワードを含む前記格子パターン内の各セルに関係す
るデータワードを読み出すステップを含み、 前記セルの所定順序により、連続するセルから読み出さ
れるデータワードは相互のバンクから読み出されること
を特徴とする請求項３記載の方法。 - 【請求項１０】 前記所定順序は前記非整列セルに関係
するデータワードを含む前記格子内のセルの時計回り方
向であることを特徴とする請求項９記載の方法。 - 【請求項１１】 前記所定順序は前記非整列セルに関係
するデータワードを含む前記格子内のセルの反時計回り
方向であることを特徴とする請求項９記載の方法。
Applications Claiming Priority (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9405914A GB9405914D0 (en) | 1994-03-24 | 1994-03-24 | Video decompression |
| GB9405914.4 | 1994-03-24 | ||
| GB9415391A GB9415391D0 (en) | 1994-07-29 | 1994-07-29 | Method for accessing banks of dram |
| GB9415365A GB9415365D0 (en) | 1994-07-29 | 1994-07-29 | Method for accessing ram |
| GB9415387.1 | 1994-07-29 | ||
| GB9415387A GB9415387D0 (en) | 1994-07-29 | 1994-07-29 | Method and apparatus for addressing memory |
| GB9503964.0 | 1995-02-28 | ||
| GB9415391.3 | 1995-02-28 | ||
| GB9415365.7 | 1995-02-28 | ||
| GB9503964A GB2287808B (en) | 1994-03-24 | 1995-02-28 | Method and apparatus for interfacing with ram |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7090019A Division JPH0855060A (ja) | 1994-03-24 | 1995-03-24 | Ｒａｍアクセス方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000288305A Division JP2001128108A (ja) | 1994-03-24 | 2000-09-22 | ビデオ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08202614A true JPH08202614A (ja) | 1996-08-09 |
| JP3741464B2 JP3741464B2 (ja) | 2006-02-01 |
Family
ID=27517238
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7090019A Pending JPH0855060A (ja) | 1994-03-24 | 1995-03-24 | Ｒａｍアクセス方法 |
| JP7202752A Pending JPH08241066A (ja) | 1994-03-24 | 1995-07-18 | バッファリングを制御する方法 |
| JP20269195A Expired - Lifetime JP3741464B2 (ja) | 1994-03-24 | 1995-07-18 | Ｄｒａｍアクセス方法 |
| JP7202793A Pending JPH08179984A (ja) | 1994-03-24 | 1995-07-18 | メモリをアドレスする処理方法 |
| JP7202744A Pending JPH08179983A (ja) | 1994-03-24 | 1995-07-18 | Ｒａｍインターフェース装置 |
| JP2000288305A Pending JP2001128108A (ja) | 1994-03-24 | 2000-09-22 | ビデオ処理装置 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7090019A Pending JPH0855060A (ja) | 1994-03-24 | 1995-03-24 | Ｒａｍアクセス方法 |
| JP7202752A Pending JPH08241066A (ja) | 1994-03-24 | 1995-07-18 | バッファリングを制御する方法 |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7202793A Pending JPH08179984A (ja) | 1994-03-24 | 1995-07-18 | メモリをアドレスする処理方法 |
| JP7202744A Pending JPH08179983A (ja) | 1994-03-24 | 1995-07-18 | Ｒａｍインターフェース装置 |
| JP2000288305A Pending JP2001128108A (ja) | 1994-03-24 | 2000-09-22 | ビデオ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (6) | JPH0855060A (ja) |
| KR (1) | KR100275427B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447134B1 (ko) * | 1996-12-28 | 2006-02-28 | 엘지전자 주식회사 | 억세스데이터비트수조절기능및저전력소비기능을구비한디램컨트롤러 |
| KR100442296B1 (ko) * | 2002-03-13 | 2004-07-30 | 주식회사 하이닉스반도체 | 반화소 움직임 보상을 위한 프레임 메모리 할당방법 |
| US7469068B2 (en) | 2004-05-27 | 2008-12-23 | Seiko Epson Corporation | Method and apparatus for dimensionally transforming an image without a line buffer |
| KR20180058456A (ko) | 2016-11-24 | 2018-06-01 | 삼성전자주식회사 | 메모리를 관리하는 방법 및 장치. |
-
1995
- 1995-03-23 KR KR1019950006173A patent/KR100275427B1/ko not_active IP Right Cessation
- 1995-03-24 JP JP7090019A patent/JPH0855060A/ja active Pending
- 1995-07-18 JP JP7202752A patent/JPH08241066A/ja active Pending
- 1995-07-18 JP JP20269195A patent/JP3741464B2/ja not_active Expired - Lifetime
- 1995-07-18 JP JP7202793A patent/JPH08179984A/ja active Pending
- 1995-07-18 JP JP7202744A patent/JPH08179983A/ja active Pending
-
2000
- 2000-09-22 JP JP2000288305A patent/JP2001128108A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001128108A (ja) | 2001-05-11 |
| KR100275427B1 (ko) | 2000-12-15 |
| JPH0855060A (ja) | 1996-02-27 |
| JP3741464B2 (ja) | 2006-02-01 |
| JPH08179984A (ja) | 1996-07-12 |
| JPH08179983A (ja) | 1996-07-12 |
| KR950033862A (ko) | 1995-12-26 |
| JPH08241066A (ja) | 1996-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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