JPH08194040A

JPH08194040A - 磁電変換装置

Info

Publication number: JPH08194040A
Application number: JP7005624A
Authority: JP
Inventors: Shiyouko Onizuka; 升子鬼塚
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-01-18
Filing date: 1995-01-18
Publication date: 1996-07-30

Abstract

(57)【要約】【目的】磁電変換素子のオフセット電圧補償及び出力
電圧の温度補償を行うことができる磁電変換装置を得
る。【構成】印加磁界を電圧信号に変換するホール素子１
と、このホール素子１の出力信号を増幅する増幅回路２
とを半導体基板上に形成した磁電変換装置において、ホ
ール素子の出力電極間に生じる電位差を打ち消して該素
子のオフセット電圧を補償するオフセット調整回路１０
として、出力側ＰＮＰトランジスタ１０ｃ、１０ｄと入
力側ＰＮＰトランジスタ１０ａ、１０ｂとでなる一対の
カレントミラー回路と、抵抗値が調整可能な一対の抵抗
１０ｅ、１０ｆと、出力側ＮＰＮトランジスタ１０ｈと
入力側ＮＰＮトランジスタ１０ｇとでなるカレントミラ
ー回路と、定電流源１０ｉとを備え、上記一対の抵抗１
０ｅ、１０ｆの抵抗値を調整してホール素子１の一対の
出力電極８ａ、８ｂに流し込む電流に差を与える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ホール素子のような
磁電変換素子を周辺の信号処理回路とともに半導体基板
上に形成した磁電変換装置に関するものである。

【０００２】

【従来の技術】ホール素子は、印加磁界を電圧信号に変
換する磁電変換素子である。このようなホール素子を周
辺の信号処理回路とともに半導体基板上に形成した磁電
変換装置においては、製造時のホール素子の幾何学的対
称性のズレやＩＣチップに加わる歪によってホール素子
の出力にオフセット電圧が生じる。ホール素子の出力電
圧は、その材料にもよるが、シリコンの場合、印加磁界
が１ＫＧ程度でも数十ｍＶと小さいため、増幅回路によ
って増幅し、その増幅した出力を基準電圧と比較して、
その比較結果に基づいて磁界検出を行うという信号処理
方法を採用している。

【０００３】図７は従来の磁電変換装置を示す回路図で
ある。図７において、１はホール素子、２はホール素子
１の出力を増幅する増幅回路、３は増幅回路２によって
増幅したホール素子１の出力電圧を予め設定された基準
電圧（しきい値）と比較し、ホール素子１への印加磁界
がある大きさに達し、増幅回路２の出力電圧が基準電圧
より大きくなれば、出力がハイレベルからローレベル
（もしくはローレベルからハイレベル）に切り換わるこ
とで、磁界検出を行う出力回路としての比較器である。
なお、４は最終出力端子、７は比較器３との接続端子
（増幅回路２の出力端子）、５はＩＣ内部電源、６は接
地端子、７は比較器３との接続端子（増幅回路２の出力
端子）を示す。

【０００４】

【発明が解決しようとする課題】しかしながら、前述し
たように、磁電変換素子としてのホール素子１の出力に
はオフセット電圧が生じ、このオフセット電圧も増幅回
路２で増幅されて増幅回路２の出力電圧に加わるので、
磁界検出に誤差が発生していた。そして、ホール素子１
のオフセット電圧は、磁界には依存していないため、印
加磁界が小さく検出磁界が小さいほど、増幅回路２の出
力電圧に占めるオフセット電圧の割合が大きくなり誤差
が大きくなるため、このオフセット電圧を補償する必要
があった。また、ホール素子１の出力電圧は、ホール素
子１に流れる電流に比例しているため、ホール素子１を
定電圧駆動させる場合、ホール素子１の入力抵抗値が温
度依存性を持ち、温度によって値が変動すると、ホール
素子１に流れる電流も変動するため、出力電圧も温度依
存性を持つことになる。さらに、ホール素子１を半導体
基板上に形成する場合は、一般に、エピタキシャル層を
使用するので、エピタキシャル抵抗の大きな温度依存性
により、ホール素子１の出力電圧は、約−７０００ppm
／℃の温度係数を持ち、温度によって大きく変動するた
め、周辺回路で温度補償を行う必要があった。

【０００５】この発明は、上述した従来例に係る問題点
を解消するためになされたもので、磁電変換素子のオフ
セット電圧補償を行うことができ、また、出力電圧の温
度補償を行うことができる磁電変換装置を得ることを目
的とする。

【０００６】

【課題を解決するための手段】この発明に係る磁電変換
装置は、印加磁界を電圧信号に変換する磁電変換素子
と、この磁電変換素子の出力信号を増幅する増幅回路と
を半導体基板上に形成した磁電変換装置において、上記
増幅回路との間で流れる電流を制御することにより上記
磁電変換素子の一対の出力電極間に生じる電位差を打ち
消して該磁電変換素子のオフセット電圧を補償するオフ
セット調整回路を備えたことを特徴とするものである。

【０００７】また、上記オフセット調整回路として、コ
レクタが出力端子にそれぞれ接続されエミッタが電源ラ
インに接続された出力側ＰＮＰトランジスタとこのＰＮ
Ｐトランジスタとベースが共通接続されると共にベース
とコレクタが短絡されかつエミッタが電源ラインにそれ
ぞれ接続された入力側ＰＮＰトランジスタとでなる一対
のカレントミラー回路と、上記入力側ＰＮＰトランジス
タのコレクタにそれぞれ接続された抵抗値が調整可能な
一対の抵抗と、この一対の抵抗にコレクタが接続される
と共にエミッタがアースラインに接続された出力側ＮＰ
ＮトランジスタとこのＮＰＮトランジスタとベースが共
通接続されると共にベースとコレクタが短絡されかつエ
ミッタが上記アースラインに接続された入力側ＮＰＮト
ランジスタとでなるカレントミラー回路と、上記電源ラ
インと上記入力側ＮＰＮトランジスタのコレクタとの間
に設けられた定電流源とを備えたことを特徴とするもの
である。

【０００８】また、上記オフセット調整回路は、上記一
対の抵抗の抵抗値を調整して一対の出力端子から上記磁
電変換素子の一対の出力電極に流し込む電流に差を与え
ることを特徴とするものである。

【０００９】また、上記増幅回路として、ベースがそれ
ぞれ上記磁電変換素子の出力電極に接続されると共にコ
レクタがそれぞれ上記オフセット調整回路の出力端子に
接続されかつそれぞれ抵抗を介して上記電源ラインに接
続され、エミッタが共通接続されて電流源を介して上記
アースラインに接続された一対のＮＰＮトランジスタを
有する差動増幅器と、上記一対のＮＰＮトランジスタの
各コレクタに接続された一対のバッファと、反転入力端
子と非反転入力端子がこの一対のバッファの出力端子に
それぞれ抵抗を介して接続されたオペアンプと、ベース
が上記オペアンプの出力端子に接続されると共にコレク
タが上記反転入力端子に接続された抵抗と上記バッファ
との接続点に接続された第１のＮＰＮトランジスタと、
ベース及びエミッタが上記第１のＮＰＮトランジスタと
共通接続されると共にコレクタが上記非反転入力端子に
接続された第２のＮＰＮトランジスタと、これら第１と
第２のＮＰＮトランジスタのエミッタと上記アースライ
ンとの間に設けられた出力抵抗とを備えたことを特徴と
するものである。

【００１０】また、上記増幅回路として、ベースがそれ
ぞれ上記磁電変換素子の出力電極に接続されると共にコ
レクタがそれぞれ上記オフセット調整回路の出力端子に
接続されかつそれぞれ抵抗を介して上記電源ラインに接
続され、エミッタが共通接続されて電流源を介して上記
アースラインに接続された一対のＮＰＮトランジスタを
有する差動増幅器と、上記一対のＮＰＮトランジスタの
各コレクタに反転入力端子と非反転入力端子がそれぞれ
接続されたオペアンプと、ベースが上記オペアンプの出
力端子に接続されると共にコレクタが上記非反転入力端
子に接続されたＮＰＮトランジスタと、このＮＰＮトラ
ンジスタのエミッタと上記アースラインとの間に設けら
れた出力抵抗とを備えたことを特徴とするものである。

【００１１】また、上記オフセット調整回路は、上記一
対の抵抗の抵抗値を調整して一対の出力端子から上記増
幅回路に流し込む電流に差を与えることを特徴とするも
のである。

【００１２】また、上記オフセット調整回路として、コ
レクタが出力端子にそれぞれ接続されエミッタがアース
ラインに接続された出力側ＮＰＮトランジスタとこのＮ
ＰＮトランジスタとベースが共通接続されると共にベー
スとコレクタが短絡されかつエミッタがアースラインに
それぞれ接続された入力側ＮＰＮトランジスタとでなる
一対のカレントミラー回路と、上記入力側ＮＰＮトラン
ジスタのコレクタにそれぞれ接続された抵抗値が調整可
能な一対の抵抗と、この一対の抵抗にコレクタが接続さ
れると共にエミッタが電源ラインに接続された出力側Ｐ
ＮＰトランジスタとこのＰＮＰトランジスタとベースが
共通接続されると共にベースとコレクタが短絡されかつ
エミッタが上記電源ラインに接続された入力側ＰＮＰト
ランジスタとでなるカレントミラー回路と、上記アース
ラインと上記入力側ＰＮＰトランジスタのコレクタとの
間に設けられた定電流源とを備えたことを特徴とするも
のである。

【００１３】また、上記オフセット調整回路は、上記一
対の抵抗の抵抗値を調整して上記増幅回路から一対の出
力端子に引き出す電流に差を与えることを特徴とするも
のである。

【００１４】また、上記増幅回路として、ベースが上記
磁電変換素子の出力電極にそれぞれ接続されると共にコ
レクタが上記オフセット調整回路の出力端子を介して上
記一対のカレントミラー回路の構成する各出力側ＰＮＰ
トランジスタのコレクタにそれぞれ接続されかつ抵抗を
介して電源ラインにそれぞれ接続され、エミッタが共通
接続されて電流源を介してアースラインに接続された一
対のＮＰＮトランジスタを有する差動増幅器と、上記一
対のＮＰＮトランジスタの各コレクタに反転入力端子と
非反転入力端子がそれぞれ接続されたオペアンプと、ベ
ースが上記オペアンプの出力端子に接続されると共にコ
レクタが上記非反転入力端子に接続されたＮＰＮトラン
ジスタと、このＮＰＮトランジスタのエミッタと上記ア
ースラインとの間に設けられた出力抵抗とを備えたこと
を特徴とするものである。

【００１５】また、上記増幅回路として、上記オペアン
プの出力端子にベースを接続すると共にコレクタを上記
非反転入力端子に接続してなるＮＰＮトランジスタを第
１のＮＰＮトランジスタとし、この第１のＮＰＮトラン
ジスタとベース及びエミッタが共通接続されコレクタが
電源ラインに接続された第２のＮＰＮトランジスタをさ
らに備えたことを特徴とするものである。

【００１６】また、上記磁電変換素子は、ホール素子で
あることを特徴とするものである。

【００１７】また、上記オフセット調整回路内の一対の
抵抗は、それぞれ複数の抵抗を直並列接続されてなり、
トリミングによって抵抗値が調整されることを特徴とす
るものである。

【００１８】また、上記増幅回路の出力抵抗は、上記ホ
ール素子と同じ素材のエピタキシャル抵抗であることを
特徴とするものである。

【００１９】さらに、上記増幅回路の出力抵抗は、それ
ぞれ複数の抵抗を直並列接続されてなり、トリミングに
よって抵抗値が調整されることを特徴とするものであ
る。

【００２０】

【作用】この発明に係る磁電変換装置においては、オフ
セット調整回路により、増幅回路との間で流れる電流を
制御することにより上記磁電変換素子の一対の出力電極
間に生じる電位差を打ち消すようにしたので、磁電変換
素子のオフセット電圧を補償することができる。

【００２１】また、上記オフセット調整回路として、コ
レクタが出力端子にそれぞれ接続されエミッタが電源ラ
インに接続された出力側ＰＮＰトランジスタとこのＰＮ
Ｐトランジスタとベースが共通接続されると共にベース
とコレクタが短絡されかつエミッタが電源ラインにそれ
ぞれ接続された入力側ＰＮＰトランジスタとでなる一対
のカレントミラー回路と、上記入力側ＰＮＰトランジス
タのコレクタにそれぞれ接続された抵抗値が調整可能な
一対の抵抗と、この一対の抵抗にコレクタが接続される
と共にエミッタがアースラインに接続された出力側ＮＰ
ＮトランジスタとこのＮＰＮトランジスタとベースが共
通接続されると共にベースとコレクタが短絡されかつエ
ミッタが上記アースラインに接続された入力側ＮＰＮト
ランジスタとでなるカレントミラー回路と、上記電源ラ
インと上記入力側ＮＰＮトランジスタのコレクタとの間
に設けられた定電流源とを備えたことにより、簡単な回
路構成によって磁電変換素子の一対の出力電極間に生じ
る電位差を打ち消すように増幅回路との間で流れる電流
を制御して磁電変換素子のオフセット電圧を補償するこ
とができる。

【００２２】また、上記オフセット調整回路内の一対の
抵抗の抵抗値を調整することによって、一対の出力端子
から上記磁電変換素子の一対の出力電極に流し込む電流
に差を与えることで、磁電変換素子の一対の出力電極間
に生じる電位差を打ち消すことができる。

【００２３】また、上記増幅回路として、ベースがそれ
ぞれ上記磁電変換素子の出力電極に接続されると共にコ
レクタがそれぞれ上記オフセット調整回路の出力端子に
接続されかつそれぞれ抵抗を介して上記電源ラインに接
続され、エミッタが共通接続されて電流源を介して上記
アースラインに接続された一対のＮＰＮトランジスタを
有する差動増幅器と、上記一対のＮＰＮトランジスタの
各コレクタに接続された一対のバッファと、反転入力端
子と非反転入力端子がこの一対のバッファの出力端子に
それぞれ抵抗を介して接続されたオペアンプと、ベース
が上記オペアンプの出力端子に接続されると共にコレク
タが上記反転入力端子に接続された抵抗と上記バッファ
との接続点に接続された第１のＮＰＮトランジスタと、
ベース及びエミッタが上記第１のＮＰＮトランジスタと
共通接続されると共にコレクタが上記非反転入力端子に
接続された第２のＮＰＮトランジスタと、これら第１と
第２のＮＰＮトランジスタのエミッタと上記アースライ
ンとの間に設けられた出力抵抗とを備えたことにより、
簡単な回路構成によって磁電変換素子の一対の出力電極
間に生じる電位差を打ち消すように、オフセット調整回
路から上記差動増幅器の一対のＮＰＮトランジスタのコ
レクタに電流が流し込まれ、磁電変換素子のオフセット
電圧を補償することができ、また、上記オペアンプの出
力端子に接続された第１のＮＰＮトランジスタにより上
記バッファの電圧伝達誤差を補償してその電圧伝達機能
が正確に行われる。

【００２４】また、上記増幅回路として、ベースがそれ
ぞれ上記磁電変換素子の出力電極に接続されると共にコ
レクタがそれぞれ上記オフセット調整回路の出力端子に
接続されかつそれぞれ抵抗を介して上記電源ラインに接
続され、エミッタが共通接続されて電流源を介して上記
アースラインに接続された一対のＮＰＮトランジスタを
有する差動増幅器と、上記一対のＮＰＮトランジスタの
各コレクタに反転入力端子と非反転入力端子がそれぞれ
接続されたオペアンプと、ベースが上記オペアンプの出
力端子に接続されると共にコレクタが上記非反転入力端
子に接続されたＮＰＮトランジスタと、このＮＰＮトラ
ンジスタのエミッタと上記アースラインとの間に設けら
れた出力抵抗とを備えたことにより、簡単な回路構成に
よって磁電変換素子の一対の出力電極間に生じる電位差
を打ち消すように、オフセット調整回路から上記差動増
幅器の一対のＮＰＮトランジスタのコレクタに電流が流
し込まれ、磁電変換素子のオフセット電圧を補償するこ
とができる。

【００２５】また、上記オフセット調整回路は、上記一
対の抵抗の抵抗値を調整して一対の出力端子から上記増
幅回路に流し込む電流に差を与えることで、磁電変換素
子の一対の出力電極間に生じる電位差を打ち消すことが
できる。

【００２６】また、上記オフセット調整回路として、コ
レクタが出力端子にそれぞれ接続されエミッタがアース
ラインに接続された出力側ＮＰＮトランジスタとこのＮ
ＰＮトランジスタとベースが共通接続されると共にベー
スとコレクタが短絡されかつエミッタがアースラインに
それぞれ接続された入力側ＮＰＮトランジスタとでなる
一対のカレントミラー回路と、上記入力側ＮＰＮトラン
ジスタのコレクタにそれぞれ接続された抵抗値が調整可
能な一対の抵抗と、この一対の抵抗にコレクタが接続さ
れると共にエミッタが電源ラインに接続された出力側Ｐ
ＮＰトランジスタとこのＰＮＰトランジスタとベースが
共通接続されると共にベースとコレクタが短絡されかつ
エミッタが上記電源ラインに接続された入力側ＰＮＰト
ランジスタとでなるカレントミラー回路と、上記アース
ラインと上記入力側ＰＮＰトランジスタのコレクタとの
間に設けられた定電流源とを備えたことにより、簡単な
回路構成によって磁電変換素子の一対の出力電極間に生
じる電位差を打ち消すように増幅回路との間で流れる電
流を制御して磁電変換素子のオフセット電圧を補償する
ことができる。

【００２７】また、上記オフセット調整回路は、上記一
対の抵抗の抵抗値を調整して上記増幅回路から一対の出
力端子に引き出す電流に差を与えることで、磁電変換素
子の一対の出力電極間に生じる電位差を打ち消すことが
できる。

【００２８】また、上記増幅回路として、ベースが上記
磁電変換素子の出力電極にそれぞれ接続されると共にコ
レクタが上記オフセット調整回路の出力端子を介して上
記一対のカレントミラー回路の構成する各出力側ＰＮＰ
トランジスタのコレクタにそれぞれ接続されかつ抵抗を
介して電源ラインにそれぞれ接続され、エミッタが共通
接続されて電流源を介してアースラインに接続された一
対のＮＰＮトランジスタを有する差動増幅器と、上記一
対のＮＰＮトランジスタの各コレクタに反転入力端子と
非反転入力端子がそれぞれ接続されたオペアンプと、ベ
ースが上記オペアンプの出力端子に接続されると共にコ
レクタが上記非反転入力端子に接続されたＮＰＮトラン
ジスタと、このＮＰＮトランジスタのエミッタと上記ア
ースラインとの間に設けられた出力抵抗とを備えたこと
により、簡単な回路構成によって磁電変換素子の一対の
出力電極間に生じる電位差を打ち消すように、上記差動
増幅器の一対のＮＰＮトランジスタのコレクタからオフ
セット調整回路に電流が引き出されて、磁電変換素子の
オフセット電圧を補償することができる。

【００２９】また、上記増幅回路として、上記オペアン
プの出力端子にベースを接続すると共にコレクタを上記
非反転入力端子に接続してなるＮＰＮトランジスタを第
１のＮＰＮトランジスタとし、この第１のＮＰＮトラン
ジスタとベース及びエミッタが共通接続されコレクタが
電源ラインに接続された第２のＮＰＮトランジスタをさ
らに備えたことにより、増幅回路の出力電圧を所望の大
きさに増幅する。

【００３０】また、上記磁電変換素子としてのホール素
子のオフセット電圧を補償することができる。

【００３１】また、上記オフセット調整回路内の一対の
抵抗を、それぞれ複数の抵抗を直並列接続して構成し、
トリミングによって抵抗値が調整されることにより、磁
電変換素子の一対の出力電極間に生じる電位差を打ち消
すように、増幅回路との間で流れる電流を簡単に制御で
き磁電変換素子のオフセット電圧を補償することができ
る。

【００３２】また、上記増幅回路の出力抵抗を、上記ホ
ール素子と同じ素材のエピタキシャル抵抗とすることに
より、磁電変換素子の出力電圧の温度依存性を打ち消し
温度補償を行うことができる。

【００３３】さらに、上記増幅回路の出力抵抗を、それ
ぞれ複数の抵抗を直並列接続して構成し、トリミングに
よって抵抗値が調整されるようにすることにより、増幅
回路の出力電圧を簡単に調整することができる。

【００３４】

【実施例】

実施例１．以下、この発明を図示実施例に基づいて説明
する。図１は半導体基板上に形成される実施例１に係る
磁電変換装置を示す回路図である。図１において、１は
磁電変換素子としてのホール素子、２はホール素子１の
出力を増幅する増幅回路、５はＩＣ内部電源、６は接地
端子、７は増幅回路２の出力端子、８ａ、８ｂはホール
素子１の出力電極、１０はホール素子１の出力電極８
ａ、８ｂに接続されてホール素子１のオフセット電圧調
整を行うためのオフセット調整回路を示し、このオフセ
ット調整回路１０は、入力電流と同値の出力電流を送出
する一対のカレントミラー回路を構成するＰＮＰトラン
ジスタ１０ａと１０ｂ及び１０ｃと１０ｄ、複数の抵抗
が直並列接続してなりツェナーザッピングやＡｌ配線の
レーザーカットなどのトリミングによって抵抗値が調整
可能で、上記一対のカレントミラー回路からそれぞれ出
力されるコレクタ電流を調整するための一対の電流調整
用可変抵抗１０ｅと１０ｆ、上記一対のカレントミラー
回路からそれぞれ出力されるコレクタ電流の合計値が一
定値になるように定電流制御するためのカレントミラー
回路を構成するＮＰＮトランジスタ１０ｇと１０ｈ、及
び定電流源１０ｉにより構成されている。

【００３５】ここで、ＰＮＰトランジスタ１０ａと１０
ｂ、ＰＮＰトランジスタ１０ｃと１０ｄの各ベースが共
通接続され、かつＰＮＰトランジスタ１０ａと１０ｃの
コレクタとベース間が短絡されてそれぞれカレントミラ
ー回路を構成するようになされ、ＰＮＰトランジスタ１
０ａと１０ｂ及び１０ｃと１０ｄの各エミッタは、ＩＣ
内部電源５の電源ラインに接続され、各カレントミラー
回路の出力側ＰＮＰトランジスタ１０ｂと１０ｄのコレ
クタは、電源ラインとアースライン間に設けられたホー
ル素子１の出力電極８ａと８ｂにそれぞれ接続され、各
カレントミラー回路の入力側ＰＮＰトランジスタ１０ａ
と１０ｃのコレクタは、それぞれ抵抗１０ｅと１０ｆと
接続されており、可変抵抗１０ｅと１０ｆを介して入力
される入力電流と同値の出力電流をそれぞれホール素子
１の出力電極８ａと８ｂに送出するようになされてい
る。

【００３６】そして、上記可変抵抗１０ｅと１０ｆの他
端は、ベースが共通接続されると共に入力側ＮＰＮトラ
ンジスタのベースとコレクタが短絡されてなるＮＰＮト
ランジスタ１０ｇと１０ｈでなるカレントミラー回路の
出力側ＮＰＮトランジスタ１０ｈのコレクタに接続され
ており、入力側ＮＰＮトランジスタ１０ｇのコレクタ
は、上記電源ラインに接続された定電流源１０ｉの他端
に接続され、各ＮＰＮトランジスタ１０ｇと１０ｈのエ
ミッタは、アースラインに接続されており、定電流源１
０ｉからの入力電流と同値の出力電流を上記可変抵抗１
０ｅと１０ｆに流れる電流の合計値として送出するよう
になされている。

【００３７】図１に示すホール素子１を半導体基板上に
形成する場合、一般に、エピタキシャル層を使用し、そ
のエピタキシャル層に２対の電極が設けられる。２対の
電極は一方が入力電極、もう一方が出力電極８ａ、８ｂ
で、入力電極を結ぶ直線と出力電極を結ぶ直線は、それ
ぞれ直線の中央で直交する位置に配置される。こうした
場合、ホール素子１は、図２に示すように、隣合った電
極間の抵抗で４つの抵抗ブリッジとみなすことができ
る。

【００３８】今、ホール素子１に、幾何学的対称性のズ
レや、ＩＣチップに加わる歪によって、オフセット電圧
（印加磁界ゼロ時に発生する出力電圧）が生じ、ホール
素子１の電極８ａの電位が電極８ｂの電位よりも高くな
ったとする。このような場合、前述したように、ホール
素子１は抵抗ブリッジとみなすことができるので、出力
電極８ａ、８ｂにそれぞれ電流を流し込み、その流し込
む電流に差を与えることで、多く電流を流し込んだ一方
の出力電極の方が他方の出力電極より電位を高くするこ
とができる。

【００３９】従って、ホール素子１に生じているオフセ
ット電圧を打ち消すように、出力電極８ａ、８ｂに電流
を流し込めば、すなわち、今の場合、出力電極８ａの電
位の方が高いので、出力電極８ｂに流し込む電流を、出
力電極８ａに流し込む電流よりも増やして、出力電極８
ａ、８ｂ間に生じた電位差を打ち消せばよい。逆に、出
力電極８ｂの電位の方が高ければ、出力電極８ａに流し
込む電流を増やせばよい。

【００４０】この出力電極８ａ、８ｂに流し込む電流の
調整方法としては、図１に示すオフセット調整回路１０
に示すような回路構成にする。すなわち、定電流源１０
ｉから流れる電流をＩ_ref 、出力電極８ａ、８ｂに流し
込む電流をそれぞれＩ_a、Ｉ_bとすると、Ｉ_ref ＝Ｉ_a＋
Ｉ_bである。ここで、可変抵抗１０ｅ、１０ｆの抵抗値
をそれぞれｒ_e、ｒ_fとしたとき、ｒ_e＝ｒ_fならば、Ｉ_a＝Ｉ_b＝１／２Ｉ_ref ｒ_e＞ｒ_f ならばＩ_a＜Ｉ_b ｒ_e＜ｒ_f ならばＩ_a＞Ｉ_b となるため、可変抵抗１０ｅ、１０ｆを最初同じ抵抗値
で形成しておき、ツェナーザッピングやＡｌ配線のレー
ザーカットなどのトリミングによって可変抵抗１０ｅ、
１０ｆの値を適切に調整することによって、ホール素子
１に生じるオフセット電圧を打ち消すことができる。

【００４１】実施例２．次に、この実施例２では、上述
した実施例１に係るホール素子１の出力電圧を増幅する
増幅回路２を差動増幅器とオペアンプにより構成した実
施例である。上述した実施例１においては、ホール素子
１の出力電極８ａ、８ｂにオフセット調整回路１０によ
って電流を流し込んでオフセット電圧を補償したが、こ
の実施例２では、増幅回路２を構成する差動増幅器の出
力端子に電流を流し込むことにより、実施例１と同様
に、オフセット電圧を補償するものである。

【００４２】すなわち、この実施例２では、ホール素子
１の出力電圧を増幅する増幅回路２１としては、図３に
示すように、コレクタがそれぞれ一対のカレントミラー
回路の出力側ＰＮＰトランジスタ１０ｂと１０ｄのコレ
クタに接続されると共に抵抗１３ａと１３ｂをそれぞれ
介して電源ラインに接続され、ベースがそれぞれホール
素子１の出力電極８ａ、８ｂに接続され、かつエミッタ
が共通接続されて定電流源１２を介してアースラインに
接続されたＮＰＮトランジスタ１１ａと１１ｂでなる差
動増幅器と、反転入力端子が上記ＮＰＮトランジスタ１
１ａのコレクタにバッファ１４ａ及び抵抗１５ａを介し
て接続されると共にベースがその出力端子に接続されか
つエミッタが抵抗１８を介してアースラインに接続され
た出力トランジスタ１７ａのコレクタに上記抵抗１５ａ
を介して接続され、非反転入力端子が上記ＮＰＮトラン
ジスタ１１ｂのコレクタにバッファ１４ｂ及び抵抗１５
ｂを介して接続されると共にベース及びエミッタが上記
出力トランジスタ１７ａと共通接続された出力トランジ
スタ１７ｂのコレクタに接続されてなるオペアンプ１６
とにより構成されている。

【００４３】従って、この実施例２においては、ホール
素子１に発生するオフセット電圧を差動増幅器を構成す
るＮＰＮトランジスタ１１ａと１１ｂによって、その電
圧に比例した電流に変換し、ＮＰＮトランジスタ１１ａ
と１１ｂの各コレクタに流れる電流により抵抗１３ａと
１３ｂによって接続点１９ａと１９ｂに生じた電位差を
バッア回路１４ａと１４ｂによって伝達し、抵抗１５ａ
と１５ｂを介してオペアンプ１６によってさらに電流に
変換し、その電流を抵抗１８に流し込んでその際の電圧
降下を出力端子７より増幅回路２１の出力として取り出
すことができ、オフセット電圧の発生によって上記ＮＰ
Ｎトランジスタ１１ａと１１ｂの上記ＮＰＮトランジス
タ１１ａと１１ｂのベース電位差に応じて各コレクタに
流れる電流に差が生じたときに、その電流差を無くすよ
うに、オフセット調整回路１０の抵抗１０ｅと１０ｆの
抵抗値を調整して増幅回路２１を構成する差動増幅器の
出力端子に流れ込む電流を調整することにより、オフセ
ット電圧を補償することができる。

【００４４】また、この実施例２では、ホール素子１に
発生するオフセット電圧を、差動増幅器を構成するＮＰ
Ｎトランジスタ１１ａと１１ｂによって、その電圧に比
例した電流に変換し、ＮＰＮトランジスタ１１ａと１１
ｂの各コレクタに流れる電流により抵抗１３ａと１３ｂ
によって生じた電位差をバッア回路１４ａと１４ｂによ
って電圧伝達する場合の例であるが、バッファ回路１４
ａと１４ｂがトランジスタで構成された場合、バッファ
１４ａに流れる電流がアース側だけであるのに対し、バ
ッファ１４ｂに流れる電流はアース側とオペアンプ１６
の非反転入力端子側への電流の合計値となり、トランジ
スタのベースエミッタ間電圧Ｖ_BEに差が生じて電圧伝達
が正確に行われないことになるが、オペアンプ１６の反
転入力端子がＮＰＮトランジスタ１１ａのコレクタにバ
ッファ１４ａ及び抵抗１５ａを介して接続されると共に
ベースが該オペアンプ１６の出力端子に接続された出力
トランジスタ１７ａのコレクタに上記抵抗１５ａを介し
て接続され、非反転入力端子がＮＰＮトランジスタ１１
ｂのコレクタにバッファ１４ｂ及び抵抗１５ｂを介して
接続されると共にベース及びエミッタが上記出力トラン
ジスタ１７ａと共通接続された出力トランジスタ１７ｂ
のコレクタに接続するようにしたので、上記トランジス
タ１７ａ及び１７ｂの接続構成により、バッファ１４ａ
及び１４ｂとの電圧伝達誤差を補償することができる。

【００４５】実施例３．上述した実施例２においては、
ホール素子１の出力電圧を増幅する増幅回路２１の差動
増幅器の出力は、バッファ１４ａと１４ｂを有し、接続
点１９ａと１９ｂに生じる電位差で電圧出力であった
が、図４に示すような、簡単な増幅回路２２の構成に
し、差動増幅器の出力がＮＰＮトランジスタ１１ａと１
１ｂに流れる電流差で電流出力となるようにし、オフセ
ット調整回路１０によって、接続点１９ａと１９ｂに電
流を流し込んでも、オフセット電圧を補償することがで
きる。すなわち、図４に示す実施例３に示す増幅回路２
２は、図３に示す実施例２と比較してバッファ１４ａと
１４ｂがない場合で、この場合、実施例２の抵抗１５ａ
と１５ｂ、及び出力トランジスタ１７ａが不要となり、
回路を簡単化することができる。

【００４６】実施例４．上述した実施例２及び３におい
ては、オフセット調整回路１０によって、差動増幅器の
接続点１９ａと１９ｂに電流を流し込んでいたので、ホ
ール素子１の出力電圧によって生じる電流の最大値がそ
の分だけ減少し、出力範囲が狭くなっていた。従って、
この実施例４では、実施例２及び３とは逆に、差動増幅
器の接続点１９ａと１９ｂより電流を引き出し、接続点
１９ａと１９ｂそれぞれより引き出す電流の量を調整す
ることで、オフセット電圧を打ち消すものである。

【００４７】すなわち、図５はこの実施例４に係る磁電
変換装置を示す回路図である。図５に示す回路図におい
ては、ホール素子１の出力電圧を増幅する増幅回路２２
としては、図４に示す実施例３と同様な構成であるが、
接続点１９ａと１９ｂより引き出す電流は、図５に示す
新たな構成のオフセット調整回路２０により調整を行
う。

【００４８】すなわち、この実施例４に係るオフセット
調整回路２０は、それぞれ上記接続点１９ａと１９ｂに
コレクタが接続された出力側ＮＰＮトランジスタ２０ｂ
と２０ｄ及びそのトランジスタとベースが共通接続され
ると共にベースとコレクタが短絡された入力側ＮＰＮト
ランジスタ２０ａと２０ｃを有する一対のカレントミラ
ー回路、該入力側ＮＰＮトランジスタ２０ａと２０ｃの
コレクタにそれぞれ接続されて、複数の抵抗が直並列接
続してなりツェナーザッピングやＡｌ配線のレーザーカ
ットなどのトリミングによって抵抗値が調整可能で、上
記出力側ＮＰＮトランジスタ２０ｂと２０ｄのコレクタ
に流れる電流を調整するための一対の電流調整用可変抵
抗２０ｅと２０ｆ、上記一対の電流調整用可変抵抗２０
ｅと２０ｆに流れる電流の合計値が一定値になるように
定電流制御するためのカレントミラー回路を構成する入
力側ＰＮＰトランジスタ２０ｇと出力側ＰＮＰトランジ
スタ２０ｈ、及び定電流源２０ｉにより構成されてい
る。

【００４９】ここで、上記入力側ＰＮＰトランジスタ２
０ｇのベースとコレクタ間は短絡され、定電流源２０ｉ
を介してアースラインに接続され、この入力側ＰＮＰト
ランジスタ２０ｇとベースが共通接続された出力側ＰＮ
Ｐトランジスタ２０ｈのコレクタは上記一対の上記可変
抵抗２０ｅと２０ｆに接続され、各ＰＮＰトランジスタ
２０ｇと２０ｈのエミッタは電源ラインに接続されてい
る。また、上記一対のカレントミラー回路を構成するト
ランジスタ２０ａ〜２０ｄのエミッタはアースラインに
接続されており、ツェナーザッピングやＡｌ配線のレー
ザーカットなどのトリミングによって可変抵抗２０ｅと
２０ｆの抵抗値を調整して、差動増幅器の接続点１９ａ
と１９ｂよりそれぞれより引き出す電流の量を調整する
ことで、オフセット電圧を打ち消すようになされてい
る。

【００５０】今、図５において、定電流源２０ｉから流
れる電流をＩ_ref’、接続点１９ａ、１９ｂより引き抜
く電流をそれぞれＩ_a’、Ｉ_b’（なお、Ｉ_ref’＝Ｉ_a’
＋Ｉ_b’）とし、可変抵抗２０ｅ、２０ｆの抵抗値をそ
れぞれｒ_e’、ｒ_f’とする。ｒ_e’＝ｒ_f’ならばＩ_a’＝Ｉ_b’＝１／２Ｉ_ref’ ｒ_e’＞ｒ_f’ならばＩ_a’＜Ｉ_b’ ｒ_e’＜ｒ_f’ならばＩ_a’＞Ｉ_b’ となるため、実施例１と同様に、可変抵抗２０ｅ、２０
ｆをトリミング等によって適切に調整することによっ
て、接続点１９ａ、１９ｂより引き抜く電流を調整し、
ホール素子１に生じるオフセット電圧を補償することが
できる。

【００５１】実施例５．次に、この実施例５では、実施
例１ないし５において増幅回路の出力端子に設ける抵抗
１８をホール素子１と同じ素材のエピタキシャル抵抗に
することにより、温度補償の機能を加えるものである。

【００５２】今、ホール素子１を定電圧駆動させる場合
には、ホール素子１の出力電圧（ホール電圧）Ｖ_H は、
ホール係数をＫ_H 、ホール素子印加電圧をＶ、ホール素
子入力抵抗をＲ_IN、ホール素子の厚みをｄ、磁束密度を
Ｂ、ホール素子の形状による係数をｆ_H とすると、Ｖ_H ＝Ｋ_H・（Ｖ／Ｒ_IN）・（Ｂ／ｄ）・ｆ_H となる。また、増幅回路に生じる出力電流をＩ₀ とする
と、出力電流Ｉ₀ はホール電圧Ｖ_H に比例するため、比
例係数をαとすると、Ｉ₀ ＝αＶ_H ＝αＫ_H・（Ｖ／Ｒ_IN）・（Ｂ／ｄ）・ｆ_H となる。さらに、抵抗１８の抵抗値をＲ₁₈としたとき、
増幅回路の出力電圧をＶ₀ とすると、Ｖ₀ ＝Ｉ₀ ・Ｒ₁₈ ＝αＫ_H・（Ｒ₁₈／Ｒ_IN）・Ｖ・（Ｂ／ｄ）・ｆ_H となる。

【００５３】従って、ホール素子１の出力電圧Ｖ_H は、
素子の入力抵抗の大きな温度依存性により大きく変動す
るが、上式により抵抗１８をホール素子１と同じ素材の
抵抗にすることにより、ホール電圧の温度依存性を打ち
消すことができる。すなわち、実施例１〜５において、
抵抗１８をホール素子と同じ素材のエピタキシャル抵抗
にすると、温度補償の機能が加わる。

【００５４】実施例６．次に、この実施例６では、増幅
回路の出力電圧を所望の大きさに増幅するものである。
すなわち、図６は実施例６に係る磁電変換装置を示す回
路図である。図５に示す実施例４に対し、オフセット調
整回路２０としては同様な回路であるが、増幅回路２３
としては、オペアンプ１６の出力トランジスタ１７ｂ
に、このトランジスタとベース及びエミッタが共通でコ
レクタを電源ラインに接続したＮＰＮトランジスタ２１
を追加して設けている。

【００５５】今、上記ＮＰＮトランジスタ２１のトラン
ジスタサイズをｎとすると、抵抗１８に流れる電流Ｉ₁₈
は、Ｉ₁₈＝（ｎ＋１）Ｉ₀ となり、出力Ｖ₀ は、Ｖ₀ ＝Ｒ₁₈・Ｉ₁₈＝Ｒ₁₈・（ｎ＋１）Ｉ₀ となるので、ＮＰＮトランジスタ２１のトランジスタサ
イズを適当に設定することにより、増幅回路２３の出力
電圧を所望の大きさに増幅することができる。

【００５６】実施例７．上述した図６に示す実施例６に
おいて、さらに、抵抗１８を、オフセット調整回路２０
内の可変抵抗２０ｅと２０ｆと同様に、複数の抵抗体を
直並列接続して構成し、その抵抗値をツェナーザッピン
グやＡｌ配線のレーザーカット等のトリミングによって
調整することにより、増幅回路２３の出力電圧を調整す
ることができる。

【００５７】

【発明の効果】以上のように、この発明によれば、オフ
セット調整回路により、増幅回路との間で流れる電流を
制御することにより磁電変換素子の一対の出力電極間に
生じる電位差を打ち消すようにしたので、磁電変換素子
のオフセット電圧を補償することができる。

【００５８】また、上記オフセット調整回路として、コ
レクタが出力端子にそれぞれ接続されエミッタが電源ラ
インに接続された出力側ＰＮＰトランジスタとこのＰＮ
Ｐトランジスタとベースが共通接続されると共にベース
とコレクタが短絡されかつエミッタが電源ラインにそれ
ぞれ接続された入力側ＰＮＰトランジスタとでなる一対
のカレントミラー回路と、上記入力側ＰＮＰトランジス
タのコレクタにそれぞれ接続された抵抗値が調整可能な
一対の抵抗と、この一対の抵抗にコレクタが接続される
と共にエミッタがアースラインに接続された出力側ＮＰ
ＮトランジスタとこのＮＰＮトランジスタとベースが共
通接続されると共にベースとコレクタが短絡されかつエ
ミッタが上記アースラインに接続された入力側ＮＰＮト
ランジスタとでなるカレントミラー回路と、上記電源ラ
インと上記入力側ＮＰＮトランジスタのコレクタとの間
に設けられた定電流源とを備えたことにより、簡単な回
路構成によって磁電変換素子の一対の出力電極間に生じ
る電位差を打ち消すように増幅回路との間で流れる電流
を制御して磁電変換素子のオフセット電圧を補償するこ
とができる。

【００５９】また、上記オフセット調整回路内の一対の
抵抗の抵抗値を調整することによって、一対の出力端子
から上記磁電変換素子の一対の出力電極に流し込む電流
に差を与えることで、磁電変換素子の一対の出力電極間
に生じる電位差を打ち消すことができる。

【００６０】また、上記増幅回路として、ベースがそれ
ぞれ上記磁電変換素子の出力電極に接続されると共にコ
レクタがそれぞれ上記オフセット調整回路の出力端子に
接続されかつそれぞれ抵抗を介して上記電源ラインに接
続され、エミッタが共通接続されて電流源を介して上記
アースラインに接続された一対のＮＰＮトランジスタを
有する差動増幅器と、上記一対のＮＰＮトランジスタの
各コレクタに接続された一対のバッファと、反転入力端
子と非反転入力端子がこの一対のバッファの出力端子に
それぞれ抵抗を介して接続されたオペアンプと、ベース
が上記オペアンプの出力端子に接続されると共にコレク
タが上記反転入力端子に接続された抵抗と上記バッファ
との接続点に接続された第１のＮＰＮトランジスタと、
ベース及びエミッタが上記第１のＮＰＮトランジスタと
共通接続されると共にコレクタが上記非反転入力端子に
接続された第２のＮＰＮトランジスタと、これら第１と
第２のＮＰＮトランジスタのエミッタと上記アースライ
ンとの間に設けられた出力抵抗とを備えたことにより、
簡単な回路構成によって磁電変換素子の一対の出力電極
間に生じる電位差を打ち消すように、オフセット調整回
路から上記差動増幅器の一対のＮＰＮトランジスタのコ
レクタに電流が流し込まれ、磁電変換素子のオフセット
電圧を補償することができ、また、上記オペアンプの出
力端子に接続された第１のＮＰＮトランジスタにより上
記バッファの電圧伝達誤差を補償してその電圧伝達機能
が正確に行うことができる。

【００６１】また、上記増幅回路として、ベースがそれ
ぞれ上記磁電変換素子の出力電極に接続されると共にコ
レクタがそれぞれ上記オフセット調整回路の出力端子に
接続されかつそれぞれ抵抗を介して上記電源ラインに接
続され、エミッタが共通接続されて電流源を介して上記
アースラインに接続された一対のＮＰＮトランジスタを
有する差動増幅器と、上記一対のＮＰＮトランジスタの
各コレクタに反転入力端子と非反転入力端子がそれぞれ
接続されたオペアンプと、ベースが上記オペアンプの出
力端子に接続されると共にコレクタが上記非反転入力端
子に接続されたＮＰＮトランジスタと、このＮＰＮトラ
ンジスタのエミッタと上記アースラインとの間に設けら
れた出力抵抗とを備えたことにより、簡単な回路構成に
よって磁電変換素子の一対の出力電極間に生じる電位差
を打ち消すように、オフセット調整回路から上記差動増
幅器の一対のＮＰＮトランジスタのコレクタに電流が流
し込まれ、磁電変換素子のオフセット電圧を補償するこ
とができる。

【００６２】また、上記オフセット調整回路内の一対の
抵抗の抵抗値を調整して一対の出力端子から上記増幅回
路に流し込む電流に差を与えることで、磁電変換素子の
一対の出力電極間に生じる電位差を打ち消すことができ
る。

【００６３】また、上記オフセット調整回路として、コ
レクタが出力端子にそれぞれ接続されエミッタがアース
ラインに接続された出力側ＮＰＮトランジスタとこのＮ
ＰＮトランジスタとベースが共通接続されると共にベー
スとコレクタが短絡されかつエミッタがアースラインに
それぞれ接続された入力側ＮＰＮトランジスタとでなる
一対のカレントミラー回路と、上記入力側ＮＰＮトラン
ジスタのコレクタにそれぞれ接続された抵抗値が調整可
能な一対の抵抗と、この一対の抵抗にコレクタが接続さ
れると共にエミッタが電源ラインに接続された出力側Ｐ
ＮＰトランジスタとこのＰＮＰトランジスタとベースが
共通接続されると共にベースとコレクタが短絡されかつ
エミッタが上記電源ラインに接続された入力側ＰＮＰト
ランジスタとでなるカレントミラー回路と、上記アース
ラインと上記入力側ＰＮＰトランジスタのコレクタとの
間に設けられた定電流源とを備えたことにより、簡単な
回路構成によって磁電変換素子の一対の出力電極間に生
じる電位差を打ち消すように増幅回路との間で流れる電
流を制御して磁電変換素子のオフセット電圧を補償する
ことができる。

【００６４】また、上記オフセット調整回路内の一対の
抵抗の抵抗値を調整して上記増幅回路から一対の出力端
子に引き出す電流に差を与えることで、磁電変換素子の
一対の出力電極間に生じる電位差を打ち消すことができ
る。

【００６５】また、上記増幅回路として、ベースが上記
磁電変換素子の出力電極にそれぞれ接続されると共にコ
レクタが上記オフセット調整回路の出力端子を介して上
記一対のカレントミラー回路の構成する各出力側ＰＮＰ
トランジスタのコレクタにそれぞれ接続されかつ抵抗を
介して電源ラインにそれぞれ接続され、エミッタが共通
接続されて電流源を介してアースラインに接続された一
対のＮＰＮトランジスタを有する差動増幅器と、上記一
対のＮＰＮトランジスタの各コレクタに反転入力端子と
非反転入力端子がそれぞれ接続されたオペアンプと、ベ
ースが上記オペアンプの出力端子に接続されると共にコ
レクタが上記非反転入力端子に接続されたＮＰＮトラン
ジスタと、このＮＰＮトランジスタのエミッタと上記ア
ースラインとの間に設けられた出力抵抗とを備えたこと
により、簡単な回路構成によって磁電変換素子の一対の
出力電極間に生じる電位差を打ち消すように、上記差動
増幅器の一対のＮＰＮトランジスタのコレクタからオフ
セット調整回路に電流が引き出されて、磁電変換素子の
オフセット電圧を補償することができる。

【００６６】また、上記増幅回路として、上記オペアン
プの出力端子にベースを接続すると共にコレクタを上記
非反転入力端子に接続してなるＮＰＮトランジスタを第
１のＮＰＮトランジスタとし、この第１のＮＰＮトラン
ジスタとベース及びエミッタが共通接続されコレクタが
電源ラインに接続された第２のＮＰＮトランジスタをさ
らに備えたことにより、増幅回路の出力電圧を所望の大
きさに増幅する。

【００６７】また、上記磁電変換素子としてのホール素
子のオフセット電圧を補償することができる。

【００６８】また、上記オフセット調整回路内の一対の
抵抗を、それぞれ複数の抵抗を直並列接続して構成し、
トリミングによって抵抗値が調整されることにより、磁
電変換素子の一対の出力電極間に生じる電位差を打ち消
すように、増幅回路との間で流れる電流を簡単に制御で
き磁電変換素子のオフセット電圧を補償することができ
る。

【００６９】また、上記増幅回路の出力抵抗を、上記ホ
ール素子と同じ素材のエピタキシャル抵抗とすることに
より、磁電変換素子の出力電圧の温度依存性を打ち消し
温度補償を行うことができる。

【００７０】さらに、上記増幅回路の出力抵抗を、それ
ぞれ複数の抵抗を直並列接続して構成し、トリミングに
よって抵抗値が調整されるようにすることにより、増幅
回路の出力電圧を簡単に調整することができる。

【図面の簡単な説明】

【図１】この発明の実施例１に係る磁電変換装置を示
す回路図である。

【図２】図１のホール素子の抵抗ブリッジを示す等価
回路図である。

【図３】この発明の実施例２に係る磁電変換装置を示
す回路図である。

【図４】この発明の実施例３に係る磁電変換装置を示
す回路図である。

【図５】この発明の実施例４に係る磁電変換装置を示
す回路図である。

【図６】この発明の実施例６に係る磁電変換装置を示
す回路図である。

【図７】従来例に係る磁電変換装置を示すブロック図
である。

【符号の説明】

１ホール素子、２増幅回路、５ＩＣ内部電源、６
接地端子、７出力端子、８ａ、８ｂ出力電極、１
０、２０オフセット調整回路、１０ａ〜１０ｄ一対
のカレントミラー回路を構成するＰＮＰトランジスタ、
１０ｅ、１０ｆ可変抵抗、１０ｇ、１０ｈカレント
ミラー回路を構成するＮＰＮトランジスタ、１０ｉ定
電流源、２１、２２増幅回路、１１ａ、１１ｂ差動
増幅器を構成するＮＰＮトランジスタ、１２定電流
源、１３ａ、１３ｂ、１５ａ、１５ｂ抵抗、１４ａ、
１４ｂバッファ、１６オペアンプ、１７ａ、１７ｂ
ＮＰＮトランジスタ、１８出力抵抗、２０ａ〜２０
ｄ一対のカレントミラー回路を構成するＮＰＮトラン
ジスタ、２０ｅ、２０ｆ可変抵抗、２０ｇ、２０ｈ
カレントミラー回路を構成するＰＮＰトランジスタ、２
０ｉ定電流源、２１ＮＰＮトランジスタ。

Claims

【特許請求の範囲】

【請求項１】印加磁界を電圧信号に変換する磁電変換
素子と、この磁電変換素子の出力信号を増幅する増幅回
路とを半導体基板上に形成した磁電変換装置において、
上記増幅回路との間で流れる電流を制御することにより
上記磁電変換素子の一対の出力電極間に生じる電位差を
打ち消して該磁電変換素子のオフセット電圧を補償する
オフセット調整回路を備えたことを特徴とする磁電変換
装置。
【請求項２】上記オフセット調整回路は、コレクタが
出力端子にそれぞれ接続されエミッタが電源ラインに接
続された出力側ＰＮＰトランジスタとこのＰＮＰトラン
ジスタとベースが共通接続されると共にベースとコレク
タが短絡されかつエミッタが電源ラインにそれぞれ接続
された入力側ＰＮＰトランジスタとでなる一対のカレン
トミラー回路と、上記入力側ＰＮＰトランジスタのコレ
クタにそれぞれ接続された抵抗値が調整可能な一対の抵
抗と、この一対の抵抗にコレクタが接続されると共にエ
ミッタがアースラインに接続された出力側ＮＰＮトラン
ジスタとこのＮＰＮトランジスタとベースが共通接続さ
れると共にベースとコレクタが短絡されかつエミッタが
上記アースラインに接続された入力側ＮＰＮトランジス
タとでなるカレントミラー回路と、上記電源ラインと上
記入力側ＮＰＮトランジスタのコレクタとの間に設けら
れた定電流源とを備えたことを特徴とする請求項１記載
の磁電変換装置。
【請求項３】上記オフセット調整回路は、上記一対の
抵抗の抵抗値を調整して一対の出力端子から上記磁電変
換素子の一対の出力電極に流し込む電流に差を与えるこ
とを特徴とする請求項２記載の磁電変換装置。
【請求項４】上記増幅回路は、ベースがそれぞれ上記
磁電変換素子の出力電極に接続されると共にコレクタが
それぞれ上記オフセット調整回路の出力端子に接続され
かつそれぞれ抵抗を介して上記電源ラインに接続され、
エミッタが共通接続されて電流源を介して上記アースラ
インに接続された一対のＮＰＮトランジスタを有する差
動増幅器と、上記一対のＮＰＮトランジスタの各コレク
タに接続された一対のバッファと、反転入力端子と非反
転入力端子がこの一対のバッファの出力端子にそれぞれ
抵抗を介して接続されたオペアンプと、ベースが上記オ
ペアンプの出力端子に接続されると共にコレクタが上記
反転入力端子に接続された抵抗と上記バッファとの接続
点に接続された第１のＮＰＮトランジスタと、ベース及
びエミッタが上記第１のＮＰＮトランジスタと共通接続
されると共にコレクタが上記非反転入力端子に接続され
た第２のＮＰＮトランジスタと、これら第１と第２のＮ
ＰＮトランジスタのエミッタと上記アースラインとの間
に設けられた出力抵抗とを備えたことを特徴とする請求
項２記載の磁電変換装置。
【請求項５】上記増幅回路は、ベースがそれぞれ上記
磁電変換素子の出力電極に接続されると共にコレクタが
それぞれ上記オフセット調整回路の出力端子に接続され
かつそれぞれ抵抗を介して上記電源ラインに接続され、
エミッタが共通接続されて電流源を介して上記アースラ
インに接続された一対のＮＰＮトランジスタを有する差
動増幅器と、上記一対のＮＰＮトランジスタの各コレク
タに反転入力端子と非反転入力端子がそれぞれ接続され
たオペアンプと、ベースが上記オペアンプの出力端子に
接続されると共にコレクタが上記非反転入力端子に接続
されたＮＰＮトランジスタと、このＮＰＮトランジスタ
のエミッタと上記アースラインとの間に設けられた出力
抵抗とを備えたことを特徴とする請求項２記載の磁電変
換装置。
【請求項６】上記オフセット調整回路は、上記一対の
抵抗の抵抗値を調整して一対の出力端子から上記増幅回
路に流し込む電流に差を与えることを特徴とする請求項
４または５記載の磁電変換装置。
【請求項７】上記オフセット調整回路は、コレクタが
出力端子にそれぞれ接続されエミッタがアースラインに
接続された出力側ＮＰＮトランジスタとこのＮＰＮトラ
ンジスタとベースが共通接続されると共にベースとコレ
クタが短絡されかつエミッタがアースラインにそれぞれ
接続された入力側ＮＰＮトランジスタとでなる一対のカ
レントミラー回路と、上記入力側ＮＰＮトランジスタの
コレクタにそれぞれ接続された抵抗値が調整可能な一対
の抵抗と、この一対の抵抗にコレクタが接続されると共
にエミッタが電源ラインに接続された出力側ＰＮＰトラ
ンジスタとこのＰＮＰトランジスタとベースが共通接続
されると共にベースとコレクタが短絡されかつエミッタ
が上記電源ラインに接続された入力側ＰＮＰトランジス
タとでなるカレントミラー回路と、上記アースラインと
上記入力側ＰＮＰトランジスタのコレクタとの間に設け
られた定電流源とを備えたことを特徴とする請求項１記
載の磁電変換装置。
【請求項８】上記オフセット調整回路は、上記一対の
抵抗の抵抗値を調整して上記増幅回路から一対の出力端
子に引き出す電流に差を与えることを特徴とする請求項
７記載の磁電変換装置。
【請求項９】上記増幅回路は、ベースが上記磁電変換
素子の出力電極にそれぞれ接続されると共にコレクタが
上記オフセット調整回路の出力端子を介して上記一対の
カレントミラー回路の構成する各出力側ＰＮＰトランジ
スタのコレクタにそれぞれ接続されかつ抵抗を介して電
源ラインにそれぞれ接続され、エミッタが共通接続され
て電流源を介してアースラインに接続された一対のＮＰ
Ｎトランジスタを有する差動増幅器と、上記一対のＮＰ
Ｎトランジスタの各コレクタに反転入力端子と非反転入
力端子がそれぞれ接続されたオペアンプと、ベースが上
記オペアンプの出力端子に接続されると共にコレクタが
上記非反転入力端子に接続されたＮＰＮトランジスタ
と、このＮＰＮトランジスタのエミッタと上記アースラ
インとの間に設けられた出力抵抗とを備えたことを特徴
とする請求項８記載の磁電変換装置。
【請求項１０】上記増幅回路は、上記オペアンプの出
力端子にベースを接続すると共にコレクタを上記非反転
入力端子に接続してなるＮＰＮトランジスタを第１のＮ
ＰＮトランジスタとし、この第１のＮＰＮトランジスタ
とベース及びエミッタが共通接続されコレクタが電源ラ
インに接続された第２のＮＰＮトランジスタをさらに備
えたことを特徴とする請求項９記載の磁電変換装置。
【請求項１１】上記磁電変換素子は、ホール素子であ
ることを特徴とする請求項１ないし１０のいずれかに記
載の磁電変換装置。
【請求項１２】上記オフセット調整回路内の一対の抵
抗は、それぞれ複数の抵抗を直並列接続されてなり、ト
リミングによって抵抗値が調整されることを特徴とする
請求項２ないし１１のいずれかに記載の磁電変換装置。
【請求項１３】上記増幅回路の出力抵抗は、上記ホー
ル素子と同じ素材のエピタキシャル抵抗であることを特
徴とする請求項４、５、９ないし１２のいずれかに記載
の磁電変換装置。
【請求項１４】上記増幅回路の出力抵抗は、それぞれ
複数の抵抗を直並列接続されてなり、トリミングによっ
て抵抗値が調整されることを特徴とする請求項４、５、
９ないし１３のいずれかに記載の磁電変換装置。