JPH08186248A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08186248A JPH08186248A JP6326204A JP32620494A JPH08186248A JP H08186248 A JPH08186248 A JP H08186248A JP 6326204 A JP6326204 A JP 6326204A JP 32620494 A JP32620494 A JP 32620494A JP H08186248 A JPH08186248 A JP H08186248A
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- type semiconductor
- electrode
- diode
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 形成されるチップサイズが小さく、また光入
力を必要としないゼロクロス動作を行うトライアックな
どの電力制御用素子である半導体装置を提供する。 【構成】 同一の構成をもつサイリスタを逆並列接合す
ることによってトライアックを形成することができるサ
イリスタ３２において、サイリスタ３２におけるゼロク
ロス動作を行うために設けられるＭＯＳＦＥＴ３９は、
ダイオード部分４１からの漏れ電流によってゲート電極
７１が充電されている。ダイオード部分４１を形成する
Ｎ-型基板５３とＰ+型拡散領域７６とによるＰＮ接合表
面部に、酸素ドープ半絶縁性ポリシリコンから成る導電
膜７７ａ，７７ｂを形成しているので、ダイオード部分
４１から供給される漏れ電流が増加し、光入力がなくて
も確実にゼロクロス動作を行うことができる。
力を必要としないゼロクロス動作を行うトライアックな
どの電力制御用素子である半導体装置を提供する。 【構成】 同一の構成をもつサイリスタを逆並列接合す
ることによってトライアックを形成することができるサ
イリスタ３２において、サイリスタ３２におけるゼロク
ロス動作を行うために設けられるＭＯＳＦＥＴ３９は、
ダイオード部分４１からの漏れ電流によってゲート電極
７１が充電されている。ダイオード部分４１を形成する
Ｎ-型基板５３とＰ+型拡散領域７６とによるＰＮ接合表
面部に、酸素ドープ半絶縁性ポリシリコンから成る導電
膜７７ａ，７７ｂを形成しているので、ダイオード部分
４１から供給される漏れ電流が増加し、光入力がなくて
も確実にゼロクロス動作を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング回路など
に好適に用いられる光駆動型トライアックなどの電流制
御用素子である半導体装置に関する。
に好適に用いられる光駆動型トライアックなどの電流制
御用素子である半導体装置に関する。
【０００２】
【従来の技術】交流制御用のオン・オフスイッチは、装
置にかかる端子間電圧の高いところでトリガするとノイ
ズの発生源となるので、端子間電圧の低いゼロクロスポ
イント近傍でトリガされることが望まれる。前記ゼロク
ロスポイントにおいてトリガを行うためには一般にＭＯ
ＳＦＥＴ（ＭＯＳ（金属−酸化物−半導体）型電界効果
トランジスタ；Metal Oxide Semiconductor Field Effe
ct Transistor）を用いた光駆動型トライアックが用い
られる。
置にかかる端子間電圧の高いところでトリガするとノイ
ズの発生源となるので、端子間電圧の低いゼロクロスポ
イント近傍でトリガされることが望まれる。前記ゼロク
ロスポイントにおいてトリガを行うためには一般にＭＯ
ＳＦＥＴ（ＭＯＳ（金属−酸化物−半導体）型電界効果
トランジスタ；Metal Oxide Semiconductor Field Effe
ct Transistor）を用いた光駆動型トライアックが用い
られる。
【０００３】図６は、典型的な従来例であるトライアッ
ク１に含まれるサイリスタ２の断面図である。トライア
ック１は、図６に示すサイリスタ２を半導体表面方向に
対称となるように、サイリスタ２を逆並列に接続するこ
とによって形成される。サイリスタ２の断面構造を説明
する前に、図２のトライアック１の等価回路図を用いて
電気的な構成を説明する。サイリスタ２は、サイリスタ
部分２９と、ＭＯＳＦＥＴ３９と、ショットキーダイオ
ード４０と、ダイオード部分４１とを含んで構成され
る。サイリスタ部分２９は、端子３３，３４と、トラン
ジスタ３６，３７と、負荷抵抗３８とを含んで構成され
る。端子３３に＋電圧を印加し、端子３４に−電圧を印
加したときに、トランジスタ３７のベースに電流を流す
ことによってトランジスタ３７が導通し、トランジスタ
３７が導通することによってトランジスタ３６が導通し
て電流が流れる。
ク１に含まれるサイリスタ２の断面図である。トライア
ック１は、図６に示すサイリスタ２を半導体表面方向に
対称となるように、サイリスタ２を逆並列に接続するこ
とによって形成される。サイリスタ２の断面構造を説明
する前に、図２のトライアック１の等価回路図を用いて
電気的な構成を説明する。サイリスタ２は、サイリスタ
部分２９と、ＭＯＳＦＥＴ３９と、ショットキーダイオ
ード４０と、ダイオード部分４１とを含んで構成され
る。サイリスタ部分２９は、端子３３，３４と、トラン
ジスタ３６，３７と、負荷抵抗３８とを含んで構成され
る。端子３３に＋電圧を印加し、端子３４に−電圧を印
加したときに、トランジスタ３７のベースに電流を流す
ことによってトランジスタ３７が導通し、トランジスタ
３７が導通することによってトランジスタ３６が導通し
て電流が流れる。
【０００４】ＭＯＳＦＥＴ３９は、端子３３，３４間に
印加される主端子間電圧ＶＡＫがＭＯＳＦＥＴ３９の閾
値電圧以上となったときにオンとなり、サイリスタ部分
２９のゲート−カソード間を短絡させて感度を低下さ
せ、サイリスタ部分２９がオンすることを制限する。し
たがって、サイリスタ２において主端子間電圧ＶＡＫの
極性が反転する地点であるゼロクロス近傍でトリガを行
うには、ＭＯＳＦＥＴ３９の閾値電圧は充分に低くする
必要がある。
印加される主端子間電圧ＶＡＫがＭＯＳＦＥＴ３９の閾
値電圧以上となったときにオンとなり、サイリスタ部分
２９のゲート−カソード間を短絡させて感度を低下さ
せ、サイリスタ部分２９がオンすることを制限する。し
たがって、サイリスタ２において主端子間電圧ＶＡＫの
極性が反転する地点であるゼロクロス近傍でトリガを行
うには、ＭＯＳＦＥＴ３９の閾値電圧は充分に低くする
必要がある。
【０００５】ＭＯＳＦＥＴ３９の閾値電圧は、図６に示
すゲート電極２１の直下の酸化膜１１ｂの厚さによって
制限されており、当該酸化膜１１ｂの厚さを薄くするこ
とによって閾値電圧を下げることができる。しかし、Ｍ
ＯＳＦＥＴ３９のゲート電極２１には、主端子間電圧Ｖ
ＡＫとして６００〜８００Ｖの電圧が印加されるので、
前記酸化膜１１ｂの厚さを薄く形成するとＭＯＳＦＥＴ
３９のゲート部分が破壊される。ゼロクロスポイント近
傍のみでトリガを行うように形成されるＭＯＳＦＥＴ３
９のゲート部分を保護するために、ダイオード部分４１
を形成する。ダイオード部分４１についての詳細は後述
する。
すゲート電極２１の直下の酸化膜１１ｂの厚さによって
制限されており、当該酸化膜１１ｂの厚さを薄くするこ
とによって閾値電圧を下げることができる。しかし、Ｍ
ＯＳＦＥＴ３９のゲート電極２１には、主端子間電圧Ｖ
ＡＫとして６００〜８００Ｖの電圧が印加されるので、
前記酸化膜１１ｂの厚さを薄く形成するとＭＯＳＦＥＴ
３９のゲート部分が破壊される。ゼロクロスポイント近
傍のみでトリガを行うように形成されるＭＯＳＦＥＴ３
９のゲート部分を保護するために、ダイオード部分４１
を形成する。ダイオード部分４１についての詳細は後述
する。
【０００６】再び図６を参照して、サイリスタ２におけ
るサイリスタ部分２９は、Ｎ- 型基板３にアノード部Ｐ
+型拡散領域４とゲート部Ｐ+型拡散領域５とを形成し、
さらにゲート部Ｐ+型拡散領域５にカソード部Ｎ+型拡散
領域６を形成することによって基板部分としている。各
拡散領域が形成されたＮ- 型基板３の一方表面３ａに酸
化膜１１を形成し、他方表面３ｂに酸化膜１２を形成す
る。酸化膜１１における所定の領域を削除し、アルミニ
ウムなどによってアノード部Ｐ+ 型拡散領域４に接触さ
せてアノード電極１７を形成し、カソード部Ｎ+ 型拡散
領域６と接触させてカソード電極１８を形成し、ゲート
部Ｐ+ 型拡散領域６と接触させて電極１９を形成する。
アノード電極１７とカソード電極１８とに挟まれた領域
の酸化膜１１ａに重ねて酸素ドープ半絶縁性ポリシリコ
ンから成るパッシベーション膜１６を形成し、アノード
電極１７とカソード電極１８とに共通に接続する。アノ
ード電極１７にアルミニウムなどから成る配線を介して
端子３３が接続され、カソード電極１８にアルミニウム
などから成る配線を介して端子３４が接続される。
るサイリスタ部分２９は、Ｎ- 型基板３にアノード部Ｐ
+型拡散領域４とゲート部Ｐ+型拡散領域５とを形成し、
さらにゲート部Ｐ+型拡散領域５にカソード部Ｎ+型拡散
領域６を形成することによって基板部分としている。各
拡散領域が形成されたＮ- 型基板３の一方表面３ａに酸
化膜１１を形成し、他方表面３ｂに酸化膜１２を形成す
る。酸化膜１１における所定の領域を削除し、アルミニ
ウムなどによってアノード部Ｐ+ 型拡散領域４に接触さ
せてアノード電極１７を形成し、カソード部Ｎ+ 型拡散
領域６と接触させてカソード電極１８を形成し、ゲート
部Ｐ+ 型拡散領域６と接触させて電極１９を形成する。
アノード電極１７とカソード電極１８とに挟まれた領域
の酸化膜１１ａに重ねて酸素ドープ半絶縁性ポリシリコ
ンから成るパッシベーション膜１６を形成し、アノード
電極１７とカソード電極１８とに共通に接続する。アノ
ード電極１７にアルミニウムなどから成る配線を介して
端子３３が接続され、カソード電極１８にアルミニウム
などから成る配線を介して端子３４が接続される。
【０００７】ＭＯＳＦＥＴ３９を形成する際には、Ｎ-
型基板３にＰ-型ウェル７を形成し、Ｐ-型ウェル７を取
囲むようにＰ+型拡散領域８ａ，８ｂを形成する。Ｐ-
型ウェル７において、所定の間隔をあけてＭＯＳＦＥＴ
３９のソースもしくはドレイン領域となるＮ+ 型拡散領
域９ａ，９ｂを形成する。サイリスタ部分２９と同様に
各拡散領域が形成されたＮ- 型基板３の一方表面３ａに
酸化膜１１を形成し、他方表面３ｂに酸化膜１２を形成
する。酸化膜１１における所定の領域を削除して、Ｎ+
型拡散領域９ａに接触するようにアルミニウムなどによ
ってドレイン電極２２を形成し、同様にＮ+ 型拡散領域
９ｂに接触するようにソース電極２３を形成する。ま
た、Ｐ+ 型拡散領域８ｂに接触するように、アルミニウ
ムなどによって電極２４を形成する。ドレイン電極２２
とソース電極２３との間に存在する酸化膜１１ｂ上に、
アルミニウムなどによってゲート電極２１を形成する。
アルミニウムなどから成る信号線によって、ドレイン電
極２２は電極１９と接続され、ソース電極２３はカソー
ド電極１８と接続され、電極２４はアノード電極１７と
接続されてゲート電極２１は後述する電極２６と接続さ
れる。
型基板３にＰ-型ウェル７を形成し、Ｐ-型ウェル７を取
囲むようにＰ+型拡散領域８ａ，８ｂを形成する。Ｐ-
型ウェル７において、所定の間隔をあけてＭＯＳＦＥＴ
３９のソースもしくはドレイン領域となるＮ+ 型拡散領
域９ａ，９ｂを形成する。サイリスタ部分２９と同様に
各拡散領域が形成されたＮ- 型基板３の一方表面３ａに
酸化膜１１を形成し、他方表面３ｂに酸化膜１２を形成
する。酸化膜１１における所定の領域を削除して、Ｎ+
型拡散領域９ａに接触するようにアルミニウムなどによ
ってドレイン電極２２を形成し、同様にＮ+ 型拡散領域
９ｂに接触するようにソース電極２３を形成する。ま
た、Ｐ+ 型拡散領域８ｂに接触するように、アルミニウ
ムなどによって電極２４を形成する。ドレイン電極２２
とソース電極２３との間に存在する酸化膜１１ｂ上に、
アルミニウムなどによってゲート電極２１を形成する。
アルミニウムなどから成る信号線によって、ドレイン電
極２２は電極１９と接続され、ソース電極２３はカソー
ド電極１８と接続され、電極２４はアノード電極１７と
接続されてゲート電極２１は後述する電極２６と接続さ
れる。
【０００８】ダイオード部分４１は、Ｎ-型基板３にＰ+
型拡散領域１０を拡散し、Ｎ- 型基板の一方表面３ａに
酸化膜１１を形成し、所定の領域の酸化膜１１を削除し
てＰ+ 型拡散領域１０と接触するように電極２６を形成
する。ダイオード部分４１においては、主端子間電圧Ｖ
ＡＫに電圧が印加されると、Ｐ+ 型ゲート拡散領域５
と、ＭＯＳＦＥＴ３９のＰ+ 型拡散領域８とからダイオ
ード部分４１に向かって空乏層が伸び、主端子間電圧Ｖ
ＡＫが予め定める電圧、たとえば５０Ｖ程度になると当
該空乏層がつながり、Ｐ+型拡散領域５とＰ+型拡散領域
１０とが同電位となる。したがって、ＭＯＳＦＥＴ３９
のゲート電極２１には前記予め定める電圧以上は印加さ
れなくなり、ゲート部分が保護されることになる。ＭＯ
ＳＦＥＴ３９のゲート印加電圧を制限するダイオード部
分４１を形成することによって、ＭＯＳＦＥＴ３９のゲ
ート電極２１は、ダイオード部分４１の漏れ電流のみに
よって充電されるようになる。
型拡散領域１０を拡散し、Ｎ- 型基板の一方表面３ａに
酸化膜１１を形成し、所定の領域の酸化膜１１を削除し
てＰ+ 型拡散領域１０と接触するように電極２６を形成
する。ダイオード部分４１においては、主端子間電圧Ｖ
ＡＫに電圧が印加されると、Ｐ+ 型ゲート拡散領域５
と、ＭＯＳＦＥＴ３９のＰ+ 型拡散領域８とからダイオ
ード部分４１に向かって空乏層が伸び、主端子間電圧Ｖ
ＡＫが予め定める電圧、たとえば５０Ｖ程度になると当
該空乏層がつながり、Ｐ+型拡散領域５とＰ+型拡散領域
１０とが同電位となる。したがって、ＭＯＳＦＥＴ３９
のゲート電極２１には前記予め定める電圧以上は印加さ
れなくなり、ゲート部分が保護されることになる。ＭＯ
ＳＦＥＴ３９のゲート印加電圧を制限するダイオード部
分４１を形成することによって、ＭＯＳＦＥＴ３９のゲ
ート電極２１は、ダイオード部分４１の漏れ電流のみに
よって充電されるようになる。
【０００９】図７は、サイリスタ２における各電圧の波
形図である。図７（１）に示す波形図は、主端子間電圧
ＶＡＫと閾値電圧Ｖｔｈとを示しており、ダイオード部
分４１を形成していない場合、サイリスタ２におけるＭ
ＯＳＦＥＴ３９は、主端子間電圧ＶＡＫが閾値電圧Ｖｔ
ｈと交差する時刻ｔ０において導通し、時刻ｔ１におい
て主端子間電圧ＶＡＫが再び閾値電圧Ｖｔｈと交差する
までサイリスタ２がオンするのを制限する。時刻ｔ１以
降は、ＭＯＳＦＥＴ３９は遮断される。
形図である。図７（１）に示す波形図は、主端子間電圧
ＶＡＫと閾値電圧Ｖｔｈとを示しており、ダイオード部
分４１を形成していない場合、サイリスタ２におけるＭ
ＯＳＦＥＴ３９は、主端子間電圧ＶＡＫが閾値電圧Ｖｔ
ｈと交差する時刻ｔ０において導通し、時刻ｔ１におい
て主端子間電圧ＶＡＫが再び閾値電圧Ｖｔｈと交差する
までサイリスタ２がオンするのを制限する。時刻ｔ１以
降は、ＭＯＳＦＥＴ３９は遮断される。
【００１０】図７（２）に示す波形図は、ダイオード部
分４１を形成した場合のサイリスタ２における各電圧波
形を示しており、前述したようにＭＯＳＦＥＴ３９のゲ
ート電極２１はダイオード部分４１の漏れ電流のみで充
電されるので、ゲート電圧ＶＧは主端子間電圧ＶＡＫよ
りも低くなる。主端子間電圧ＶＡＫが時刻ｔ２において
閾値電圧Ｖｔｈ以上となるのに対して、ＭＯＳＦＥＴ３
９のゲート電圧ＶＧは時刻ｔ３において閾値電圧Ｖｔｈ
以上となり、時刻ｔ３以降ＭＯＳＦＥＴ３９が導通す
る。ＭＯＳＦＥＴ３９が導通するタイミングが遅れるた
めに、サイリスタ２においてゼロクロスポイントでのト
リガが行われず動作不良となる。
分４１を形成した場合のサイリスタ２における各電圧波
形を示しており、前述したようにＭＯＳＦＥＴ３９のゲ
ート電極２１はダイオード部分４１の漏れ電流のみで充
電されるので、ゲート電圧ＶＧは主端子間電圧ＶＡＫよ
りも低くなる。主端子間電圧ＶＡＫが時刻ｔ２において
閾値電圧Ｖｔｈ以上となるのに対して、ＭＯＳＦＥＴ３
９のゲート電圧ＶＧは時刻ｔ３において閾値電圧Ｖｔｈ
以上となり、時刻ｔ３以降ＭＯＳＦＥＴ３９が導通す
る。ＭＯＳＦＥＴ３９が導通するタイミングが遅れるた
めに、サイリスタ２においてゼロクロスポイントでのト
リガが行われず動作不良となる。
【００１１】上述した動作不良を解決するために、従来
では第１の方法として、ダイオード部分４１を形成する
Ｐ+ 型拡散領域１０の面積を拡大することによって、ダ
イオード部分４１の接合面積を広げて接合漏れ電流を増
加させ、ゲート電圧ＶＧを上昇させる方法と、第２の方
法としてサイリスタ２とは独立して制御される図示しな
い発光ダイオードによって、ダイオード部分４１をフォ
トダイオードとして動作させ、ダイオード部分４１から
の漏れ電流を増加させてゲート電圧ＶＧを上昇させる方
法とが用いられている。
では第１の方法として、ダイオード部分４１を形成する
Ｐ+ 型拡散領域１０の面積を拡大することによって、ダ
イオード部分４１の接合面積を広げて接合漏れ電流を増
加させ、ゲート電圧ＶＧを上昇させる方法と、第２の方
法としてサイリスタ２とは独立して制御される図示しな
い発光ダイオードによって、ダイオード部分４１をフォ
トダイオードとして動作させ、ダイオード部分４１から
の漏れ電流を増加させてゲート電圧ＶＧを上昇させる方
法とが用いられている。
【００１２】図７（３）は、前記第２の方法を用いた場
合のサイリスタ２における各電圧の波形図である。時刻
ｔ７において発光ダイオードが点灯されると、光起電力
によって発生する電流によって、ＭＯＳＦＥＴ３９のゲ
ート電極２１が充電されて主端子間電圧ＶＡＫとゲート
電圧ＶＧとが等しくなり、ＭＯＳＦＥＴ３９が所望のタ
イミングで動作するようになる。
合のサイリスタ２における各電圧の波形図である。時刻
ｔ７において発光ダイオードが点灯されると、光起電力
によって発生する電流によって、ＭＯＳＦＥＴ３９のゲ
ート電極２１が充電されて主端子間電圧ＶＡＫとゲート
電圧ＶＧとが等しくなり、ＭＯＳＦＥＴ３９が所望のタ
イミングで動作するようになる。
【００１３】ゼロクロス動作を行うトライアックに関す
る技術が、特公平４−４４８４８号公報に開示されてい
る。前記公報において示されるトライアックは、ゼロク
ロス動作を行うためにＭＯＳＦＥＴを設け、ＭＯＳＦＥ
Ｔのゲート電極を充電するためにフォトダイオードが設
けられている。当該トライアックにおいてもフォトダイ
オードを動作させるための発光ダイオードが用意され
る。
る技術が、特公平４−４４８４８号公報に開示されてい
る。前記公報において示されるトライアックは、ゼロク
ロス動作を行うためにＭＯＳＦＥＴを設け、ＭＯＳＦＥ
Ｔのゲート電極を充電するためにフォトダイオードが設
けられている。当該トライアックにおいてもフォトダイ
オードを動作させるための発光ダイオードが用意され
る。
【００１４】
【発明が解決しようとする課題】前記第１の方法を用い
たトライアック１においては、ダイオード部分４１を形
成するＰ+ 型拡散領域１０の面積を拡大するためにトラ
イアック１のサイズが大きくなり、製造コストが増加す
るという問題点がある。また、ダイオード部分４１のＰ
+ 型拡散領域１０の面積を拡大することによる漏れ電流
の増加には限界があるため、主端子間電圧ＶＡＫに対す
るゲート電圧ＶＧが充分ではなく、ゼロクロス動作を正
確に行うことができない。また、前記第２の方法は、発
光ダイオードなどによる光入力が可能な場合に限られ、
光入力がない場合にはＭＯＳＦＥＴ３９の動作が遅れ、
ｄｖ／ｄｔ（単位時間当たりの電圧の立上がり）などの
ノイズ耐量が低下するという問題点がある。
たトライアック１においては、ダイオード部分４１を形
成するＰ+ 型拡散領域１０の面積を拡大するためにトラ
イアック１のサイズが大きくなり、製造コストが増加す
るという問題点がある。また、ダイオード部分４１のＰ
+ 型拡散領域１０の面積を拡大することによる漏れ電流
の増加には限界があるため、主端子間電圧ＶＡＫに対す
るゲート電圧ＶＧが充分ではなく、ゼロクロス動作を正
確に行うことができない。また、前記第２の方法は、発
光ダイオードなどによる光入力が可能な場合に限られ、
光入力がない場合にはＭＯＳＦＥＴ３９の動作が遅れ、
ｄｖ／ｄｔ（単位時間当たりの電圧の立上がり）などの
ノイズ耐量が低下するという問題点がある。
【００１５】本発明の目的は、サイズが小さく、また光
入力を必要としないゼロクロス動作を行うトライアック
などの電力制御用素子である半導体装置を提供すること
である。
入力を必要としないゼロクロス動作を行うトライアック
などの電力制御用素子である半導体装置を提供すること
である。
【００１６】
【課題を解決するための手段】本発明は、第１Ｐ型半導
体、第１Ｎ型半導体、第２Ｐ型半導体、および第２Ｎ型
半導体をこの順序で接合して構成され、アノード電極、
カソード電極、およびゲート電極を備える第１サイリス
タと、前記第１サイリスタに逆並列接続される第２サイ
リスタと、第１サイリスタのゲート電極とカソード電極
との間に接続される第１電界効果トランジスタと、第２
サイリスタのゲート電極とカソード電極との間に接続さ
れる第２電界効果トランジスタと、第１電界効果トラン
ジスタのゲート電極と第１サイリスタの第１Ｎ型半導体
との間に接続される第１ダイオードと、第２電界効果ト
ランジスタのゲート電極と第２サイリスタの第１Ｎ型半
導体との間に接続される第２ダイオードとを含み、第１
および第２ダイオードは、それぞれ第１Ｎ型半導体に第
３Ｐ型半導体を接合して形成され、接合部に接触させて
導電膜を形成したことを特徴とする半導体装置である。 また本発明は、第１Ｐ型半導体、第１Ｎ型半導体、第２
Ｐ型半導体、および第２Ｎ型半導体をこの順序で接合し
て構成され、アノード電極、カソード電極、およびゲー
ト電極を備える第１サイリスタと、前記第１サイリスタ
に逆並列接続される第２サイリスタと、第１サイリスタ
のゲート電極とカソード電極との間に接続される第１電
界効果トランジスタと、第２サイリスタのゲート電極と
カソード電極との間に接続される第２電界効果トランジ
スタと、第１電界効果トランジスタのゲート電極と第１
サイリスタの第１Ｎ型半導体との間に接続される第１ダ
イオードと、第２電界効果トランジスタのゲート電極と
第２サイリスタの第１Ｎ型半導体との間に接続される第
２ダイオードとを含み、第１および第２ダイオードは、
それぞれ第１Ｎ型半導体に第３Ｐ型半導体を接合して形
成され、接合部に重金属から成る拡散層を形成したこと
を特徴とする半導体装置である。 また本発明は、第１Ｐ型半導体、第１Ｎ型半導体、第２
Ｐ型半導体、および第２Ｎ型半導体をこの順序で接合し
て構成され、アノード電極、カソード電極、およびゲー
ト電極を備える第１サイリスタと、前記第１サイリスタ
に逆並列接続される第２サイリスタと、第１サイリスタ
のゲート電極とカソード電極との間に接続される第１電
界効果トランジスタと、第２サイリスタのゲート電極と
カソード電極との間に接続される第２電界効果トランジ
スタと、第１電界効果トランジスタのゲート電極と第１
サイリスタの第１Ｎ型半導体との間に接続される第１ダ
イオードと、第２電界効果トランジスタのゲート電極と
第２サイリスタの第１Ｎ型半導体との間に接続される第
２ダイオードとを含み、第１および第２ダイオードは、
それぞれ第１Ｎ型半導体に第３Ｐ型半導体を接合して形
成され、第１および第２ダイオードに対して並列に抵抗
素子を接続したことを特徴とする半導体装置である。
体、第１Ｎ型半導体、第２Ｐ型半導体、および第２Ｎ型
半導体をこの順序で接合して構成され、アノード電極、
カソード電極、およびゲート電極を備える第１サイリス
タと、前記第１サイリスタに逆並列接続される第２サイ
リスタと、第１サイリスタのゲート電極とカソード電極
との間に接続される第１電界効果トランジスタと、第２
サイリスタのゲート電極とカソード電極との間に接続さ
れる第２電界効果トランジスタと、第１電界効果トラン
ジスタのゲート電極と第１サイリスタの第１Ｎ型半導体
との間に接続される第１ダイオードと、第２電界効果ト
ランジスタのゲート電極と第２サイリスタの第１Ｎ型半
導体との間に接続される第２ダイオードとを含み、第１
および第２ダイオードは、それぞれ第１Ｎ型半導体に第
３Ｐ型半導体を接合して形成され、接合部に接触させて
導電膜を形成したことを特徴とする半導体装置である。 また本発明は、第１Ｐ型半導体、第１Ｎ型半導体、第２
Ｐ型半導体、および第２Ｎ型半導体をこの順序で接合し
て構成され、アノード電極、カソード電極、およびゲー
ト電極を備える第１サイリスタと、前記第１サイリスタ
に逆並列接続される第２サイリスタと、第１サイリスタ
のゲート電極とカソード電極との間に接続される第１電
界効果トランジスタと、第２サイリスタのゲート電極と
カソード電極との間に接続される第２電界効果トランジ
スタと、第１電界効果トランジスタのゲート電極と第１
サイリスタの第１Ｎ型半導体との間に接続される第１ダ
イオードと、第２電界効果トランジスタのゲート電極と
第２サイリスタの第１Ｎ型半導体との間に接続される第
２ダイオードとを含み、第１および第２ダイオードは、
それぞれ第１Ｎ型半導体に第３Ｐ型半導体を接合して形
成され、接合部に重金属から成る拡散層を形成したこと
を特徴とする半導体装置である。 また本発明は、第１Ｐ型半導体、第１Ｎ型半導体、第２
Ｐ型半導体、および第２Ｎ型半導体をこの順序で接合し
て構成され、アノード電極、カソード電極、およびゲー
ト電極を備える第１サイリスタと、前記第１サイリスタ
に逆並列接続される第２サイリスタと、第１サイリスタ
のゲート電極とカソード電極との間に接続される第１電
界効果トランジスタと、第２サイリスタのゲート電極と
カソード電極との間に接続される第２電界効果トランジ
スタと、第１電界効果トランジスタのゲート電極と第１
サイリスタの第１Ｎ型半導体との間に接続される第１ダ
イオードと、第２電界効果トランジスタのゲート電極と
第２サイリスタの第１Ｎ型半導体との間に接続される第
２ダイオードとを含み、第１および第２ダイオードは、
それぞれ第１Ｎ型半導体に第３Ｐ型半導体を接合して形
成され、第１および第２ダイオードに対して並列に抵抗
素子を接続したことを特徴とする半導体装置である。
【００１７】
【作用】本発明に従えば、半導体装置は、第１サイリス
タと第２サイリスタとを逆並列接続して形成され、各サ
イリスタのゲート電極とカソード電極との間に第１およ
び第２電界効果トランジスタが設けられ、第１電界効果
トランジスタのゲート電極と第１サイリスタの第１Ｎ型
半導体との間には、第２Ｎ型半導体に第３Ｐ型半導体を
拡散して形成された第１ダイオードが形成され、第２電
界効果トランジスタと第２サイリスタとに対しても同様
に第２ダイオードが形成され、各ダイオードにおけるＰ
Ｎ接合表面に導電膜が形成される。したがって、導電膜
によって各ダイオードからの漏れ電流が増加し、漏れ電
流が増加することで各電界効果トランジスタのゲート電
極への充電時間が短縮され、電界効果トランジスタの動
作タイミングが早くなり、半導体装置において確実にゼ
ロクロス動作を行うことができる。
タと第２サイリスタとを逆並列接続して形成され、各サ
イリスタのゲート電極とカソード電極との間に第１およ
び第２電界効果トランジスタが設けられ、第１電界効果
トランジスタのゲート電極と第１サイリスタの第１Ｎ型
半導体との間には、第２Ｎ型半導体に第３Ｐ型半導体を
拡散して形成された第１ダイオードが形成され、第２電
界効果トランジスタと第２サイリスタとに対しても同様
に第２ダイオードが形成され、各ダイオードにおけるＰ
Ｎ接合表面に導電膜が形成される。したがって、導電膜
によって各ダイオードからの漏れ電流が増加し、漏れ電
流が増加することで各電界効果トランジスタのゲート電
極への充電時間が短縮され、電界効果トランジスタの動
作タイミングが早くなり、半導体装置において確実にゼ
ロクロス動作を行うことができる。
【００１８】また本発明に従えば、半導体装置は、第１
サイリスタと第２サイリスタとを逆並列接続して形成さ
れ、各サイリスタのゲート電極とカソード電極との間に
第１および第２電界効果トランジスタが設けられ、第１
電界効果トランジスタのゲート電極と第１サイリスタの
第１Ｎ型半導体との間には、第２Ｎ型半導体に第３Ｐ型
半導体を拡散して形成された第１ダイオードが形成さ
れ、第２電界効果トランジスタと第２サイリスタとに対
しても同様に第２ダイオードが形成され、各ダイオード
におけるＰＮ接合表面から重金属による拡散層が形成さ
れる。したがって、拡散層に含まれる重金属原子によっ
てＰ+型半導体における正孔とＮ-型半導体における電子
との再結合が促進され、各ダイオードからの漏れ電流が
増加し、電界効果トランジスタの動作タイミングが早く
なり、半導体装置において確実にゼロクロス動作を行う
ことができる。
サイリスタと第２サイリスタとを逆並列接続して形成さ
れ、各サイリスタのゲート電極とカソード電極との間に
第１および第２電界効果トランジスタが設けられ、第１
電界効果トランジスタのゲート電極と第１サイリスタの
第１Ｎ型半導体との間には、第２Ｎ型半導体に第３Ｐ型
半導体を拡散して形成された第１ダイオードが形成さ
れ、第２電界効果トランジスタと第２サイリスタとに対
しても同様に第２ダイオードが形成され、各ダイオード
におけるＰＮ接合表面から重金属による拡散層が形成さ
れる。したがって、拡散層に含まれる重金属原子によっ
てＰ+型半導体における正孔とＮ-型半導体における電子
との再結合が促進され、各ダイオードからの漏れ電流が
増加し、電界効果トランジスタの動作タイミングが早く
なり、半導体装置において確実にゼロクロス動作を行う
ことができる。
【００１９】さらに本発明に従えば、半導体装置は、第
１サイリスタと第２サイリスタとを逆並列接続して形成
され、各サイリスタのゲート電極とカソード電極との間
に第１および第２電界効果トランジスタが設けられ、第
１電界効果トランジスタのゲート電極と第１サイリスタ
の第１Ｎ型半導体との間には、第２Ｎ型半導体に第３Ｐ
型半導体を拡散して形成された第１ダイオードが形成さ
れ、第２電界効果トランジスタと第２サイリスタとに対
しても同様に第２ダイオードが形成され、前記各ダイオ
ードに対して並列に抵抗素子を接続する。したがって、
抵抗素子が各ダイオードに対して並列に接続されている
ので、各ダイオードからの漏れ電流が増加し、電界効果
トランジスタの動作タイミングが早まり半導体装置にお
いて確実にゼロクロス動作を行うことができる。
１サイリスタと第２サイリスタとを逆並列接続して形成
され、各サイリスタのゲート電極とカソード電極との間
に第１および第２電界効果トランジスタが設けられ、第
１電界効果トランジスタのゲート電極と第１サイリスタ
の第１Ｎ型半導体との間には、第２Ｎ型半導体に第３Ｐ
型半導体を拡散して形成された第１ダイオードが形成さ
れ、第２電界効果トランジスタと第２サイリスタとに対
しても同様に第２ダイオードが形成され、前記各ダイオ
ードに対して並列に抵抗素子を接続する。したがって、
抵抗素子が各ダイオードに対して並列に接続されている
ので、各ダイオードからの漏れ電流が増加し、電界効果
トランジスタの動作タイミングが早まり半導体装置にお
いて確実にゼロクロス動作を行うことができる。
【００２０】
【実施例】図１は、本発明の第１実施例であるトライア
ック３１を構成するサイリスタ３２の断面図であり、図
２はトライアック３１の等価回路図である。トライアッ
ク３１は、２つのサイリスタ３２，３２ａを逆並列接続
した構造となっている。サイリスタ３２，３２ａは、そ
れぞれ４層の半導体領域によって形成され、第１Ｐ型領
域、第１Ｎ型領域、第２Ｐ型領域、第２Ｎ型領域となる
ように順番に接合され、第１Ｐ型領域にアノード電極、
第２Ｎ型領域にカソード電極、第２Ｐ型領域にゲート電
極が設けられる。トライアック３１は、サイリスタ３
２，３２ａの各ゲート電極が共通に接続され、サイリス
タ３２の第１Ｐ型領域とサイリスタ３２ａの第２Ｎ型領
域とが接続され、サイリスタ３２の第１Ｎ型領域とサイ
リスタ３２ａの第２Ｐ型領域とが接続され、サイリスタ
３２の第２Ｐ型領域とサイリスタ３２ａの第１Ｎ型領域
とが接続され、サイリスタ３２の第２Ｎ型領域とサイリ
スタ３２ａの第１Ｐ型領域とが接続される構造である。
トライアック３１は、光駆動型のトライアックであるの
でゲート端子は省略されており、ゲート領域部分に対す
る光入力によってトライアック３１がトリガされる。な
お、サイリスタ３２，３２ａに対して共通に設けられる
単一のゲート端子からの信号入力によってトライアック
３１がトリガされてもよい。
ック３１を構成するサイリスタ３２の断面図であり、図
２はトライアック３１の等価回路図である。トライアッ
ク３１は、２つのサイリスタ３２，３２ａを逆並列接続
した構造となっている。サイリスタ３２，３２ａは、そ
れぞれ４層の半導体領域によって形成され、第１Ｐ型領
域、第１Ｎ型領域、第２Ｐ型領域、第２Ｎ型領域となる
ように順番に接合され、第１Ｐ型領域にアノード電極、
第２Ｎ型領域にカソード電極、第２Ｐ型領域にゲート電
極が設けられる。トライアック３１は、サイリスタ３
２，３２ａの各ゲート電極が共通に接続され、サイリス
タ３２の第１Ｐ型領域とサイリスタ３２ａの第２Ｎ型領
域とが接続され、サイリスタ３２の第１Ｎ型領域とサイ
リスタ３２ａの第２Ｐ型領域とが接続され、サイリスタ
３２の第２Ｐ型領域とサイリスタ３２ａの第１Ｎ型領域
とが接続され、サイリスタ３２の第２Ｎ型領域とサイリ
スタ３２ａの第１Ｐ型領域とが接続される構造である。
トライアック３１は、光駆動型のトライアックであるの
でゲート端子は省略されており、ゲート領域部分に対す
る光入力によってトライアック３１がトリガされる。な
お、サイリスタ３２，３２ａに対して共通に設けられる
単一のゲート端子からの信号入力によってトライアック
３１がトリガされてもよい。
【００２１】図２を参照すると、サイリスタ３２は、端
子３３と端子３４とを備え、サイリスタ部分４６と、Ｍ
ＯＳＦＥＴ３９と、ショットキーダイオード４０と、ダ
イオード部分４１とを含んで形成され、サイリスタ部分
４６はトランジスタ３６，３７および負荷抵抗３８によ
って形成される。トランジスタ３６はＰＮＰ型のトラン
ジスタであり、トランジスタ３７はＮＰＮ型のトランジ
スタである。なお、サイリスタ３２ａはサイリスタ３２
と同一の構成であるので、図２において参照符に添字
「ａ」を付し、説明は省略する。
子３３と端子３４とを備え、サイリスタ部分４６と、Ｍ
ＯＳＦＥＴ３９と、ショットキーダイオード４０と、ダ
イオード部分４１とを含んで形成され、サイリスタ部分
４６はトランジスタ３６，３７および負荷抵抗３８によ
って形成される。トランジスタ３６はＰＮＰ型のトラン
ジスタであり、トランジスタ３７はＮＰＮ型のトランジ
スタである。なお、サイリスタ３２ａはサイリスタ３２
と同一の構成であるので、図２において参照符に添字
「ａ」を付し、説明は省略する。
【００２２】サイリスタ部分４６は、トランジスタ３６
のベースＢとトランジスタ３７のコレクタＣとを接続
し、トランジスタ３６のコレクタＣとトランジスタ３７
のベースＢとを接続し、トランジスタ３７のベースＢ−
エミッタＥ間に負荷抵抗３８を接続して形成される。ト
ランジスタ３７のエミッタＥは端子３３に接続され、ト
ランジスタ３７のエミッタＥは端子３４に接続される。
のベースＢとトランジスタ３７のコレクタＣとを接続
し、トランジスタ３６のコレクタＣとトランジスタ３７
のベースＢとを接続し、トランジスタ３７のベースＢ−
エミッタＥ間に負荷抵抗３８を接続して形成される。ト
ランジスタ３７のエミッタＥは端子３３に接続され、ト
ランジスタ３７のエミッタＥは端子３４に接続される。
【００２３】サイリスタ部分４６は、端子３３に−電
圧、端子３４に＋電圧を印加したときには遮断状態にな
り電流は流れない。端子３３に＋電圧、端子３４に−電
圧を印加し、トランジスタ３７のベースＢに電流を流す
ことによってサイリスタ部分４６に電流が流れる。トラ
ンジスタ３７のベース電流によってトランジスタ３７が
導通し、コレクタＣ−エミッタＥ間に電流が流れ、トラ
ンジスタ３６のエミッタＥ−ベースＢ間の電流が流れて
トランジスタ３６が導通し、トランジスタ３６のエミッ
タＥ−コレクタＣ間に電流が流れる。トランジスタ３６
のコレクタＣがトランジスタ３７のベースＢに接続され
ているので、トランジスタ３６のエミッタＥ−コレクタ
Ｃ間の電流がトランジスタ３７のベースＢに入力され
る。負荷抵抗３８によってトランジスタ３７のベースＢ
に入力される電流が減少し、サイリスタ部分４６の感度
が低減される。すなわち、トランジスタ３７のエミッタ
Ｅ−ベースＢ間を分路することによってサイリスタ部分
が雑音信号などによって誤って動作するのを防止してい
る。
圧、端子３４に＋電圧を印加したときには遮断状態にな
り電流は流れない。端子３３に＋電圧、端子３４に−電
圧を印加し、トランジスタ３７のベースＢに電流を流す
ことによってサイリスタ部分４６に電流が流れる。トラ
ンジスタ３７のベース電流によってトランジスタ３７が
導通し、コレクタＣ−エミッタＥ間に電流が流れ、トラ
ンジスタ３６のエミッタＥ−ベースＢ間の電流が流れて
トランジスタ３６が導通し、トランジスタ３６のエミッ
タＥ−コレクタＣ間に電流が流れる。トランジスタ３６
のコレクタＣがトランジスタ３７のベースＢに接続され
ているので、トランジスタ３６のエミッタＥ−コレクタ
Ｃ間の電流がトランジスタ３７のベースＢに入力され
る。負荷抵抗３８によってトランジスタ３７のベースＢ
に入力される電流が減少し、サイリスタ部分４６の感度
が低減される。すなわち、トランジスタ３７のエミッタ
Ｅ−ベースＢ間を分路することによってサイリスタ部分
が雑音信号などによって誤って動作するのを防止してい
る。
【００２４】負荷抵抗３８と並列となるように、トラン
ジスタ３７のベースＢとＭＯＳＦＥＴ３９のドレインＤ
とを接続し、トランジスタ３７のエミッタＥとＭＯＳＦ
ＥＴ３９のソースＳとを接続する。ショットキーダイオ
ード４０は、アノードＡがＭＯＳＦＥＴ３９のソースＳ
と、カソードＫがＭＯＳＦＥＴ３９のゲートＧと接続す
るように形成される。さらにＭＯＳＦＥＴ３９のゲート
Ｇにはダイオード部分４１のアノードＡが接続され、ダ
イオード部分４１のカソードＫはトランジスタ３７のコ
レクタＣに接続される。ダイオード部分４１からの漏れ
電流を示すために、抵抗４２がダイオード部分４１と並
列に接続される。
ジスタ３７のベースＢとＭＯＳＦＥＴ３９のドレインＤ
とを接続し、トランジスタ３７のエミッタＥとＭＯＳＦ
ＥＴ３９のソースＳとを接続する。ショットキーダイオ
ード４０は、アノードＡがＭＯＳＦＥＴ３９のソースＳ
と、カソードＫがＭＯＳＦＥＴ３９のゲートＧと接続す
るように形成される。さらにＭＯＳＦＥＴ３９のゲート
Ｇにはダイオード部分４１のアノードＡが接続され、ダ
イオード部分４１のカソードＫはトランジスタ３７のコ
レクタＣに接続される。ダイオード部分４１からの漏れ
電流を示すために、抵抗４２がダイオード部分４１と並
列に接続される。
【００２５】ＭＯＳＦＥＴ３９は、端子３３，３４を介
して印加される交流電圧のゼロクロスポイント近傍にお
いてトライアック３１がトリガすることができるように
設けられており、ＭＯＳＦＥＴ３９が導通することによ
ってサイリスタ３２の感度を低減させ、サイリスタ３２
が導通することを制限することができる。ＭＯＳＦＥＴ
３９の閾値電圧は、ゲート電極の酸化膜の厚さによって
定められるので、ゼロクロスポイント近傍のみでトリガ
するために酸化膜の厚さを薄く形成し、閾値電圧を下げ
ている。
して印加される交流電圧のゼロクロスポイント近傍にお
いてトライアック３１がトリガすることができるように
設けられており、ＭＯＳＦＥＴ３９が導通することによ
ってサイリスタ３２の感度を低減させ、サイリスタ３２
が導通することを制限することができる。ＭＯＳＦＥＴ
３９の閾値電圧は、ゲート電極の酸化膜の厚さによって
定められるので、ゼロクロスポイント近傍のみでトリガ
するために酸化膜の厚さを薄く形成し、閾値電圧を下げ
ている。
【００２６】図１に示すサイリスタ３２を形成した半導
体基板の断面図において、サイリスタ部分４６とＭＯＳ
ＦＥＴ３９とダイオード部分４１とが示される。サイリ
スタ部分４６としては、Ｎ- 型基板５３の一方表面５３
ａ側からサイリスタ３２におけるアノード部分となるＰ
+型拡散領域５４とゲート部分となるＰ+型拡散領域５５
とを形成し、Ｐ+ 型拡散領域５５にサイリスタ３２にお
けるカソード部分となるＮ+型拡散領域５６を形成す
る。トライアック３１においては、ゲート部分となるＰ
+型拡散領域５５に図示しない発光ダイオードによって
光入射を行うことによってトリガしている。
体基板の断面図において、サイリスタ部分４６とＭＯＳ
ＦＥＴ３９とダイオード部分４１とが示される。サイリ
スタ部分４６としては、Ｎ- 型基板５３の一方表面５３
ａ側からサイリスタ３２におけるアノード部分となるＰ
+型拡散領域５４とゲート部分となるＰ+型拡散領域５５
とを形成し、Ｐ+ 型拡散領域５５にサイリスタ３２にお
けるカソード部分となるＮ+型拡散領域５６を形成す
る。トライアック３１においては、ゲート部分となるＰ
+型拡散領域５５に図示しない発光ダイオードによって
光入射を行うことによってトリガしている。
【００２７】各領域が形成されたＮ-型基板５３の一方
表面５３ａに酸化膜６１を形成し、他方表面５３ｂには
酸化膜６２を形成する。酸化膜６１の表面の予め定める
領域である酸化膜６１ａに、酸素ドープ半絶縁性ポリシ
リコンから成るパッシベーション膜６６を形成する。酸
化膜６１の所定の領域を削除して、Ｐ+ 型拡散領域５４
に接触するようにアルミニウムなどによってアノード電
極６７を形成し、同様にＮ+ 型拡散領域５６に接触する
ようにカソード電極６８を形成し、Ｐ+ 型拡散領域５５
に接触するように電極６９を形成する。アノード電極６
７はアルミニウムなどから成る信号線を介して端子３３
と接続され、同様にカソード電極６８は端子３４と接続
される。また、アノード電極６７とカソード電極６８と
はパッシベーション膜６６を介して接続される。
表面５３ａに酸化膜６１を形成し、他方表面５３ｂには
酸化膜６２を形成する。酸化膜６１の表面の予め定める
領域である酸化膜６１ａに、酸素ドープ半絶縁性ポリシ
リコンから成るパッシベーション膜６６を形成する。酸
化膜６１の所定の領域を削除して、Ｐ+ 型拡散領域５４
に接触するようにアルミニウムなどによってアノード電
極６７を形成し、同様にＮ+ 型拡散領域５６に接触する
ようにカソード電極６８を形成し、Ｐ+ 型拡散領域５５
に接触するように電極６９を形成する。アノード電極６
７はアルミニウムなどから成る信号線を介して端子３３
と接続され、同様にカソード電極６８は端子３４と接続
される。また、アノード電極６７とカソード電極６８と
はパッシベーション膜６６を介して接続される。
【００２８】Ｎ- 型基板５３において、サイリスタ部分
４６を形成した領域と所定の間隔をあけてＭＯＳＦＥＴ
３９が形成される。ＭＯＳＦＥＴ３９としては、Ｎ- 型
基板５３の一方表面５３ａ側からＰ-型ウェル５７を形
成し、Ｐ-型ウェル５７を取囲むようにＰ+型拡散領域５
８ａ，５８ｂを形成する。Ｐ-型ウェル５７において所
定の間隔をあけてＭＯＳＦＥＴ３９のソースもしくはド
レイン領域となるＮ+ 型拡散領域５９ａ，５９ｂを形成
する。
４６を形成した領域と所定の間隔をあけてＭＯＳＦＥＴ
３９が形成される。ＭＯＳＦＥＴ３９としては、Ｎ- 型
基板５３の一方表面５３ａ側からＰ-型ウェル５７を形
成し、Ｐ-型ウェル５７を取囲むようにＰ+型拡散領域５
８ａ，５８ｂを形成する。Ｐ-型ウェル５７において所
定の間隔をあけてＭＯＳＦＥＴ３９のソースもしくはド
レイン領域となるＮ+ 型拡散領域５９ａ，５９ｂを形成
する。
【００２９】各領域が形成されたＮ- 型基板５３の一方
表面５３ａに酸化膜６１を形成し、他方表面５３ｂに酸
化膜６２を形成する。酸化膜６１の所定の領域を削除
し、Ｎ+ 型拡散領域５９ａに接触するようにアルミニウ
ムなどによってドレイン電極７２を形成し、同様にＮ+
型拡散領域５９ｂに接触するようにソース電極７３を形
成し、Ｐ+ 型拡散領域５８ｂに接触するように電極２４
を形成する。ドレイン電極７２とソース電極７３との間
に存在する酸化膜１１ｂ上にアルミニウムなどによって
ゲート電極７１を形成する。アルミニウムなどから成る
信号線によって、ドレイン電極７２は電極６９と接続さ
れ、ソース電極７３はカソード電極６８と接続され、電
極７４はアノード電極６９と接続され、ゲート電極７１
は後述する電極７８と接続される。
表面５３ａに酸化膜６１を形成し、他方表面５３ｂに酸
化膜６２を形成する。酸化膜６１の所定の領域を削除
し、Ｎ+ 型拡散領域５９ａに接触するようにアルミニウ
ムなどによってドレイン電極７２を形成し、同様にＮ+
型拡散領域５９ｂに接触するようにソース電極７３を形
成し、Ｐ+ 型拡散領域５８ｂに接触するように電極２４
を形成する。ドレイン電極７２とソース電極７３との間
に存在する酸化膜１１ｂ上にアルミニウムなどによって
ゲート電極７１を形成する。アルミニウムなどから成る
信号線によって、ドレイン電極７２は電極６９と接続さ
れ、ソース電極７３はカソード電極６８と接続され、電
極７４はアノード電極６９と接続され、ゲート電極７１
は後述する電極７８と接続される。
【００３０】Ｎ-型基板５３の一方表面５３ａ側からＰ+
型拡散領域７６を形成し、ダイオード部分４１を形成す
る。Ｎ-型基板５３の一方表面５３ａにおいてＮ-型基板
５３とＰ+ 型拡散領域７６とに共通に接するように、酸
素ドープ半絶縁性ポリシリコンから成る導電膜７７ａ，
７７ｂを形成する。Ｐ+ 型拡散領域７６に接触し、導電
膜７７ａ，７７ｂに接触しないようにアルミニウムなど
によって電極７８が形成される。導電膜７７ａ，７７ｂ
は、Ｐ+ 型拡散領域７６の接合漏れ電流が１．０×１０
-8Ａ以上となるように、ドープする酸素濃度を１０〜３
０％に制御して形成する。導電膜７７ａ，７７ｂを含む
酸素ドープ半絶縁性ポリシリコン膜は、ＣＶＤ(Chemica
l Vapor Deposition）法によって式（１）に示す反応を
行って形成される。
型拡散領域７６を形成し、ダイオード部分４１を形成す
る。Ｎ-型基板５３の一方表面５３ａにおいてＮ-型基板
５３とＰ+ 型拡散領域７６とに共通に接するように、酸
素ドープ半絶縁性ポリシリコンから成る導電膜７７ａ，
７７ｂを形成する。Ｐ+ 型拡散領域７６に接触し、導電
膜７７ａ，７７ｂに接触しないようにアルミニウムなど
によって電極７８が形成される。導電膜７７ａ，７７ｂ
は、Ｐ+ 型拡散領域７６の接合漏れ電流が１．０×１０
-8Ａ以上となるように、ドープする酸素濃度を１０〜３
０％に制御して形成する。導電膜７７ａ，７７ｂを含む
酸素ドープ半絶縁性ポリシリコン膜は、ＣＶＤ(Chemica
l Vapor Deposition）法によって式（１）に示す反応を
行って形成される。
【００３１】 ＳｉＨ4 ＋ Ｎ2 Ｏ → ＳｉxＯy …（１） 式（１）の反応によって酸素ドープ半絶縁性ポリシリコ
ンによる膜を形成する際、Ｎ2 Ｏガス流量を制御するこ
とによって酸素ドープ半絶縁性ポリシリコンによる膜に
含まれる酸素の濃度を制御することができる。
ンによる膜を形成する際、Ｎ2 Ｏガス流量を制御するこ
とによって酸素ドープ半絶縁性ポリシリコンによる膜に
含まれる酸素の濃度を制御することができる。
【００３２】図３は、酸素ドープ半絶縁性ポリシリコン
における酸素濃度と接合漏れ電流の関係を示すグラフで
ある。トライアック３１において、ゼロクロス動作に必
要な漏れ電流量は１０-8Ａ程度である。図３に示すグラ
フにおいては、酸素濃度が０％であるとき接合漏れ電流
値が最高となり、酸素濃度が増加するに従って接合漏れ
電流値が低下するが、膜形成を行う際の膜厚および抵抗
率の制御のためドープされる酸素濃度は１０〜３０％の
間で定められる。膜中の酸素濃度を１０〜３０％にする
ためには、Ｎ2Ｏガスの流量比を１５〜２５％に制御す
る。
における酸素濃度と接合漏れ電流の関係を示すグラフで
ある。トライアック３１において、ゼロクロス動作に必
要な漏れ電流量は１０-8Ａ程度である。図３に示すグラ
フにおいては、酸素濃度が０％であるとき接合漏れ電流
値が最高となり、酸素濃度が増加するに従って接合漏れ
電流値が低下するが、膜形成を行う際の膜厚および抵抗
率の制御のためドープされる酸素濃度は１０〜３０％の
間で定められる。膜中の酸素濃度を１０〜３０％にする
ためには、Ｎ2Ｏガスの流量比を１５〜２５％に制御す
る。
【００３３】以上のように本実施例によれば、ダイオー
ド部分４１におけるＮ- 型基板５３とＰ+ 型拡散領域７
６とのＰＮ接合表面に導電膜７７ａ，７７ｂを形成して
いるので、ダイオード部分４１からの漏れ電流が増加
し、ＭＯＳＦＥＴ３９の動作タイミングが早くなり、確
実なゼロクロス動作を行うことができる。また、ダイオ
ード部分４１からの漏れ電流を増加させるために形成さ
れる導電膜７７ａ，７７ｂはサイリスタ部分４６のパッ
シベーション膜６６と同一の酸素ドープ半絶縁性ポリシ
リコンによって形成されているため同一工程において作
成することができ、工程数の増加を抑えることができ
る。
ド部分４１におけるＮ- 型基板５３とＰ+ 型拡散領域７
６とのＰＮ接合表面に導電膜７７ａ，７７ｂを形成して
いるので、ダイオード部分４１からの漏れ電流が増加
し、ＭＯＳＦＥＴ３９の動作タイミングが早くなり、確
実なゼロクロス動作を行うことができる。また、ダイオ
ード部分４１からの漏れ電流を増加させるために形成さ
れる導電膜７７ａ，７７ｂはサイリスタ部分４６のパッ
シベーション膜６６と同一の酸素ドープ半絶縁性ポリシ
リコンによって形成されているため同一工程において作
成することができ、工程数の増加を抑えることができ
る。
【００３４】図３は、本発明の第２実施例であるトライ
アック８１を構成するサイリスタ８２の断面図である。
トライアック８１は、サイリスタ８２を逆並列接続した
構造となっている。トライアック８１の等価回路は、図
２に示すトライアック３１の等価回路と同一であるので
説明は省略する。また、サイリスタ３２と同一の構成要
素には同一の参照符を付して説明を省略する。
アック８１を構成するサイリスタ８２の断面図である。
トライアック８１は、サイリスタ８２を逆並列接続した
構造となっている。トライアック８１の等価回路は、図
２に示すトライアック３１の等価回路と同一であるので
説明は省略する。また、サイリスタ３２と同一の構成要
素には同一の参照符を付して説明を省略する。
【００３５】本実施例の特徴は、サイリスタ３２におけ
るダイオード部４１の代わりにダイオード部８４が形成
されていることである。ダイオード部８４は、Ｎ- 型基
板５３にＰ+型拡散領域８６を拡散させて形成し、Ｎ-型
基板５３とＰ+ 型拡散領域８６とのＰＮ接合表面部に、
たとえば金、白金などの比重が５．０または４．０以上
の重金属を拡散させた重金属拡散領域８７ａ，８７ｂを
形成する。重金属拡散層８７ａ，８７ｂを形成する際、
たとえば金を拡散源として用いると、処理温度９５０℃
で５０分間拡散を行うことによって１０-7Ａの漏れ電流
を得ることができる。各領域が形成されたＮ- 型基板５
３の一方表面５３ａに、酸化膜６１を形成する。Ｐ+ 型
拡散領域８６と、重金属拡散層８７ａ，８７ｂとに接触
するように酸化膜６１を削除し、アルミニウムなどによ
って電極８８を形成する。電極８８は、アルミニウムな
どから成る信号線によってゲート電極７１と接続され
る。
るダイオード部４１の代わりにダイオード部８４が形成
されていることである。ダイオード部８４は、Ｎ- 型基
板５３にＰ+型拡散領域８６を拡散させて形成し、Ｎ-型
基板５３とＰ+ 型拡散領域８６とのＰＮ接合表面部に、
たとえば金、白金などの比重が５．０または４．０以上
の重金属を拡散させた重金属拡散領域８７ａ，８７ｂを
形成する。重金属拡散層８７ａ，８７ｂを形成する際、
たとえば金を拡散源として用いると、処理温度９５０℃
で５０分間拡散を行うことによって１０-7Ａの漏れ電流
を得ることができる。各領域が形成されたＮ- 型基板５
３の一方表面５３ａに、酸化膜６１を形成する。Ｐ+ 型
拡散領域８６と、重金属拡散層８７ａ，８７ｂとに接触
するように酸化膜６１を削除し、アルミニウムなどによ
って電極８８を形成する。電極８８は、アルミニウムな
どから成る信号線によってゲート電極７１と接続され
る。
【００３６】上述のように構成されたサイリスタ８２で
は、重金属拡散層８７ａ，８７ｂにおける各重金属原子
が再結合中心として作用するので、Ｐ+型拡散領域８６
とＮ-型基板５３とから流入するそれぞれのキャリアに
よる再結合が促進され、再結合電流が増大し、ダイオー
ド部分８４からの漏れ電流が増加する。そのため、ＭＯ
ＳＦＥＴ３９のゲート電圧ＶＧの増加が促進される。
は、重金属拡散層８７ａ，８７ｂにおける各重金属原子
が再結合中心として作用するので、Ｐ+型拡散領域８６
とＮ-型基板５３とから流入するそれぞれのキャリアに
よる再結合が促進され、再結合電流が増大し、ダイオー
ド部分８４からの漏れ電流が増加する。そのため、ＭＯ
ＳＦＥＴ３９のゲート電圧ＶＧの増加が促進される。
【００３７】以上のように本実施例によれば、Ｎ-型基
板５３とＰ+型拡散領域８６とによって形成されるダイ
オード部分８４のＰＮ接合表面部に形成される重金属拡
散領域８７ａ，８７ｂにおける各重金属原子が再結合中
心として作用し、当該ＰＮ接合部からの漏れ電流が増大
するので、ＭＯＳＦＥＴ３９のゲート電圧ＶＧの増加が
促進され、確実なゼロクロス動作を行うことができる。
また、重金属拡散層８７ａ，８７ｂを形成する際、拡散
源とする物質を変更することによって当該領域における
抵抗値を制御することができる。
板５３とＰ+型拡散領域８６とによって形成されるダイ
オード部分８４のＰＮ接合表面部に形成される重金属拡
散領域８７ａ，８７ｂにおける各重金属原子が再結合中
心として作用し、当該ＰＮ接合部からの漏れ電流が増大
するので、ＭＯＳＦＥＴ３９のゲート電圧ＶＧの増加が
促進され、確実なゼロクロス動作を行うことができる。
また、重金属拡散層８７ａ，８７ｂを形成する際、拡散
源とする物質を変更することによって当該領域における
抵抗値を制御することができる。
【００３８】図４は、本発明の第３実施例であるトライ
アック９１を構成するサイリスタ９２の断面図である。
トライアック９１は、サイリスタ９２を逆並列接続した
構造となっている。トライアック９１の等価回路は、図
２に示すトライアック３１の等価回路と同一であるので
説明は省略する。また、サイリスタ３２と同一の構成要
素には同一の参照符を付して説明を省略する。
アック９１を構成するサイリスタ９２の断面図である。
トライアック９１は、サイリスタ９２を逆並列接続した
構造となっている。トライアック９１の等価回路は、図
２に示すトライアック３１の等価回路と同一であるので
説明は省略する。また、サイリスタ３２と同一の構成要
素には同一の参照符を付して説明を省略する。
【００３９】本実施例の特徴は、サイリスタ３２におけ
るダイオード部分４１の代わりにダイオード部分９４を
形成することである。Ｎ-型基板５３にＰ+型拡散領域９
６を形成し、Ｎ- 型基板５３の一方表面５３ａに酸化膜
６１を形成する。酸化膜６１の所定の領域を削除し、酸
化膜部分６１ｃ上に酸素ドープ半絶縁性ポリシリコンか
ら成る抵抗膜９７を形成する。抵抗膜９７は、パッシベ
ーション膜６６と同時に形成される。Ｐ+ 型拡散領域９
６に接触し、また互いに接触しないように酸化膜部分６
１ｄを挟んでアルミニウムなどによって電極９８ａ，９
８ｂを形成する。電極９８ｂは、前記抵抗膜９７の一端
と接触し、電極９８ａはアルミニウムなどから成る信号
線によってゲート電極７１と接続される。抵抗膜９７の
他端には、Ｎ-型基板５３に接触するように形成される
電極９９が接続される。
るダイオード部分４１の代わりにダイオード部分９４を
形成することである。Ｎ-型基板５３にＰ+型拡散領域９
６を形成し、Ｎ- 型基板５３の一方表面５３ａに酸化膜
６１を形成する。酸化膜６１の所定の領域を削除し、酸
化膜部分６１ｃ上に酸素ドープ半絶縁性ポリシリコンか
ら成る抵抗膜９７を形成する。抵抗膜９７は、パッシベ
ーション膜６６と同時に形成される。Ｐ+ 型拡散領域９
６に接触し、また互いに接触しないように酸化膜部分６
１ｄを挟んでアルミニウムなどによって電極９８ａ，９
８ｂを形成する。電極９８ｂは、前記抵抗膜９７の一端
と接触し、電極９８ａはアルミニウムなどから成る信号
線によってゲート電極７１と接続される。抵抗膜９７の
他端には、Ｎ-型基板５３に接触するように形成される
電極９９が接続される。
【００４０】上述のように構成されたサイリスタ９２で
は、Ｎ-型基板５３とＰ+型拡散領域９６とによって形成
されるＰＮ接合部に対して抵抗膜９７を並列に設けてい
るので、図２においてダイオード部分４１と並列に接続
されている抵抗４２の抵抗値が小さくなり、ＰＮ接合部
からの漏れ電流が増加することになる。そのために、Ｍ
ＯＳＦＥＴ３９のゲート電圧ＶＧの増加が促進される。
は、Ｎ-型基板５３とＰ+型拡散領域９６とによって形成
されるＰＮ接合部に対して抵抗膜９７を並列に設けてい
るので、図２においてダイオード部分４１と並列に接続
されている抵抗４２の抵抗値が小さくなり、ＰＮ接合部
からの漏れ電流が増加することになる。そのために、Ｍ
ＯＳＦＥＴ３９のゲート電圧ＶＧの増加が促進される。
【００４１】以上のように本実施例によれば、Ｎ-型基
板５３とＰ+型拡散領域９６とによって形成されるＰＮ
接合部に対して、抵抗膜９７を並列に設けることによっ
てダイオード部分９４からの漏れ電流を増加させている
ので、ゲート電圧ＶＧの増加が促進され確実なゼロクロ
ス動作を行うことができる。また、抵抗膜９７はサイリ
スタ部分４６のパッシベーション膜６６と同じ酸素ドー
プ半絶縁性ポリシリコンによって形成されるために、同
一工程によって形成することができ、工程数の増加を抑
えることができる。また、パッシベーション膜６６と抵
抗膜９７とを同時に形成した後に、抵抗膜９７にリンな
どの不純物をドープすることによって任意の抵抗率をも
つ抵抗膜９７を形成することができる。
板５３とＰ+型拡散領域９６とによって形成されるＰＮ
接合部に対して、抵抗膜９７を並列に設けることによっ
てダイオード部分９４からの漏れ電流を増加させている
ので、ゲート電圧ＶＧの増加が促進され確実なゼロクロ
ス動作を行うことができる。また、抵抗膜９７はサイリ
スタ部分４６のパッシベーション膜６６と同じ酸素ドー
プ半絶縁性ポリシリコンによって形成されるために、同
一工程によって形成することができ、工程数の増加を抑
えることができる。また、パッシベーション膜６６と抵
抗膜９７とを同時に形成した後に、抵抗膜９７にリンな
どの不純物をドープすることによって任意の抵抗率をも
つ抵抗膜９７を形成することができる。
【００４２】
【発明の効果】以上のように本発明によれば、逆並列接
続された第１サイリスタと第２サイリスタとに設けられ
る第１および第２ダイオードのＰＮ接合表面に抵抗膜を
形成しているので、各ダイオードからの漏れ電流が増加
し、当該漏れ電流によって充電される電界効果トランジ
スタのゲート電極への充電時間が短縮され、電界効果ト
ランジスタの動作タイミングが早くなり、確実なゼロク
ロス動作を行うことができる。また、漏れ電流の増加に
よって第３Ｐ型半導体の形成領域を小さくすることがで
きるので、半導体装置のサイズを小さく形成することが
できる。
続された第１サイリスタと第２サイリスタとに設けられ
る第１および第２ダイオードのＰＮ接合表面に抵抗膜を
形成しているので、各ダイオードからの漏れ電流が増加
し、当該漏れ電流によって充電される電界効果トランジ
スタのゲート電極への充電時間が短縮され、電界効果ト
ランジスタの動作タイミングが早くなり、確実なゼロク
ロス動作を行うことができる。また、漏れ電流の増加に
よって第３Ｐ型半導体の形成領域を小さくすることがで
きるので、半導体装置のサイズを小さく形成することが
できる。
【００４３】また本発明によれば、逆並列接続された第
１サイリスタと第２サイリスタとに設けられる第１およ
び第２ダイオードのＰＮ接合表面から重金属による拡散
層を形成しているので、拡散層に含まれる重金属原子が
再結合中心として作用し、各ダイオードからの漏れ電流
が増加し、電界効果トランジスタのゲート電極への充電
時間が短縮されることによって確実なゼロクロス動作を
行うことができる。また、漏れ電流の増加によって第３
Ｐ型半導体の形成領域を小さくすることができるので、
半導体装置のサイズを小さく形成することができる。
１サイリスタと第２サイリスタとに設けられる第１およ
び第２ダイオードのＰＮ接合表面から重金属による拡散
層を形成しているので、拡散層に含まれる重金属原子が
再結合中心として作用し、各ダイオードからの漏れ電流
が増加し、電界効果トランジスタのゲート電極への充電
時間が短縮されることによって確実なゼロクロス動作を
行うことができる。また、漏れ電流の増加によって第３
Ｐ型半導体の形成領域を小さくすることができるので、
半導体装置のサイズを小さく形成することができる。
【００４４】さらに本発明によれば、逆並列接続された
第１サイリスタと第２サイリスタとに設けられる第１お
よび第２ダイオードに対して並列に抵抗素子を接続して
いるので、各ダイオードからの漏れ電流が増加し、当該
漏れ電流によって充電される電界効果トランジスタのゲ
ート電極への充電時間が短縮され、確実なゼロクロス動
作を行うことができる。また、漏れ電流の増加によって
第３Ｐ型半導体の形成領域を小さくすることができるの
で、半導体装置のサイズを小さく形成することができ
る。
第１サイリスタと第２サイリスタとに設けられる第１お
よび第２ダイオードに対して並列に抵抗素子を接続して
いるので、各ダイオードからの漏れ電流が増加し、当該
漏れ電流によって充電される電界効果トランジスタのゲ
ート電極への充電時間が短縮され、確実なゼロクロス動
作を行うことができる。また、漏れ電流の増加によって
第３Ｐ型半導体の形成領域を小さくすることができるの
で、半導体装置のサイズを小さく形成することができ
る。
【図１】本発明の第１実施例であるトライアック３１を
構成するサイリスタ３２の断面図である。
構成するサイリスタ３２の断面図である。
【図２】トライアック３１，８１，９１の等価回路図で
ある。
ある。
【図３】導電膜７７ａ，７７ｂにおける酸素濃度と接合
漏れ電流の関係を示すグラフである。
漏れ電流の関係を示すグラフである。
【図４】本発明の第２実施例であるトライアック８１を
構成するサイリスタ８２の断面図である。
構成するサイリスタ８２の断面図である。
【図５】本発明の第３実施例であるトライアック９１を
構成するサイリスタ９２の断面図である。
構成するサイリスタ９２の断面図である。
【図６】典型的な従来例であるトライアック１を構成す
るサイリスタ２の断面図である。
るサイリスタ２の断面図である。
【図７】サイリスタ２における各電圧の波形図である。
３１，８１，９１ トライアック ３２，８２，９２ サイリスタ ３３，３４ 端子 ３６，３７ トランジスタ ３８ 抵抗 ３９ ＭＯＳＦＥＴ ４１ ダイオード部分 ５３ Ｎ-型基板 ５４，５５ Ｐ+型拡散領域 ５６ Ｎ+型拡散領域 ５７ Ｐ-型拡散領域 ６１ 酸化膜 ６６ パッシベーション膜 ７１ ゲート電極 ７６ Ｐ+型拡散領域 ７７ａ，７７ｂ 導電膜 ７８ 電極 ９７ 抵抗膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 Ｈ０３Ｋ 17/13 Ｚ 9184−5Ｋ 17/567 17/78 Ｊ Ｈ０１Ｌ 29/74 Ｎ 9184−5Ｋ Ｈ０３Ｋ 17/56 Ｃ
Claims (3)
- 【請求項１】 第１Ｐ型半導体、第１Ｎ型半導体、第２
Ｐ型半導体、および第２Ｎ型半導体をこの順序で接合し
て構成され、アノード電極、カソード電極、およびゲー
ト電極を備える第１サイリスタと、 前記第１サイリスタに逆並列接続される第２サイリスタ
と、 第１サイリスタのゲート電極とカソード電極との間に接
続される第１電界効果トランジスタと、 第２サイリスタのゲート電極とカソード電極との間に接
続される第２電界効果トランジスタと、 第１電界効果トランジスタのゲート電極と第１サイリス
タの第１Ｎ型半導体との間に接続される第１ダイオード
と、 第２電界効果トランジスタのゲート電極と第２サイリス
タの第１Ｎ型半導体との間に接続される第２ダイオード
とを含み、 第１および第２ダイオードは、それぞれ第１Ｎ型半導体
に第３Ｐ型半導体を接合して形成され、接合部に接触さ
せて導電膜を形成したことを特徴とする半導体装置。 - 【請求項２】 第１Ｐ型半導体、第１Ｎ型半導体、第２
Ｐ型半導体、および第２Ｎ型半導体をこの順序で接合し
て構成され、アノード電極、カソード電極、およびゲー
ト電極を備える第１サイリスタと、 前記第１サイリスタに逆並列接続される第２サイリスタ
と、 第１サイリスタのゲート電極とカソード電極との間に接
続される第１電界効果トランジスタと、 第２サイリスタのゲート電極とカソード電極との間に接
続される第２電界効果トランジスタと、 第１電界効果トランジスタのゲート電極と第１サイリス
タの第１Ｎ型半導体との間に接続される第１ダイオード
と、 第２電界効果トランジスタのゲート電極と第２サイリス
タの第１Ｎ型半導体との間に接続される第２ダイオード
とを含み、 第１および第２ダイオードは、それぞれ第１Ｎ型半導体
に第３Ｐ型半導体を接合して形成され、接合部に重金属
から成る拡散層を形成したことを特徴とする半導体装
置。 - 【請求項３】 第１Ｐ型半導体、第１Ｎ型半導体、第２
Ｐ型半導体、および第２Ｎ型半導体をこの順序で接合し
て構成され、アノード電極、カソード電極、およびゲー
ト電極を備える第１サイリスタと、 前記第１サイリスタに逆並列接続される第２サイリスタ
と、 第１サイリスタのゲート電極とカソード電極との間に接
続される第１電界効果トランジスタと、 第２サイリスタのゲート電極とカソード電極との間に接
続される第２電界効果トランジスタと、 第１電界効果トランジスタのゲート電極と第１サイリス
タの第１Ｎ型半導体との間に接続される第１ダイオード
と、 第２電界効果トランジスタのゲート電極と第２サイリス
タの第１Ｎ型半導体との間に接続される第２ダイオード
とを含み、 第１および第２ダイオードは、それぞれ第１Ｎ型半導体
に第３Ｐ型半導体を接合して形成され、第１および第２
ダイオードに対して並列に抵抗素子を接続したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06326204A JP3130219B2 (ja) | 1994-12-27 | 1994-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06326204A JP3130219B2 (ja) | 1994-12-27 | 1994-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186248A true JPH08186248A (ja) | 1996-07-16 |
| JP3130219B2 JP3130219B2 (ja) | 2001-01-31 |
Family
ID=18185174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06326204A Expired - Fee Related JP3130219B2 (ja) | 1994-12-27 | 1994-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130219B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109360825A (zh) * | 2014-07-23 | 2019-02-19 | 意法半导体(图尔)公司 | 双向开关 |
-
1994
- 1994-12-27 JP JP06326204A patent/JP3130219B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109360825A (zh) * | 2014-07-23 | 2019-02-19 | 意法半导体(图尔)公司 | 双向开关 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130219B2 (ja) | 2001-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6713794B2 (en) | Lateral semiconductor device | |
| US5278443A (en) | Composite semiconductor device with Schottky and pn junctions | |
| CN101599508B (zh) | 半导体装置 | |
| JPH07202199A (ja) | 集積化構造の能動クランプ装置 | |
| JP3186405B2 (ja) | 横型ｍｏｓｆｅｔ | |
| US4935799A (en) | Composite semiconductor device | |
| US5635743A (en) | Semiconductor device having an increased withstand voltage against an inverse surge voltage | |
| US5442219A (en) | Semiconductor device for controlling electric power | |
| JPH023980A (ja) | 縦型電界効果トランジスタ | |
| JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
| US4969024A (en) | Metal-oxide-semiconductor device | |
| JPS6211017Y2 (ja) | ||
| JP3130219B2 (ja) | 半導体装置 | |
| JPH04280670A (ja) | スイッチ回路およびゲート電圧クランプ型半導体装置 | |
| JP3303648B2 (ja) | 半導体リレー | |
| JPS63137478A (ja) | 保護回路をもつ半導体装置の製造方法 | |
| JPH0291975A (ja) | 半導体装置 | |
| US5686857A (en) | Zero-crossing triac and method | |
| EP0921619A3 (en) | A power source circuit of a semiconductor integrated circuit | |
| JPH02206174A (ja) | ｐチャンネル絶縁ゲート型バイポーラトランジスタ | |
| JP3127254B2 (ja) | Ｓｏｉ型半導体装置 | |
| JPH0793560B2 (ja) | ラツチング機能を有する無接点リレ− | |
| JPS60177675A (ja) | 絶縁ゲ−ト半導体装置 | |
| JPS6091675A (ja) | 半導体装置 | |
| JPH01185971A (ja) | 絶縁ゲート型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |