JPH08185232A

JPH08185232A - シャントレギュレータ

Info

Publication number: JPH08185232A
Application number: JP6327221A
Authority: JP
Inventors: Michio Isoda; 道雄磯田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-12-28
Filing date: 1994-12-28
Publication date: 1996-07-16

Abstract

(57)【要約】【目的】フォトカプラ等が低いカソード電圧で駆動で
き、かつ端子を増加することなく、三端子で実現できる
こと。【構成】従来のリファレンス端子７０を内蔵し、前記リ
ファレンス端子７０の代りに、定電圧端子２６を設け、
前記定電圧端子２６の電圧を抵抗分割して内蔵のリファ
レンス端子７０に接続して、内部回路の電源供給を、定
電圧端子２６より供給している。またカソード端子７１
は、トランジスタ３のコレクタを接続し、アノード端子
７２は接地端子としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシャトレギュレータに関
し、特に三端子を備えたシャントレギュレータの回路に
関する。

【０００２】

【従来の技術】従来のシャントレギュレータの回路を示
す図１１を参照すると、このシャントレギュレータは、
リファレンス（ＲＥＦ）端子８５，高電位のカソード
（Ｃ）端子８４，低電位のアノード（Ａ）端子８６から
なる三つの外部端子を備え、これら各外部端子はパッケ
ージから外部へ導出されたいわゆる外部リードとなって
いる。

【０００３】このパッケージ内には、出力トランジスタ
３，誤差増幅器２，定電流源４，基準電圧回路１が内蔵
されている。カソード（Ｃ）端子８４とアノード（Ａ）
端子８６との間には、定電流源４と基準電圧回路１との
直列回路，トランジスタ３のコレクタとエミッタ，増幅
器２のバイアス電源端子がそれぞれ接続されている。基
準電圧回路１は、定電流源４によって定電流が印加され
て所定の定電圧を発生する回路であり、この定電圧は増
幅器２の反転入力に印加される。リファレンス端子８５
は、外部から比較される変動電圧が、印加される入力電
圧の端子であり、増幅器２の非反転入力に印加される。
増幅器２の出力は、トランジスタ３のベースに接続され
る。尚、基準電圧回路１で、定電圧を確保するため、カ
ソード（Ｃ）端子８４から直接電圧を入力する場合もあ
る。

【０００４】この回路において、定電流源４と基準電圧
回路１との共通接続点９４の電圧が、ＲＥＦ端子８５の
外部入力電圧よりも高い（低い）場合には、増幅器２の
出力レベルが低く（高く）なり、Ｃ端子に接続された外
部回路からより少なく（多く）電流を引き込むように作
用する。即ち、ＲＥＦ端子８５の電圧が高くなれば、Ｃ
端子８４に流す電流を増加させる必要のある自動制御系
回路に使用される。

【０００５】図１１に示したシャントレギュレータを固
定（非可変）設定の制御用に使用した一例を示す図１２
の回路図を参照すると、図１１のＣ端子８４に抵抗７の
一端が、ＲＥＦ端子８５に抵抗５，６の直列回路の共通
接続点が、Ａ端子８６には、抵抗５の一端がそれぞれ接
続され、さらに抵抗６の一端はＣ端子８４に接続されて
いる。ここで抵抗５，６は、ＲＥＦ端子８５にパッケー
ジ外から接続される抵抗である。また、増幅器２の電源
電圧及び固定電流源４の一端は、トランジスタ３のコレ
クタ電圧即ちＣ端子８４の電圧と共に変動する。

【０００６】一方、特開平６−８６５４４号公報のスイ
ッチング電源装置において、出力電圧を検出し、二次側
から一次側に帰還するフォトカプラを駆動する回路を示
す図１３を参照すると、トランス１０の二次側に誘起さ
れた交流電圧を整流ダイオード１１，１２で整流し、さ
らにチョークコイル１３とコンデンサ１４とで平滑し、
出力端子１５間に出力電圧Ｖ０を供給している。

【０００７】この出力電圧Ｖ０を、抵抗１６，１７で分
割し、これをシャントレギュレータ３００のＲＥＦ端子
に入力し、Ｃ端子にフォトカプラの発光ダイオード１８
を、出力端子１５より保護抵抗１９を通して、接続して
いる。前記フォトカプラのフォトトランジスタ２０は、
パルス幅制御回路２１のパルス幅制御端子に接続されて
いる。トランス１０の一次側には、スイッチング素子２
２となるパワートランジスタのコレクタが接続され、エ
ミッタには交流入力端子８８，８９のうち一方の端子８
９が接続される。パルス幅制御回路２１は、フォトトラ
ンジスタ２０を入力として、スイッチング素子２２のベ
ースを制御する。

【０００８】この回路の動作としては、出力電圧Ｖ０が
下ると仮定すると、抵抗１６，１７で分割したシャント
レギュレータ３００のＲＥＦ端子が内蔵の基準電圧の電
圧（例えば２．５Ｖ）より下り、カソード（Ｃ）とアノ
ード（Ａ）との間が非導通状態となり、フォトカプラの
発光ダイオード１８に電流が流れなくなり、このためフ
ォトダイオード２０も非導通となる。このとき、パルス
幅制御回路２１はスイッチング素子２２のオン期間が長
くなる様に動作する。一方、出力電圧Ｖ０が上昇する
と、逆方向に動作し、発光ダイオード１８に電流が流
れ、フォトダイオード２０が導通し、パルス幅制御回路
２１がスイッチング素子２２のオン期間を短かくする方
向に動作し、この結果二次側出力が低下し出力端子Ｖ０
の電圧が下る方向に働き、出力電圧Ｖ０が一定値を維持
する様に制御される。

【０００９】このようなスイッチング電源装置に、図１
１あるいは図１２のような構成のシャントレギュレータ
を用いた場合、内部回路の電源をカソード（Ｃ）端子か
ら供給する構成であるので、このシャントレギュレータ
が動作する下限電圧は、カソード（Ｃ）の最低動作電圧
であるリファレンス（ＲＥＦ）端子の動作電圧と同一で
あり、この値は２．５Ｖ動作が普通であり、低いもので
も１．２５Ｖ程度であった。この様なスイッチング電源
装置に対して、動作電圧の低い１．２５Ｖで動作可能な
シャントレギュレータを使っても、カソード（Ｃ）に接
続されたフォトカプラの発光ダイオード１８の順方向降
下電圧が、温度特性を含め約１．７Ｖであるため、装置
全体で動作可能な出力電圧Ｖｏｕｔは、Ｖｏｕｔ＞１．
２５Ｖ＋１．７Ｖ＝２．９５Ｖとなる。即ち、３Ｖ程度
までの出力電圧Ｖ０のスイッチング電源装置にしか、安
定に動作させることができなかった。

【００１０】近年、メモリ等の集積回路装置の低電源電
圧化が進み、３Ｖ以下の例えば２Ｖの安定化電源装置が
要求されている。しかし、出力電圧Ｖ０を２Ｖで動作さ
せる場合、フォトダイオードの発光ダイオード１８の順
方向降下電圧が約１．７Ｖあるため、カソード（Ｃ）の
電圧が０．３Ｖで動作する必要があり、従来のシャント
レギュレータを利用することができない。そこで、別の
負電圧源を設けて、アノード（Ａ）に負電圧を供給し
て、見かけ上のカソード（Ｃ）とアノード（Ａ）との間
の電位差を１．２５Ｖ以上とする回路を用いているが、
回路が複雑かつ部品点数も増加するという欠点があっ
た。

【００１１】この欠点を解決するため、カソード（Ｃ）
端子とは別に、電源供給端子Ｖ_CCを設け、定電流源に供
給する電流をこの端子ＶＣＣから得ており、この電源供
給端子Ｖ_CCには、図示しない電圧供給源から所定の駆動
電圧が供給されていると記載されている。

【００１２】

【発明が解決しようとする課題】図１１に示すシャント
レギュレータでは、制御により電圧変動するコレクタか
ら増幅器２の電源を得ているため、コレクタの電位が低
下した場合にはこの増幅器２が差動増幅機能を失い、誤
動作する心配があった。また、定電流源４及び基準電圧
回路１に対して、電圧変動するコレクタから電源電圧が
供給されているため、精度の高い基準電圧を確保できな
かった。さらに後述するように、ＲＥＦ端子８５には外
付けの抵抗が設けられていたため、増幅器２の温度特性
特に出力トランジスタ３の温度特性を補償しえないとい
う欠点もあった。

【００１３】図１２に示す回路において、カソード
（Ｃ）とアノード（Ａ）との間の電圧Ｖ_CA即ち端子８４
−８６間電圧は次の（１），（２）の関係式から、次の
（３）式が得られる。

【００１４】Ｖ_REF＝Ｉ５×Ｒ５……（１）Ｖ_CA−Ｖ_REF＝（Ｉ５＋Ｉ_REF）×Ｒ６……（２）Ｖ_CA＝Ｖ_REF×（１＋Ｒ６／Ｒ５）＋Ｉ_REF×Ｒ６……（３）ここで、Ｖ_REFはＲＥＦ端子と端子８６との間の電圧，
Ｒ５，Ｒ６はそれぞれ抵抗５，６の抵抗値、Ｉ_{REF は}Ｒ
ＥＦ端子に流入する電流，Ｉ５は抵抗５に流れる電流で
ある。

【００１５】流入電流Ｉ_REFの温度特性は、一般に電流
増幅率ｈＦＥの温度特性と逆比例関係にあり、しかもこ
のｈＦＥは略５０００ｐｐｍ／℃となっているので、１
００℃の温度上昇により、１．５倍となる。また、外付
け抵抗５，６は、金属皮膜抵抗が使用されており、温度
特性は±５０ｐｐｍ／℃であり、無視できる。

【００１６】以上から、雰囲気温度が２５℃から１２５
℃まで上昇した場合には、電流Ｉ_REFが１μＡから０．
６６μＡに低下し、抵抗６の抵抗値は５０ｋΩであるか
ら、上記（３）式の〔Ｉ_REF×Ｒ₆〕の値は５０ｍＶか
ら３３ｍＶに低下する。即ち、１００℃で−１７ｍＶと
なり、−０．１７ｍＶ／℃程度の温度特性となる。この
ような温度特性は、内蔵の出力トランジスタの自己発熱
により、さらに大きくなり、温度特性がよくないという
欠点がある。

【００１７】さらに図１３のスイッチング電源装置に使
用されるシャントレギュレータのパッケージを示す図１
４を参照すると、このパッケージ４００は、カソード端
子（Ｃ）とは別に電源供給端子（Ｖ_CC）を設けており、
ＲＥＦ端子、アノード端子（Ａ）と合わせて、四端子と
なっている。このため、従来の三端子のパッケージを開
発する必要があった。

【００１８】以上の従来技術の諸問題に鑑み、本発明に
おいては、次の課題を揚げる。

【００１９】（１）三端子を備えたパッケージにも収納
できる回路構成にして、多種多様な用途に応じられるよ
うにする。三端子構成とすれば、例えば一本を空端子と
した四端子構成のパッケージにも直ちに収納できるた
め、汎用性を高めることができる。

【００２０】（２）上記（１）の三端子パッケージの回
路構成であって、しかも内部回路の出力トランジスタの
コレクタ電圧が、内部の増幅器や基準電圧回路等に及ば
す影響を極力小さくし、もって精度向上と信頼性向上と
をはかる。

【００２１】（３）雰囲気温度変動や内部回路の自己発
熱による温度上昇等の温度変化によって、レギュレイト
精度が低下しないようにする。

【００２２】（４）回路構成を簡素化し、信頼性向上及
び製造原価低減をはかる。

【００２３】（５）レギュレイト範囲を拡大して、低電
圧（特に１．２５Ｖ）でも正常に機能するようにする。

【００２４】（６）多種多様な回路内に採用されうるよ
うに、シャントレギュレータ内の回路を汎用性のある構
成する。

【００２５】

【課題を解決するための手段】本発明の構成は、第１乃
至第３の外部端子を備えたシャントレギュレータにおい
て、前記第１の端子は出力端子であり、前記第２の外部
端子及び前記第３の外部端子は入力電圧印加及び内部回
路を機能させるバイアス電圧印加の端子であり、前記第
１の外部端子と前記第２の外部端子とが直接配線されず
分離していることを特徴とする。

【００２６】特に本発明は、前記内部回路が、入力電圧
の印加される第１の入力と基準電圧の入力される第２の
入力との差分を増幅して出力する差動増幅器であり、こ
の差動増幅器の出力をベース入力とする出力トランジス
タは、コレクタが前記第１の外部端子，エミッタが前記
第３の端子に接続されていることを特徴とするか、もし
くは前記内部回路が、抵抗分割して得られた入力電圧を
ベース入力とする第１，第２のトランジスタと、前記第
１のトランジスタのエミッタと前記第３の外部端子との
間に直列接続した第１，第２の抵抗とを有し、前記第
１，第２のトランジスタのコレクタを、カレントミラー
回路を構成する一対のトランジスタのコレクタにそれぞ
れ接続し、前記第２のトランジスタのエミッタを、前記
第１，第２の抵抗の共通接続点に接続した回路を備えた
こと特徴とする。

【００２７】さらに、前記第３の外部端子を構成する金
属リードが、放熱効果を良好にするように、前記第１，
第２の外部端子を構成するリードよりも、大きい体積
で、かつ外部露出表面も大となっている上記記載のシャ
ントレギュレータを特徴とし、また前記入力電圧を分割
する抵抗が、前記内部回路を構成する半導体基板内に所
定の形状で形成されており、かつ前記温度特性を補償す
るような所定の温度特性を有する上記記載のシャントレ
ギュレータを特徴とする。

【００２８】

【実施例】本発明の第１の実施例のシャントレギュレー
タのフロック図を示す図１を参照すると、この実施例の
シャントレギュレータは、高電位側のカソード（Ｃ）端
子７１と、低電位側のアノード（Ａ）端子７２と、電源
端子２６とからなる三端子を備える。ここで、Ｃ端子７
１は、出力トランジスタ３のコレクタに接続され、電源
端子２６とは別の端子となる。Ａ端子７２と電源端子２
６との間に、抵抗２４，２５の直列回路が接続され、こ
の直列回路の共通接続点７０が検出されるべき電圧Ｖ
_REFの印加点となる。また、Ａ端子７２と電源端子２６
との間に、低電流源４と基準電圧回路１との直列回路が
接続され、その共通接続点９４が一定の基準電圧Ｖ_Bの
印加点となる。増幅器２を駆動するためのバイアス電源
は、Ａ端子７２と電源端子２６とから印加され、Ｃ端子
７１は関与しない。増幅器２は、差動増幅機能を有し、
基準電圧Ｖ_Bの印加されている接続点９４が反転入力に
接続され、検出されるべき電圧Ｖ_REFが印加されている
接続点７０が非反転（＋）入力に接続されている。増幅
器２の出力は、出力トランジスタ３のベースに接続さ
れ、出力トランジスタ３のエミッタはＡ端子７２に接続
される。出力トランジスタ３は、ｎｐｎ型のバイポーラ
・トランジスタである。基準電圧回路１は、低電圧を得
るためのツェナーダイオードを使用してもよいし、電源
端子２６から直接バイアス電圧を得るものであってもよ
いし、あるいは周知のバンドギャップ回路を利用しても
よい。

【００２９】今検出電圧Ｖ_REFが基準電圧Ｖ_Bよりも高
くなると、増幅器２の出力電位が上昇し、このためトラ
ンジスタ３がより導通する方向となり、Ｃ端子７１から
より大きい電流が引き込まれる。これにより、Ｃ端子７
１に接続された（図示していない）外部回路が、接続点
７０の電位を下げるように作用する。逆に、電圧Ｖ_REF
が基準電圧Ｖ_Bよりも低くなると、Ｃ端子から引き込ま
れる電流が低下し、これにより外部回路を電圧Ｖ_REFを
高くするように作用する。

【００３０】即ち、図示されていない外部回路は、検知
電圧Ｖ_REFが低（高）くなると、Ｃ端子７１の引き込み
電流が大き（小さ）くなる作用を利用して、検知電圧Ｖ
REFを高く（引）くするように機能するものであれば、
どのような回路でも、この実施例のシャントレギュレー
タの接続対象となり得る。

【００３１】この実施例は、三端子でありかつＣ端子７
１と電源端子２６とが別構成となっているため、トラン
ジスタ３のコレクタの電位に、基準電圧Ｖ_Bや増幅器２
の特性が影響されることがなくなるばかりでなく、三端
子のパッケージであれば、どのようなタイプのものでも
利用し得る。

【００３２】このようなパッケージとして好ましいパワ
ーミニモールドを示す図７を参照すると、このパッケー
ジは、略中心に位置し、大きい金属露出面を有するリー
ド１０１と、このリード１０１の左側のカソード（Ｃ）
リード１０３と、このリード１０の右側の電源リード１
０４とを備える。リード１０１は、内部トランジスタ３
のエミッタ等が接続されるＡ端子７２に相当し、放熱さ
せる必要から、大きな金属板を有している。絶縁性のモ
ールド樹脂１００は、図１の内部回路を形成した半導体
基板を内蔵し、リード１０１，１０３，１０４を所定の
間隔をおいて固定している。モールド樹脂１００の横幅
ｎ＝４．５ｍｍ，縦寸法ｌ＝２．５ｍｍ，厚さｍ＝１．
５ｍｍであり、端子間ピッチａ＝１．５ｍｍ，各端子の
長さＣ＝０．８（ｍｉｎ）ｍｍ，厚さｂ＝０．４２ｍ
ｍ，幅はｂと同一であり、中心の端子１０１の全長は
４．０ｍｍで最大幅は１．６ｍｍである。モールド樹脂
１００の底面１０２は、実装基板の主表面に当接する形
で、リード１０１，１０３，１０４を表面方向から半田
付けすることが好ましい。

【００３３】図１中の抵抗２４，２５は、増幅器２や基
準電圧回路１等を構成するＮＰＮ型バイポーラ・トラン
ジスタのベース層の形成と同一工程で同一基板上に形成
することが好ましい。この抵抗２４，２５の拡散抵抗の
材質はボロンであり、抵抗率ＰＳを２００Ω程度に設定
すると、温度係数が＋５０００ＰＰｍ／℃程度になり後
述するようにこの程度の温度係数が最も好ましいが、＋
７０００ｐｐｍ／℃乃至＋３０００ｐｐｍ／℃であれ
ば、実質的に問題とならない。抵抗２５の抵抗値は、消
費電流を増大させず、また上述した（３）式のリファレ
ンス入力電流が無視できるように１０ＫΩ以上９０ＫΩ
以下が好ましく、最も好ましくは５０ＫΩ程度である。

【００３４】電源端子２６とＡ端子７２との間の電圧
（Ｖ_CA）＝３Ｖ，Ｖ_REF＝１．２５Ｖ，Ｉ_REF＝１μ
Ａ，抵抗２５の抵抗値＝５０ＫΩとした場合、抵抗２４
の抵抗値は３６．８ＫΩとなる。ここで、上述した
（３）式において、Ｒ５は抵抗２４の抵抗値，Ｒ６は抵
抗２５の抵抗値に該当する。また、Ｃ端子７１と電源端
子２６とは、同電位であるとする。

【００３５】今、温度が２５℃から１２５℃まで上昇す
ると、Ｉ_REFは１μＡから０．６６μＡに減少する（こ
の点は従来と共通）とし、抵抗２５の抵抗値は＋５００
０ｐｐｍ／℃の温度係数のために５０ＫΩの１．５倍と
なる。従って、〔Ｉ_REF×抵抗２５の抵抗値〕は、５０
ｍＶで略変化しない。即ち、トランジスタ３のコレクタ
電位は、１００℃の温度変化で実質的に変化しない。こ
れは、抵抗２５の正の温度係数が、トランジスタの温度
特性を相殺するかたちで補償することによる。即ち接続
点７０から流入する電流Ｉ_REFの温度特性を相殺するよ
うな温度特性を、抵抗２５に持たせている。

【００３６】上述した図１中の抵抗２５，あるいは抵抗
２４の断面図を示す図８を参照すると、Ｐ型半導体基板
２００上に部分的にＮ型埋込層２０１が形成され、さら
にＮ型エピタキシャル層２０３が形成され、隣接したＮ
型エピタキシャル層２０３とはＰ型アイソレーション領
域２０２で電気的に分離され、このＮ型エピタキシャル
層２０３内に拡散抵抗２０５を形成し、この両端部に抵
抗電極引出用のＰ型領域２０４をそれぞれ形成し、この
領域２０４上に金属電極（図示していない）が形成さ
れ、抵抗として使用される。ここで、拡散抵抗２０５
は、バイポーラトランジスタのベース領域の形成と同一
工程で形成すれば、新規に工程を追加する必要がないと
いう点で好ましい。

【００３７】図１のブロック図を具体的な一回路例とし
て示した図２を参照すると、図１中の増幅器又は図２中
の増幅器４２に対応し、基準電圧回路１は基準電圧回路
３３に、抵抗２４，２５は抵抗４４，４５に、出力トラ
ンジスタ３はトランジスタ４３に、端子２６，７１，７
２はそれぞれ端子２６，７３，７４に対応する。抵抗２
７は、定電流源機能を有しないが、回路構成を簡単にす
る上では定電流源４の代りに使用されて差しつかえな
い。

【００３８】ここで、増幅器４２は、接続点７５，９３
をそれぞれベース入力とするｎｐｎ型トランジスタ３
４，３５と、これらトランジスタ３４，３５のエミッタ
の共通接続点とＡ端子７４との間に接続した抵抗３９
と、これらトランジスタ３４，３５のコレクタと電源端
子２６との間に接続されたアレントミラー回路構成のｐ
ｎｐ型トランジスタ３６，３７と、トランジスタ３４の
コレクタをベース、抵抗４０の一端をエミッタ抵抗４１
の一端をコレクタにそれぞれ接続したｐｎｐ型の出力ト
ランジスタ３８とを備え、抵抗４０，４１の他端を電源
端子２６，Ａ端子７４にそれぞれ接続している。

【００３９】また、基準電圧回路３３は、いわゆるバン
ドギャップ回路を有し、カレントミラー型構成のｎｐｎ
型トランジスタ２８，２９と、これらトランジスタ２
８，２９のコレクタにそれぞれ接続された抵抗３１，３
２と、接続点９３をコレクタ、Ａ端子をエミッタ、トラ
ンジスタ２８のコレクタをベースとしたｎｐｎ型トラン
ジスタ３０とを備える。電源端子２６と接続点９３との
間に抵抗２７が接続される。

【００４０】増幅器４２，基準電圧回路３３，出力トラ
ンジスタ４３，抵抗２７，４４，４５は、同一の半導体
基板に集積することが、温度雰囲気を共通にして、温度
補償を良好に行う上で、好ましい。

【００４１】本発明の第２の実施例のシャントレギュレ
ータの回路図を示す図３を参照すると、点線で囲んだ検
出駆動回路５５は、図１の誤差増幅器２を囲んだ基準電
圧回路１を構成し、ｐｎｐ型トランジスタ４８，４９が
カレントミラー回路構成となり、トランジスタ４８のコ
レクタはｎｐｎ型トランジスタ４６を介して、抵抗５
２，５１の直列回路に接続され、トランジスタ４９のコ
レクタはｎｐｎ型トランジスタ４７を介して、抵抗５
２，５１の共通接続点に接続され、トランジスタ４６，
４７のベースは、入力電圧を分割する抵抗５７，５８の
共通接続点に接続される。さらに、トランジスタ４９の
コレクをベース，抵抗５３の一端をエミッタ，抵抗５４
の一端をコレクタにそれぞれ接続したｐｎｐ型トランジ
スタ５０を備える。抵抗５３，５４の他端は、電源端子
２６，Ａ端子７７にそれぞれ接続される。

【００４２】ここで、出力トランジスタ５６は図１中の
出力トランジスタ３に抵抗５７，５８はそれぞれ抵抗２
４，２５に共通接続点７８は接続点７０に、端子２６，
７６，７７はそれぞれ端子２６，７６，７１，７２に対
応している。

【００４３】トランジスタ４６，４７のエミッタ面積比
をＮとし、両トランジスタに同一電流を流すと、ベース
・エミッタ電位差ΔＶ_BE＝Ｋ・Ｔ／ｑ・ｌｉｎＮの関係
式から、この電位差ΔＶ_BEを抵抗５２の抵抗値で割っ
て、トランジスタ４６，４７に流れる電流を決め、その
電流で抵抗５１の両端電圧を決めているいわゆるバンド
ギャップ回路を構成する。従って、この回路５５は、差
動増幅機能と基準値との変位電圧検出機能との両方の機
能を合わせ持ち、全トランジスタが５個で済み、図２の
実施例よりも回路素子数が４０％程度少ないという利点
がある。

【００４４】図１のシャントレギュレータ内のｎｐｎ型
トランジスタをｐｎｐ型トランジスタに変更した場合の
変形例を示す図４のブロック図を参照すると、ｐｎｐ型
トランジスタ３はエミッタが高電位側の端子６１に接続
され、コレクタが低電位側の端子６０に接続され、ベー
スが増幅器２の出力に接続されている。高電位側の端子
６１に、基準電圧回路１，抵抗２４が接続され、低電位
側の端子６２に定電位電源４，抵抗６２が接続されてい
る。その他の回路構成は図１と共通する。出力端子６０
は、電源端子６２と分離している。この変形例の作用・
効果は、上記第１の実施例と共通するため、説明を省
く。

【００４５】図２の第１の実施例の回路図におけるｎｐ
ｎ型トランジスタをｐｎｐ型トランジスタに、ｐｎｐ型
トランジスタをｎｐｎ型トランジスタに変更して回路構
成をなした図５の回路図を参照すると、この変形例の回
路は図４のブロック図を具体的な回路図で示したもので
あり、図２中の各抵抗に相当する抵抗には共通の参照数
字を符し、また相当するトランジスタには共通の参照数
字を符した上にダッシュを符して示している。

【００４６】出力トランジスタ４３′のコレクタには低
電位側の出力端子８０が接続され、低電位側の電源端子
８１にはカレントミラー回路を構成するｎｐｎ型トラン
ジスタ３６′，３７′のエミッタや抵抗４０，２７，４
５が接続され、高電位側の端子７９にはカレントミラー
回路を構成するｐｎｐ型トランジスタ２８′，２９′の
エミッタ、抵抗３９，４１，４４が接続される。増幅器
４２′，基準電圧回路３３′は、図２中の増幅器４２，
基準電圧回路３３に相当する各構成素子の接続関係は、
図５に図示するに留め詳述しない。また、この変形例の
回路の作用・効果は、図２の実施例と共通するため、説
明を省く。

【００４７】図３の第２の実施例の回路におけるｎｐｎ
型トランジスタをｐｎｐ型トランジスタに、ｐｎｐ型ト
ランジスタをｎｐｎ型トランジスタに変更した変形例を
示す図６を参照すると、図３中の各素子に相当する素子
に共通の参照数字を符し、さらにトランジスタについて
はダッシュを符して示している。ｐｎｐ型トランジスタ
５６′のコレクタには低電位側の端子８２が接続され、
高電位側の端子８７には、抵抗５１，５４，５７トラン
ジスタ５６′のエミッタが接続され、低電位側の端子８
３には抵抗５３，５８とｎｐｎ型トランジスタ４８′，
４９′のエミッタとが接続される。この回路の作用・効
果は図３の場合と共通するため、説明を省く。

【００４８】上述した図４乃至図６のシャントレギュレ
ータも、図７のパッケージに収納することができ、また
図８の半導体基板を応用し得る。

【００４９】図１のシャントレギュレータの一応用例を
示す図９を参照すると、このシャントレギュレータ９５
は、出力端子７１にフォトカプラの発光ダイオード９１
を接続した後に安定化対象の端子９８を接続し、電源端
子２６はこの端子９８に直接接続され、一方の端子７２
は接地されている。ここで、端子９８，７２間の電圧差
がシャントレギュレータ９５が必要とする電源電圧より
も高い場合には図示はしないが端子９８と端子２６との
間に直列に抵抗を介在させる。

【００５０】図１のシャントレギュレータの他の応用例
を示す図１０を参照すると、このサントレギュレータ９
７は安定化電圧源回路に応用された例であり、出力端子
７１は抵抗９２を介してｐｎｐ型トランジスタ９４のベ
ースに接続され、このトランジスタ９４のベース・エミ
ッタ間には抵抗９３が接続され、コレクタには負荷回路
９６が接続されている。出力端子７１からの出力は、ト
ランジスタ９４の電流を制御する。

【００５１】以上の二応用例にみられるように、出力端
子７１と電源端子２６とが分離しているため、この間に
任意の回路を付加できる。図２乃至図６の実施例は少な
くとも上記二応用例と同一の接続関係で使用できる。

【００５２】

【発明の効果】以上説明した通り、本発明は、外部導出
端子数を３本としかつ出力端子と電源電圧供給端子とを
分離したことや、検出電圧部分の直列抵抗のの温度特性
を補償しえる範囲に選択したこと、ｎｐｎ型とｐｎｐ型
とを入れ替えたトランジスタ構成によって用途範囲を拡
大したこと等により、上述した（１）乃至（６）の各課
題がいずれも達成された。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】本発明の第１の実施例の具体的回路を死す回路
図である。

【図３】本発明の第２の実施例の回路図である。

【図４】図１の変形例を示すブロック図である。

【図５】図２の変形例を示す回路図である。

【図６】図３の変形例を示す回路図である。

【図７】本発明の第１の実施例等で使用されるパッケー
ジを示す斜視図である。

【図８】第１の実施例等で使用される分離抵抗を示す半
導体基板の断面図である。

【図９】第１の実施例等の一応用例を示すブロック図で
ある。

【図１０】第１の実施例等の他の応用例を示すブロック
図である。

【図１１】従来のシャントレギュレータを示すブロック
図である。

【図１２】従来のシャントレギュレータの一応用例を示
す回路図である。

【図１３】従来のシャントレギュレータの他の応用例を
示す回路図である。

【図１４】従来のシャントレギュレータのパッケージを
示す平面図である。

【符号の説明】１，３３，３３′ 基準電圧回路２，４２，４２′ 増幅器３，３′，４３，４３′，５６，′ 出力トランジス
タ４定電流源５，６，７，１６，１７，１９，２４，２５，２７，３
１，３２，３９，４４，４５，５１乃至５４，５７，５
８，９２，９３抵抗８，１５，２６，６０，６１，６２，７１乃至７４，７
６，７７，７９，８０乃至８９，９８端子１０トランス１１，１２，１８，９１ダイオード１３チョークコイル２０パルス幅制御回路９５，９７，３００シャントレギュレータ１００，４００パッケージ１０１，１０３，１０４リード１０２裏面２００Ｐ型半導体基板２０４抵抗電極引出用Ｐ型領域２０５拡散抵抗

Claims

【特許請求の範囲】

【請求項１】第１乃至第３の外部端子を備えたシャン
トレギュレータにおいて、前記第１の端子は出力端子で
あり、前記第２の外部端子及び前記第３の外部端子は入
力電圧印加及び内部回路を機能させるバイアス電圧印加
の端子であり、前記第１の外部端子と前記第２の外部端
子とが直接配線されず分離していることを特徴とするシ
ャントレギュレータ。
【請求項２】前記内部回路が、入力電圧の印加される
第１の入力と基準電圧の入力される第２の入力との差分
を増幅して出力する差動増幅器であり、この差動増幅器
の出力をベース入力とする出力トランジスタは、コレク
タが前記第１の外部端子、エミッタが前記第３の端子に
接続されている請求項１記載のシャントレギュレータ。
【請求項３】前記内部回路が、抵抗分割して得られた
入力電圧をベース入力とする第１，第２のトランジスタ
と、前記第１のトランジスタのエミッタと前記第３の外
部端子との間に直列接続した第１，第２の抵抗とを有
し、前記第１，第２のトランジスタのコレクタを、カレ
ントミラー回路を構成する一対のトランジスタのコレク
タにそれぞれ接続し、前記第２のトランジスタのエミッ
タを、前記第１，第２の抵抗の共通接続点に接続した回
路を備えた請求項１記載のシャントレギュレータ。
【請求項４】前記第３の外部端子を構成する金属リー
ドが、放熱効果を良好にするように、前記第１，第２の
外部端子を構成するリードよりも、大きい体積で、かつ
外部露出表面も大となっている請求項１記載のシャトレ
ギュレータ。
【請求項５】前記入力電圧を分割する抵抗が、前記内
部回路を構成する半導体基板内に所定の形状で形成され
ており、かつ前記温度特性を補償するような所定の温度
特性を有する請求項１記載のシャトレギュレータ。