JPH08181326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08181326A JPH08181326A JP6336711A JP33671194A JPH08181326A JP H08181326 A JPH08181326 A JP H08181326A JP 6336711 A JP6336711 A JP 6336711A JP 33671194 A JP33671194 A JP 33671194A JP H08181326 A JPH08181326 A JP H08181326A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 150000002500 ions Chemical class 0.000 claims abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 24
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 24
- 238000000034 method Methods 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 41
- 239000012535 impurity Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】この発明は、ソース領域及びドレイン領域をゲ
ート電極に自己整合的に形成することができるととも
に、素子の高集積化を図ることを目的とする。 【構成】半導体基板上に開口部を有した絶縁膜を形成す
る工程と、前記開口部に該開口部の縁部の絶縁膜まで延
出するようにゲート電極を形成する工程と、このゲート
絶縁膜上にソース，ドレイン領域形成用の多結晶シリコ
ン層を形成する工程と、全面にマスク材を形成した後、
エッチバックして前記開口部に前記マスク材を残存させ
る工程と、残存したマスク材を用いてイオン注入を行な
い、前記多結晶シリコン層にソース，ドレイン領域を形
成する工程とを具備することを特徴とする半導体装置の
製造方法。
ート電極に自己整合的に形成することができるととも
に、素子の高集積化を図ることを目的とする。 【構成】半導体基板上に開口部を有した絶縁膜を形成す
る工程と、前記開口部に該開口部の縁部の絶縁膜まで延
出するようにゲート電極を形成する工程と、このゲート
絶縁膜上にソース，ドレイン領域形成用の多結晶シリコ
ン層を形成する工程と、全面にマスク材を形成した後、
エッチバックして前記開口部に前記マスク材を残存させ
る工程と、残存したマスク材を用いてイオン注入を行な
い、前記多結晶シリコン層にソース，ドレイン領域を形
成する工程とを具備することを特徴とする半導体装置の
製造方法。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に素子が高集積化したＳＲＡＭ等のトランジ
スタの製造方法に関する。
に関し、特に素子が高集積化したＳＲＡＭ等のトランジ
スタの製造方法に関する。
【０００２】
【従来の技術】周知の如く、従来より、半導体基板上に
ゲート酸化膜を介してゲート電極を設け、このゲート電
極をマスクとして前記基板に不純物を導入することによ
り基板表面にソース，ドレイン領域をゲート電極と自己
整合的に形成した構成のＭＯＳ型トランジスタが知られ
ている。こうした構成のトランジスタは、ソース領域及
びドレイン領域をゲート電極に対して自己整合的に形成
でき、トランジスタ特性を安定化できるという利点を有
する。
ゲート酸化膜を介してゲート電極を設け、このゲート電
極をマスクとして前記基板に不純物を導入することによ
り基板表面にソース，ドレイン領域をゲート電極と自己
整合的に形成した構成のＭＯＳ型トランジスタが知られ
ている。こうした構成のトランジスタは、ソース領域及
びドレイン領域をゲート電極に対して自己整合的に形成
でき、トランジスタ特性を安定化できるという利点を有
する。
【０００３】しかし、素子が高集積化したＳ（Ｓtatic
）ＲＡＭ等においては、レイアウトを考慮して例えば
図５に示すような構成が採用されている。以下に、図５
を用いてＴＦＴ（Ｔhin Ｆilm Ｔranjistor ）の製造方
法について述べる。
）ＲＡＭ等においては、レイアウトを考慮して例えば
図５に示すような構成が採用されている。以下に、図５
を用いてＴＦＴ（Ｔhin Ｆilm Ｔranjistor ）の製造方
法について述べる。
【０００４】まず、Ｓｉ基板51上にシリコン酸化膜52を
形成する。つづいて、前記シリコン酸化膜52上に１層目
の厚さ１００ｎｍの多結晶シリコン層を形成した後、気
相拡散法により前記多結晶シリコン層に不純物（例えば
ＰＯＣｌ3 ）を注入する。次に、フォトリソグラフィー
とＨＢｒ／Ｃｌ2 をエッチングガスとする反応性イオン
エッチングにより前記多結晶シリコン層をパターニング
し、多結晶シリコンからなるゲート電極53を形成する。
形成する。つづいて、前記シリコン酸化膜52上に１層目
の厚さ１００ｎｍの多結晶シリコン層を形成した後、気
相拡散法により前記多結晶シリコン層に不純物（例えば
ＰＯＣｌ3 ）を注入する。次に、フォトリソグラフィー
とＨＢｒ／Ｃｌ2 をエッチングガスとする反応性イオン
エッチングにより前記多結晶シリコン層をパターニング
し、多結晶シリコンからなるゲート電極53を形成する。
【０００５】次に、ＣＶＤ法により全面に厚さ５０ｎｍ
のゲート酸化膜（シリコン酸化膜）54を形成し、更にそ
の上にアモルファスシリコン層をＣＶＤ法により堆積
し、６００℃でアニールして厚さ３０ｎｍの２層目の多
結晶シリコン層を形成する。つづいて、ＴＦＴのチャネ
ルになる領域の前記多結晶シリコン層上に、レジストパ
ターン55を形成する。この後、前記レジストパターン55
をマスクとして前記多結晶シリコン層に不純物（例えば
ＢＦ2 ）を加速電圧４０ＫｅＶ，ドーズ量３×１０-15
cm-3で導入し、ソース領域56，ドレイン領域57を形成す
る（図５（Ａ）参照）。なお、レジストパターン55下の
多結晶シリコン層は、レジストパターン55の存在により
不純物が導入されず、チャネル58となる。更に、前記レ
ジストパターン55を剥離し、ＭＯＳ型トランジスタを形
成する（図５（Ｂ）参照）。
のゲート酸化膜（シリコン酸化膜）54を形成し、更にそ
の上にアモルファスシリコン層をＣＶＤ法により堆積
し、６００℃でアニールして厚さ３０ｎｍの２層目の多
結晶シリコン層を形成する。つづいて、ＴＦＴのチャネ
ルになる領域の前記多結晶シリコン層上に、レジストパ
ターン55を形成する。この後、前記レジストパターン55
をマスクとして前記多結晶シリコン層に不純物（例えば
ＢＦ2 ）を加速電圧４０ＫｅＶ，ドーズ量３×１０-15
cm-3で導入し、ソース領域56，ドレイン領域57を形成す
る（図５（Ａ）参照）。なお、レジストパターン55下の
多結晶シリコン層は、レジストパターン55の存在により
不純物が導入されず、チャネル58となる。更に、前記レ
ジストパターン55を剥離し、ＭＯＳ型トランジスタを形
成する（図５（Ｂ）参照）。
【０００６】
【発明が解決しようとする課題】しかしながら、図５の
構成のＴＦＴによれば、ゲート電極53を形成し、更にこ
のゲート電極53を覆うようにゲート酸化膜54，２層目の
多結晶シリコン層を形成した後、この多結晶シリコン層
上のレジストパターン55をマスクとして不純物を多結晶
シリコン層に導入することによりソース領域56，ドレイ
ン領域57を形成するため、ソース領域56，ドレイン領域
57のズレを考慮してゲート電極53の大きさを必要とする
大きさよりも若干大きく形成して余裕をもたせる必要が
ある。従って、ソース領域56，ドレイン領域57をゲート
電極53に対して自己整合的に形成することができず、マ
スプロ的にはトランジスタ特性が不安定となる。また、
同様な理由により、トランジスタのサイズが許容値を含
めた大きさになってしまい、素子の高集積化を図ること
ができない。
構成のＴＦＴによれば、ゲート電極53を形成し、更にこ
のゲート電極53を覆うようにゲート酸化膜54，２層目の
多結晶シリコン層を形成した後、この多結晶シリコン層
上のレジストパターン55をマスクとして不純物を多結晶
シリコン層に導入することによりソース領域56，ドレイ
ン領域57を形成するため、ソース領域56，ドレイン領域
57のズレを考慮してゲート電極53の大きさを必要とする
大きさよりも若干大きく形成して余裕をもたせる必要が
ある。従って、ソース領域56，ドレイン領域57をゲート
電極53に対して自己整合的に形成することができず、マ
スプロ的にはトランジスタ特性が不安定となる。また、
同様な理由により、トランジスタのサイズが許容値を含
めた大きさになってしまい、素子の高集積化を図ること
ができない。
【０００７】この発明はこうした事情を考慮してなされ
たもので、半導体基板上に開口部を有した絶縁膜を形成
し、前記開口部に該開口部の縁部の絶縁膜まで延出する
ようにゲート電極を形成し、このゲート絶縁膜上にソー
ス，ドレイン領域形成用の多結晶シリコン層を形成し、
全面にマスク材を形成した後エッチバックして前記開口
部に前記マスク材を残存させた後、残存したマスク材を
用いてイオン注入を行なって前記多結晶シリコン層にソ
ース，ドレイン領域を形成することにより、ソース領域
及びドレイン領域をゲート電極に自己整合的に形成する
ことができるとともに、素子の高集積化を図ることがで
きる半導体装置の製造方法を提供することを目的とす
る。
たもので、半導体基板上に開口部を有した絶縁膜を形成
し、前記開口部に該開口部の縁部の絶縁膜まで延出する
ようにゲート電極を形成し、このゲート絶縁膜上にソー
ス，ドレイン領域形成用の多結晶シリコン層を形成し、
全面にマスク材を形成した後エッチバックして前記開口
部に前記マスク材を残存させた後、残存したマスク材を
用いてイオン注入を行なって前記多結晶シリコン層にソ
ース，ドレイン領域を形成することにより、ソース領域
及びドレイン領域をゲート電極に自己整合的に形成する
ことができるとともに、素子の高集積化を図ることがで
きる半導体装置の製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】この発明は、半導体基板
上に開口部を有した絶縁膜を形成する工程と、前記開口
部に該開口部の縁部の絶縁膜まで延出するようにゲート
電極を形成する工程と、このゲート絶縁膜上にソース，
ドレイン領域形成用の多結晶シリコン層を形成する工程
と、全面にマスク材を形成した後、エッチバックして前
記開口部に前記マスク材を残存させる工程と、残存した
マスク材を用いてイオン注入を行ない、前記多結晶シリ
コン層にソース，ドレイン領域を形成する工程とを具備
することを特徴とする半導体装置の製造方法である。
上に開口部を有した絶縁膜を形成する工程と、前記開口
部に該開口部の縁部の絶縁膜まで延出するようにゲート
電極を形成する工程と、このゲート絶縁膜上にソース，
ドレイン領域形成用の多結晶シリコン層を形成する工程
と、全面にマスク材を形成した後、エッチバックして前
記開口部に前記マスク材を残存させる工程と、残存した
マスク材を用いてイオン注入を行ない、前記多結晶シリ
コン層にソース，ドレイン領域を形成する工程とを具備
することを特徴とする半導体装置の製造方法である。
【０００９】この発明において、マスク材としては例え
ばレジスト層が挙げられる。
ばレジスト層が挙げられる。
【００１０】この発明において、前記ソース，ドレイン
領域は、前記開口部の上部付近で高濃度でかつ開口部の
上部から開口部の底部の方向へ遠ざかるにつれて低濃度
である、いわゆるＬＤＤ構造をとることができる。こう
した構造をとることにより、素子特性を改善できる。
領域は、前記開口部の上部付近で高濃度でかつ開口部の
上部から開口部の底部の方向へ遠ざかるにつれて低濃度
である、いわゆるＬＤＤ構造をとることができる。こう
した構造をとることにより、素子特性を改善できる。
【００１１】
【作用】この発明によれば、半導体基板上に開口部を有
した絶縁膜を形成し、前記開口部に該開口部の縁部の絶
縁膜まで延出するようにゲート電極を形成し、このゲー
ト絶縁膜上にソース，ドレイン領域形成用の多結晶シリ
コン層を形成し、全面にマスク材を形成した後エッチバ
ックして前記開口部に前記マスク材を残存させた後、残
存したマスク材を用いてイオン注入を行なって前記多結
晶シリコン層にソース，ドレイン領域を形成することに
より、ソース領域及びドレイン領域をゲート電極に自己
整合的に形成することができるとともに、素子の高集積
化を図ることができる。
した絶縁膜を形成し、前記開口部に該開口部の縁部の絶
縁膜まで延出するようにゲート電極を形成し、このゲー
ト絶縁膜上にソース，ドレイン領域形成用の多結晶シリ
コン層を形成し、全面にマスク材を形成した後エッチバ
ックして前記開口部に前記マスク材を残存させた後、残
存したマスク材を用いてイオン注入を行なって前記多結
晶シリコン層にソース，ドレイン領域を形成することに
より、ソース領域及びドレイン領域をゲート電極に自己
整合的に形成することができるとともに、素子の高集積
化を図ることができる。
【００１２】
【実施例】以下、この発明の一実施例に係るＴＦＴの製
造方法を図１〜図４を参照して工程順に説明する。
造方法を図１〜図４を参照して工程順に説明する。
【００１３】（１）まず、Ｓｉ基板１上に厚さ２００ｎ
ｍのシリコン酸化膜２を形成する。つづいて、前記フォ
トリソグラフィーとＣＦ4 ／ＣＨＦ3 をエッチングガス
とする反応性イオンエッチングにより、前記シリコン酸
化膜２をパターニングし、開口部２ａを形成した。次
に、ＣＶＤ法を用いて全面に厚さ１００ｎｍのシリコン
酸化膜３を形成した（図１参照）。
ｍのシリコン酸化膜２を形成する。つづいて、前記フォ
トリソグラフィーとＣＦ4 ／ＣＨＦ3 をエッチングガス
とする反応性イオンエッチングにより、前記シリコン酸
化膜２をパターニングし、開口部２ａを形成した。次
に、ＣＶＤ法を用いて全面に厚さ１００ｎｍのシリコン
酸化膜３を形成した（図１参照）。
【００１４】（２）次に、ＣＶＤ法を用いて、全面に厚
さ１００ｎｍの多結晶シリコン層を堆積した。つづい
て、気相拡散法で前記多結晶シリコン層中に不純物（Ｐ
ＯＣｌ3 ）を注入した。次いで、フォトリソグラフィー
とＨＢｒ／Ｃｌ3 をエッチングガスとする反応性イオン
エッチングにより、前記多結晶シリコン層をパターニン
グし、多結晶シリコンからなるゲート電極４を形成し
た。更に、ＣＶＤ法を用いて厚さ５０ｎｍのゲート酸化
膜（シリコン酸化膜）５を形成した。この後、ゲート酸
化膜５の上にアモルファスシリコン層をＣＶＤ法により
堆積し、６００℃でアニールして厚さ３０ｎｍの２層目
の多結晶シリコン層６を形成した。ひきつづき、全面に
レジスト７をコートした（図２参照）。
さ１００ｎｍの多結晶シリコン層を堆積した。つづい
て、気相拡散法で前記多結晶シリコン層中に不純物（Ｐ
ＯＣｌ3 ）を注入した。次いで、フォトリソグラフィー
とＨＢｒ／Ｃｌ3 をエッチングガスとする反応性イオン
エッチングにより、前記多結晶シリコン層をパターニン
グし、多結晶シリコンからなるゲート電極４を形成し
た。更に、ＣＶＤ法を用いて厚さ５０ｎｍのゲート酸化
膜（シリコン酸化膜）５を形成した。この後、ゲート酸
化膜５の上にアモルファスシリコン層をＣＶＤ法により
堆積し、６００℃でアニールして厚さ３０ｎｍの２層目
の多結晶シリコン層６を形成した。ひきつづき、全面に
レジスト７をコートした（図２参照）。
【００１５】（３）次に、前記レジスト７をエッチバッ
クし、前記レジストパターン７ａを前記シリコン酸化膜
２の開口部２ａに残存させた（図３参照）。つづいて、
前記レジストパターン56をマスクとして前記多結晶シリ
コン層６に不純物（ＢＦ2 ）を加速電圧４０ＫｅＶ，ド
ーズ量３×１０-15 cm-3で導入し、ソース領域８，ドレ
イン領域９を形成し、ＴＥＴを形成した（図３参照）。
ここで、不純物は多結晶シリコン層６の平坦部では高濃
度に導入され、開口部２ａの深さ方向に沿う多結晶シリ
コン層部分では上方から下方に向かって徐々に低濃度に
なる、ＬＤＤ（Ｌightly Ｄoped Ｄrain）構造のソー
ス，ドレイ領域となった。なお、図４中の符号10はチャ
ネルを示す。この後、前記レジストパターン７ａを剥離
した（図４参照）。
クし、前記レジストパターン７ａを前記シリコン酸化膜
２の開口部２ａに残存させた（図３参照）。つづいて、
前記レジストパターン56をマスクとして前記多結晶シリ
コン層６に不純物（ＢＦ2 ）を加速電圧４０ＫｅＶ，ド
ーズ量３×１０-15 cm-3で導入し、ソース領域８，ドレ
イン領域９を形成し、ＴＥＴを形成した（図３参照）。
ここで、不純物は多結晶シリコン層６の平坦部では高濃
度に導入され、開口部２ａの深さ方向に沿う多結晶シリ
コン層部分では上方から下方に向かって徐々に低濃度に
なる、ＬＤＤ（Ｌightly Ｄoped Ｄrain）構造のソー
ス，ドレイ領域となった。なお、図４中の符号10はチャ
ネルを示す。この後、前記レジストパターン７ａを剥離
した（図４参照）。
【００１６】上記実施例によれば、以下に述べる効果を
有する。
有する。
【００１７】上記実施例では、Ｓｉ基板１上に開口部２
ａを有したシリコン酸化膜２を形成し、このシリコン酸
化膜２上に２層目のシリコン酸化膜３を形成し、前記開
口部２ａに該開口部２ａの縁部のシリコン酸化膜２まで
延出するようにゲート電極４を形成し、このゲート電極
４上にソース，ドレイン領域形成用の２層目の多結晶シ
リコン層６を形成し、全面にレジスト層７を形成した後
エッチバックして前記開口部２ａに前記レジスト層７を
残存させた後、残存したレジスト層７をマスクとしてイ
オン注入を行なって前記多結晶シリコン層にソース領域
８，ドレイン領域９を形成する。従って、ソース領域８
及びドレイン領域９をゲート電極４に自己整合的に形成
することができ、素子の高集積化を図ることができる。
ａを有したシリコン酸化膜２を形成し、このシリコン酸
化膜２上に２層目のシリコン酸化膜３を形成し、前記開
口部２ａに該開口部２ａの縁部のシリコン酸化膜２まで
延出するようにゲート電極４を形成し、このゲート電極
４上にソース，ドレイン領域形成用の２層目の多結晶シ
リコン層６を形成し、全面にレジスト層７を形成した後
エッチバックして前記開口部２ａに前記レジスト層７を
残存させた後、残存したレジスト層７をマスクとしてイ
オン注入を行なって前記多結晶シリコン層にソース領域
８，ドレイン領域９を形成する。従って、ソース領域８
及びドレイン領域９をゲート電極４に自己整合的に形成
することができ、素子の高集積化を図ることができる。
【００１８】また、図４のＴＦＴは、そのソース領域
８，ドレイン領域９が夫々シリコン酸化膜２の開口部２
ａの上方縁部で高濃度でかつ開口部２ａの上部から下部
に向かうにつれて低濃度となるＬＤＤ構造をとり、かつ
開口部２ａの底部でチャネル10を形成した構成となって
いる。しかるに、ＴＦＴのチャネル長がフォトリソグラ
フィのアライメントに全く左右されることなく、１層目
のシリコン酸化膜２の開口部２ａの間隔で決定できるた
め、制御性がよく素子特性に優れる。
８，ドレイン領域９が夫々シリコン酸化膜２の開口部２
ａの上方縁部で高濃度でかつ開口部２ａの上部から下部
に向かうにつれて低濃度となるＬＤＤ構造をとり、かつ
開口部２ａの底部でチャネル10を形成した構成となって
いる。しかるに、ＴＦＴのチャネル長がフォトリソグラ
フィのアライメントに全く左右されることなく、１層目
のシリコン酸化膜２の開口部２ａの間隔で決定できるた
め、制御性がよく素子特性に優れる。
【００１９】なお、上記実施例では、Ｓｉ基板上に１層
目の開口部を有したシリコン酸化膜，２層目のシリコン
酸化膜を形成した後にゲート電極を形成した場合につい
て述べたが、ＴＦＴのゲート電極がＳｉ基板に接触して
いる場合、あるいはＳｉ基板にソース，ドレイン領域を
所有するバルクトランジスタのゲート電極（Ｐoly Si）
に接触している場合であってもよい。
目の開口部を有したシリコン酸化膜，２層目のシリコン
酸化膜を形成した後にゲート電極を形成した場合につい
て述べたが、ＴＦＴのゲート電極がＳｉ基板に接触して
いる場合、あるいはＳｉ基板にソース，ドレイン領域を
所有するバルクトランジスタのゲート電極（Ｐoly Si）
に接触している場合であってもよい。
【００２０】また、上記実施例において、シリコン酸化
膜，ゲート電極，多結晶シリコン層等の膜厚、形成方
法、イオン注入の条件等は実施例に記載したものに限ら
ず、他の手段を講じても良い。
膜，ゲート電極，多結晶シリコン層等の膜厚、形成方
法、イオン注入の条件等は実施例に記載したものに限ら
ず、他の手段を講じても良い。
【００２１】
【発明の効果】以上詳述した如くこの発明によれば、半
導体基板上に開口部を有した絶縁膜を形成し、前記開口
部に該開口部の縁部の絶縁膜まで延出するようにゲート
電極を形成し、このゲート絶縁膜上にソース，ドレイン
領域形成用の多結晶シリコン層を形成し、全面にマスク
材を形成した後エッチバックして前記開口部に前記マス
ク材を残存させた後、残存したマスク材を用いてイオン
注入を行なって前記多結晶シリコン層にソース，ドレイ
ン領域を形成することにより、ソース領域及びドレイン
領域をゲート電極に対し自己整合的に形成して素子の高
集積化を図ることができるとともに、制御性がよく素子
特性に優れたＴＦＴ等の半導体装置を製造する方法を提
供できる。
導体基板上に開口部を有した絶縁膜を形成し、前記開口
部に該開口部の縁部の絶縁膜まで延出するようにゲート
電極を形成し、このゲート絶縁膜上にソース，ドレイン
領域形成用の多結晶シリコン層を形成し、全面にマスク
材を形成した後エッチバックして前記開口部に前記マス
ク材を残存させた後、残存したマスク材を用いてイオン
注入を行なって前記多結晶シリコン層にソース，ドレイ
ン領域を形成することにより、ソース領域及びドレイン
領域をゲート電極に対し自己整合的に形成して素子の高
集積化を図ることができるとともに、制御性がよく素子
特性に優れたＴＦＴ等の半導体装置を製造する方法を提
供できる。
【図１】この発明の一実施例に係るＴＦＴの製造方法の
一工程で、開口部を有した１層目のシリコン酸化膜を含
む基板上に２層目のシリコン酸化膜を形成した状態のＴ
ＦＴの断面図。
一工程で、開口部を有した１層目のシリコン酸化膜を含
む基板上に２層目のシリコン酸化膜を形成した状態のＴ
ＦＴの断面図。
【図２】この発明の一実施例に係るＴＦＴの製造方法の
一工程で、２層目の多結晶シリコン層上にレジスト層を
形成した状態のＴＦＴの断面図。
一工程で、２層目の多結晶シリコン層上にレジスト層を
形成した状態のＴＦＴの断面図。
【図３】この発明の一実施例に係るＴＦＴの製造方法の
一工程で、１層目のシリコン酸化膜の開口部にレジスト
層を残存させた状態のＴＦＴの断面図。
一工程で、１層目のシリコン酸化膜の開口部にレジスト
層を残存させた状態のＴＦＴの断面図。
【図４】この発明の一実施例に係るＴＦＴの製造方法の
一工程で、２層目の多結晶シリコン層にソース，ドレイ
ン領域を形成後、残存レジスト層を剥離した状態のＴＦ
Ｔの断面図。
一工程で、２層目の多結晶シリコン層にソース，ドレイ
ン領域を形成後、残存レジスト層を剥離した状態のＴＦ
Ｔの断面図。
【図５】従来のＴＦＴの断面図。
１…Ｓｉ基板、 ２，３…シリコン酸化膜、 ２ａ
…開口部、４…ゲート電極、 ５…ゲート酸化膜、
６…多結晶シリコン層、７…レジスト層、 ７
ａ…レジストパターン、 ８…ソース領域、９…ドレイ
ン領域、 10…チャネル。
…開口部、４…ゲート電極、 ５…ゲート酸化膜、
６…多結晶シリコン層、７…レジスト層、 ７
ａ…レジストパターン、 ８…ソース領域、９…ドレイ
ン領域、 10…チャネル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 29/78 ６２６ Ｚ
Claims (2)
- 【請求項１】 半導体基板上に開口部を有した絶縁膜を
形成する工程と、前記開口部に該開口部の縁部の絶縁膜
まで延出するようにゲート電極を形成する工程と、この
ゲート絶縁膜上にソース，ドレイン領域形成用の多結晶
シリコン層を形成する工程と、全面にマスク材を形成し
た後、エッチバックして前記開口部に前記マスク材を残
存させる工程と、残存したマスク材を用いてイオン注入
を行ない、前記多結晶シリコン層にソース，ドレイン領
域を形成する工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記ソース，ドレイン領域は、前記開口
部の上部付近で高濃度でかつ開口部の上部から開口部の
底部の方向へ遠ざかるにつれて低濃度であることを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6336711A JPH08181326A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6336711A JPH08181326A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181326A true JPH08181326A (ja) | 1996-07-12 |
Family
ID=18302007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6336711A Pending JPH08181326A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181326A (ja) |
-
1994
- 1994-12-26 JP JP6336711A patent/JPH08181326A/ja active Pending
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