JPH08181196A - 成膜防止素子 - Google Patents
成膜防止素子Info
- Publication number
- JPH08181196A JPH08181196A JP31821394A JP31821394A JPH08181196A JP H08181196 A JPH08181196 A JP H08181196A JP 31821394 A JP31821394 A JP 31821394A JP 31821394 A JP31821394 A JP 31821394A JP H08181196 A JPH08181196 A JP H08181196A
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- JP
- Japan
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- film formation
- thin film
- preventing element
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- Pending
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
連続する一体的な薄膜が形成されない成膜防止素子を提
供する。 【構成】 成膜棒素子(2)は、薄膜形成時に基板
(1)の表面と当接する位置決め用の基準面(2e)及
び基準面(2e)の円周側に位置するフランジ面(2
f)を有する。第1の面からフランジ面(2f)までの
距離は、第1の面から基準面までの距離よりも小さくな
るように設定する。この結果、薄膜形成時に基板表面
(1)とフランジ面(2f)との間に空隙が形成され、
この結果成膜防止素子(2)と基板表面(1)との間で
連続する薄膜の形成が防止される。
Description
学気相堆積装置)のような薄膜形成装置に用いられる成
膜防止素子に関するものである。
に各種半導体材料及び金属材料の薄膜が形成され、フォ
トリソグラフィ法により処理されて各種半導体領域、電
極領域に配線領域が形成されている。各種半導体層及び
金属層はCVD法やスパッタ法を利用した薄膜形成装置
により形成される。
合、基板の周辺部分は、基板の移送や処理において基板
を支持するために必要な領域であるため、基板の周辺部
分には薄膜が形成されないようにする必要がある。この
ため、薄膜を形成する際、リング状の成膜防止素子をマ
スクとして用いて半導体基板表面の周辺に各種材料が堆
積するのを阻止している。
は、薄膜形成時に半導体基板と直接当接する第1の面が
全面に亘って平坦な面とされ、その表面が半導体基板と
直接接触している。このため、成膜時にリング状の成膜
防止素子の内周面にも被堆積物が堆積して薄膜が形成さ
れ、この薄膜は半導体基板表面に形成される薄膜と一体
的に形成されるので、成膜後に成膜防止素子を取り外す
際、半導体基板表面に形成された薄膜の一部が基板表面
からはがれてしまう不都合が生じていた。この薄膜剥離
が生ずると、生産の歩留りが著しく低下してしまう。さ
らに、剥離した薄膜片が装置内に残存すると、次に薄膜
形成される半導体に対して異物となるばかりでなく、損
傷を与える不具合も生じてしまう。
取り外す際、薄膜剥離が発生せず、生産の歩留りが一層
向上した成膜防止素子を提供することにある。
子は、基板の表面に薄膜を形成する薄膜形成装置に用い
られるほぼリング状の成膜防止素子であって、ほぼ円環
状の第1の面と、この第1の面と対向する第2の面とを
有し、第2の面が、薄膜形成時に成膜すべき基板表面に
対する位置決めの基準となる基準面、及びこの基準面の
内周側に位置しほぼ円環状のフランジ面を有し、前記第
1の面からフランジ面までの距離が第1の面から基準面
までの距離よりも小さくなるように設定し、薄膜形成時
に前記基準面が基板表面に直接当接し前記フランジ面と
基板表面との間に空隙が形成されるように構成したこと
を特徴とする。
面に位置決め用の基準面と基準面より円周側に位置する
フランジ面とを形成する。基準面は薄膜形成時に基板表
面に直接当接しフランジ面は基板表面から離間するか
ら、成膜防止素子の内周側には基板との間に隙間が形成
されることになる。この結果、リング状の成膜防止素子
の内周面に被堆積物が堆積して膜が形成されても、この
膜は基板表面に形成される膜と連続せず、すなわち基板
表面に形成される膜と一体物として形成されず、この結
果成膜防止素子を取り外す際、基板表面に形成された膜
の一部が剥離するような事態を回避することができ、生
産の歩留りを一層向上させることができる。
大して示すものであり、図1(a)は薄膜形成時におけ
る線図的平面図、図1(b)は図1(a)のII−II線断
面図である。例えばCVD装置やスパッタリング装置の
ような薄膜形成装置の基板載置台(図示せず)上に薄膜
形成されるべき半導体基板1を載置する。半導体基板1
上に成膜防止素子2を配置する。成膜防止素子2はほぼ
リング状をなし、薄膜形成時に原料源と対向する第1の
面2aと半導体基板1と対向する第2の面2bとを有す
る。成膜防止素子2は開口部2cを有し、この開口部2
cを経て半導体基板1の表面上に半導体材料や金属材料
を堆積させる。従って、成膜防止素子2は、その内周面
2dが半導体基板1の外周縁を覆う大きさを有する。
第2の面2bは、薄膜形成時に半導体基板の表面と当接
する位置決め基準面2e及びこの基準面より内周側に位
置するフランジ面2fを有し、第1の面2aからフラン
ジ面2fまでの距離は第1の面2aから基準面2eまで
の距離よりも小さくなるように、例えば0.1mm程度
小さくなるように設定し、フランジ面2fの幅は0.7
mm程度に設定する。従って、半導体基板1及び成膜防
止素子2を基板載置台上に装着した場合、基準面2eは
半導体基板1の表面に直接当接し、フランジ面2fと基
板1の表面との間には基板1の全周に亘ってギャップ3
が形成されることになる。この結果、半導体基板上に形
成される薄膜と成膜防止素子2の内周面2dに形成され
る被膜とが連続して一体的に形成されるのが防止され
る。
置決めの基準となる基準面は基板の全周に亘って平坦に
形成する必要はなく、基板表面に対して点接触する面と
して形成してもよい。
膜防止素子の内周面に沿って基板表面との間でギャップ
が形成されるので、半導体基板の表面に形成される薄膜
と成膜防止素子に形成される皮膜とが連続して一体的に
形成されないので、成膜防止素子を取り外す際半導体基
板に形成された薄膜が部分的に剥がれるような不都合の
発生を防止することができる。この結果半導体装置の製
造の歩留りを一層改善することができる。
図である。
Claims (1)
- 【請求項1】 基板の表面に薄膜を形成する薄膜形成装
置に用いられるほぼリング状の成膜防止素子であって、
ほぼ円環状の第1の面と、この第1の面と対向する第2
の面とを有し、第2の面が、薄膜形成時に成膜すべき基
板表面に対する位置決めの基準となる基準面、及びこの
基準面の内周側に位置しほぼ円環状のフランジ面を有
し、前記第1の面からフランジ面までの距離が第1の面
から基準面までの距離よりも小さくなるように設定し、
薄膜形成時に前記基準面が基板表面に直接当接し前記フ
ランジ面と基板表面との間に空隙が形成されるように構
成したことを特徴とする成膜防止素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31821394A JPH08181196A (ja) | 1994-12-21 | 1994-12-21 | 成膜防止素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31821394A JPH08181196A (ja) | 1994-12-21 | 1994-12-21 | 成膜防止素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08181196A true JPH08181196A (ja) | 1996-07-12 |
Family
ID=18096700
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31821394A Pending JPH08181196A (ja) | 1994-12-21 | 1994-12-21 | 成膜防止素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08181196A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000007228A1 (fr) * | 1998-07-27 | 2000-02-10 | Super Silicon Crystal Research Institute Corp. | Four de croissance epitaxiale |
WO2000043567A1 (fr) * | 1999-01-19 | 2000-07-27 | Tokyo Electron Limited | Dispositif filmogene |
-
1994
- 1994-12-21 JP JP31821394A patent/JPH08181196A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000007228A1 (fr) * | 1998-07-27 | 2000-02-10 | Super Silicon Crystal Research Institute Corp. | Four de croissance epitaxiale |
US6863735B1 (en) | 1998-07-27 | 2005-03-08 | Super Silicon Crystal Research Institute Corp. | Epitaxial growth furnace |
WO2000043567A1 (fr) * | 1999-01-19 | 2000-07-27 | Tokyo Electron Limited | Dispositif filmogene |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041012 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041112 |
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A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050214 |
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A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050217 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050512 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050607 |