KR960002761B1 - 웨이퍼 클램프 - Google Patents
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- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 239000002245 particle Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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Abstract
내용 없음.
Description
제1도는 종래의 건식식각 장비의 웨이퍼 클램프(Clamp)구조를 나타낸 평면도.
제2도는 제1도의 A-A'방향의 단면도.
제3 내지 제5도는 종래의 클램프를 이용한 건식식각 장비를 사용한 건식식각 공정시의 문제점을 설명하기 위한 도면들
제6도는 본 발명에 의한 건식식각 장비의 웨이퍼 클램프구조를 나타낸 평면도.
제7도는 제6도의 A-A'방향의 단면도.
제8도는 본 발명에 의한 건식식각 장비의 다른 실시예를 도시한 도면.
제9도 및 제10도는 본 발명의 적용이 가능한 여러가지 형태의 클램프를 나타낸 도면들.
본 발명은 반도체제조를 위한 건식식각 장비의 웨이퍼 클램프에 관한 것으로, 특히 불순물입자(Particle)발생을 억제할 수 있는 건식식각 장비의 웨이퍼 클램프에 관한 것이다.
최근, 초고집적 반도체장치의 제조기술에 있어서 미세한 패턴을 형성하거나 이방성 식각이 요구될 때 플라즈마 또는 반응성 이온을 이용한 건식식각 공정이 사용되고 있다.
건식식각 공정시에 사용되는 종래의 건식식각 장비를 제1도 및 제2도에 도시하였는바, 상기 종래의 건식식각 장비를 이용하여 플라즈마 또는 반응성 이온에 의해 건식각을 행하는 공정을 설명하면 다음과 같다.
제1도는 플라즈마 또는 반응성 이온을 이용하여 식각을 행하는 건식식각 장비에서 웨이퍼를 고정시키기 위한 클램프부위를 위에서 본 평면도를 나타낸 것이며, 제2도는 제1도의 A-A'방향에 따른 단면도를 나타낸 것이다.
제1도 및 제2도에 나타낸 바와같이 식각장비의 기판(Substrate)(1)상에 놓인 웨이퍼(4)상에 소정의 층(Layer)(5)을 형성하고 층(5)을 소정 패턴으로 식각하기 위해 이위에 포토리소그래피(Photolithography)를 위한 소정의 포토레지스트 패턴(6)을 형성한다.
이어서 상기 포토레지스트 패턴(6)을 마스크로 하여 상기 소정의 층(5)을 식각한다.
이때, 웨이퍼(4)를 고정시키는 것이 클램프(2)인데 이 클램프(2)가 포토레지스트와의 접촉으로 인해 오염되는 것을 막기 위하여 웨이퍼의 가장자리(Edge)부근의 포토레지스트는 제거된다. 따라서 클램프(2)의 안지름(D2)은 웨이퍼의 지름(D3)과 포토레지스트의 지름(D1)사이에 놓이게 되는데 이때, 웨이퍼 가장자리의 포토레지스트가 덮이지 않은 부분(제2도의 ⓐ)에서 다음과 같은 문제가 발생한다.
먼저, ⓐ부분의 포토레지스터의 제거는 포토리소그래피의 의하지 않고 포토레지스터 코팅(Coating)시 화학약품(Chemical)에 의해 제거하는 것이기 때문에 깨끗하게 제거되지 않고, 제3도에 나타낸 바와같이 포토레지스터의 가장자리 부근에서 점점 얇아지면서 제거되거나 아일랜드(Island)형 포토레지스터 패턴이 발생한다. 따라서 건식식각후에 제4도에 도시된 바와같이 원하지 않는 패턴(5')이 형성되어 불순물입자의 발생가능성이 커지게 되며, 특히 후속공정에서 상기 소정의 층(5)의 아래의 하부층(3)이 존재하고 이 하부층(3)을 습식식각하는 공정이 있을 경우 제4도의 점선으로 나타낸 부분(3')과 같이 식각되어 상기 아일랜드형 패턴(5')이 떨어져 나가 불순물입자가 발생하게 된다.
즉, 건식식각과 습식식각을 여러차례 사용하는 통상의 반도체장치의 제조공정에 있어서 상기와 같이 웨이퍼 가장자리에서 불순물입자가 발생할 가능성이 매우 높다.
또한, 웨이퍼 가장자리부부(ⓐ부분 포함)에는 보통 두꺼운 필드산화막(≒3000Å)이 형성되게 되는데 상기한 바와같이 후속공정에서 소정의 층들이 침적되고 식각되는 공정이 반복됨에 따라 상기 필드산화막이 조금씩 식각되어 점점 얇아지게 된다. 특히, 매몰 콘택(Buried Contact) 및 다이렉트 콘텍(Direct Contct) 형성시에는 과도 식각 (Over etch)을 많이 하므로 필드산화막이 많이 식각되고 심한 경우에는 모두 식각되어 베어(Bare) 실리콘기판이 드러나게 된다.
이와같이 실리콘 기판이 드러난 상태에서 후속공정으로 예컨대, 다결정실리콘의 식각공정을 진행하게 되면 제5도에 도시한 바와같이 웨이퍼 가장자리 부근에서 실리콘 피팅(Pitting) (P)이 발생하여 불순물입자의 발생가능성이 더욱 높아지게 된다. 제5도에서 참조부호 2A는 클램프가 물렸던 자리를 나타낸다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 반도체장치의 제조공정에 있어서 건식식각시에 웨이퍼 가장자리 부근에서의 불순물입자의 발생을 방지할 수 있는 건식식각 장비를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은 반도체 식각장비의 웨이퍼 클램프에 있어서, 웨이퍼상에 포토레지스트가 도포되는 영역의 직경보다는 큰 내경을 가지고 상기 웨이퍼의 가장자리 부분을 고정시키는 내측 하단부를 가지며, 상기 포토레지스트의 도포 두께보다 높은 위치에서 상기 포토레지스트가 도포되는 영역의 가장자리를 덮도록 내측으로 연장되어 포토레지스트가 도포되지 않은 웨이퍼 가장자리를 식각으로부터 보호하기 위한 내연부를 가지는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해 본 발명은 반도체 식각장비의 웨이퍼 클램프에 있어서, 웨이퍼상에 포토레지스트가 도포되는 영역의 직경보다 큰 내경을 가지며 포토레지스트의 도포두게보다 더 두꺼운 두께를 가지고 상기 웨이퍼의 가장자리 부위를 고정시키는 제2환형부재(環形部材)와, 상기 제1환형부재상에 설치되고 상기 포토레지스트가 도포되는 영역의 가장자리 부위를 덮은 내경을 가지고 포토레지스트가 도포되지 않은 웨이퍼 가장자리부위를 식각으로부터 보호하기 위해 제2환형부재로 이루어진 것을 특징으로 한다.
본 발명은 종래 건식식각 장비의 문제점을 해결하기 위하여 웨이퍼 가장자리 부분의 포토레지스트가 없는 부분을 가려줄 수 있는 클램프구조르 채용하였다.
이에 따라 웨이퍼 가장자리 부분에서의 불필요한 식각이 행해지는 것을 방지할 수 있다.
제6도 및 제7도에 본 발명의 일실시예에 의한 반도체 제조장비의 웨이퍼 클램프를 나타내었다.
제6도는 건식식각 장비에서 웨이퍼를 고정시키기 위한 클램프부위를 위에 본 도면을 나타낸 것이며, 제7도는 제6도의 A-A'방향에 따른 단면도를 나타낸 것이다. 제7도에서 상기 종래의 제조장비를 나타낸 제2도와 동일한 부분은 동일한 참조부호를 붙이고 그 설명을 생략하였다.
제6도 및 제7도에 도시한 바와같이 본 발명의 일실시예에 의한 반도체 제조장비는 클램프(2)에 ⓐ부분을 덮어줄 수 있는 부분(2')을 추가로 형성한다. 즉, 종래구조의 웨이퍼를 고정시키는 부분은 그대로 두고 웨이퍼에 직접 접촉하지는 않으면서 웨이퍼의 가장자리 부분을 덮어주는 부분을 추가시켜 형성한다.
제8도는 본 발명의 다른 실시예로서 웨이퍼에 직접 접촉하지는 않으면서 웨이퍼의 가장자리 부분을 덮어 줄 수 있는 또 하나의 클램프(8)를 만들고 기존의 클램프(2)와 조합하여 사용한다.
상기와 같이 웨이퍼를 고정시키는 클램프를 웨이퍼를 고정시키는 부분외에 웨이퍼 가장자리의 일정부분을 웨이퍼에 접촉되지 않도록 하면서 덮을 수 있는 부분을 추가로 형성하게 되면 클램프의 오염을 막기 위해 웨이퍼의 가장자리 부분의 포토레지스트를 제거하더라도 이 부분이 플라즈마 또는 반응성 이온에 의해 식각되는 것을 방지할 수 있다. 이에 따라 웨이퍼 가장자리에서의 소정의 층이 침적되고 식각되는 공정이 반복됨에 따른 불순물입자의 발생가능성을 배제할 수 있게 된다.
본 발명에 의한 건식식각 장비의 클램프 형태는 상기한 형태에 제한되지 않으며 종래의 어떠한 클램프 형태에도 적용될 수 있다.
즉, 제9도 및 제10도에 도시된 바와같이 손가락형태의 클램프(Finger type clamp)또는 고리형태의 클램프(Ring type clamp)에도 적용이 가능하다.
이상 상술한 바와같이 본 발명에 의하면, 반도체 제조공정중 건식식각시에 생길 수 있는 불순물입자의 발생을 억제할 수 있어 반도체 제조시의 오염을 최소화하여 수율의 향상을 도모할 수 있게 된다.
Claims (2)
- 반도체 식각장비의 웨이퍼 클램프에 있어서, 웨이퍼상에 포토레지스트가 도포되는 영역의 직경보다는 큰 내경을 가지고 상기 웨이퍼의 가장자리 부분을 고정하는 내측 하단부를 가지며, 상기 포토레지스트의 도포 두께보다 높은 위치에서 상기 포토레지스트가 도포되는 영역의 가장자리를 덮도록 내측을 연장되어 포토레지스트가 도포되지 않은 웨이퍼 가장자리를 식각으로부터 보호하기 위한 내연부를 가지는 것을 특징으로 하는 웨이퍼 클램프.
- 반도체 식각장비의 웨이퍼 클램프에 있어서, 웨이퍼상에 포토레지스트가 도포되는 영역의 직경보다는 큰 내경을 가지며 상기 포토레지스트의 도포두께보다 더 두꺼운 두께를 가지고 상기 웨이퍼의 가장자리 부위를 고정하는 제1환형부재(環形部材)와, 상기 제1환형부재상에 설치되고 상기 포토레지스트가 도포되는 영역의 가장자리 부위를 덮는 내경을 가지고 포토레지스트가 도포되지 않은 웨이퍼 가장자리 부위를 식각으로부터 보호하기 위한 제2환형부재로 이루어진 것을 특징으로 하는 웨이퍼 클램프.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023804A KR960002761B1 (ko) | 1992-12-10 | 1992-12-10 | 웨이퍼 클램프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023804A KR960002761B1 (ko) | 1992-12-10 | 1992-12-10 | 웨이퍼 클램프 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016515A KR940016515A (ko) | 1994-07-23 |
| KR960002761B1 true KR960002761B1 (ko) | 1996-02-26 |
Family
ID=19345135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920023804A KR960002761B1 (ko) | 1992-12-10 | 1992-12-10 | 웨이퍼 클램프 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960002761B1 (ko) |
-
1992
- 1992-12-10 KR KR1019920023804A patent/KR960002761B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016515A (ko) | 1994-07-23 |
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