JPH0817390B2 - トランシ−バケ−ブルテスト回路 - Google Patents
トランシ−バケ−ブルテスト回路Info
- Publication number
- JPH0817390B2 JPH0817390B2 JP62206035A JP20603587A JPH0817390B2 JP H0817390 B2 JPH0817390 B2 JP H0817390B2 JP 62206035 A JP62206035 A JP 62206035A JP 20603587 A JP20603587 A JP 20603587A JP H0817390 B2 JPH0817390 B2 JP H0817390B2
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- JP
- Japan
- Prior art keywords
- transceiver
- test
- cable
- terminal
- transmission
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明はトランシーバケーブルテスト回路に係わり、
特にトランシーバケーブルの極性を送受信側でテストす
るトランシーバケーブルテスト回路に関する。
特にトランシーバケーブルの極性を送受信側でテストす
るトランシーバケーブルテスト回路に関する。
［発明の技術的背景とその問題点］ ローカルエリヤネットワーク（LAN）には同軸ケーブ
ルCoxを伝送媒体としたイーサネット（Ethernet）があ
る。イーサネットは第４図に示すように伝送媒体となる
同軸ケーブルCox、トランシーバ12、トランシーバケー
ブル11、端末13で構成する。同軸ケーブルCoxとトラン
シーバ12はコネクタ12cで分岐接続する。トランシーバ
ケーブル11の両端にはコネクタ12b、13bが設けられ、コ
ネクタ12bはトランシーバ12のコネクタ12aに接続する。
また、コネクタ13bは端末13のコネクタ13aと接続する。
トランシーバケーブル11の心線は送信線L1、受信線L2お
よび衝突表示線L3からなる６心３ペアの信号線として使
用する。端末13の送信部17から送信される送信信号はト
ランシーバケーブル11の送信線L1およびトランシーバ17
のケーブルドライバ14aを介して同軸ケーブルCoxへ送信
される。同軸ケーブルCoxからトランシーバ12に受信さ
れる受信信号はバンドパスフィルタ15、ケーブルドライ
バ14b、トランシーバケーブル11の受信線L2を経由して
端末３の受信部18へ送られる。
ルCoxを伝送媒体としたイーサネット（Ethernet）があ
る。イーサネットは第４図に示すように伝送媒体となる
同軸ケーブルCox、トランシーバ12、トランシーバケー
ブル11、端末13で構成する。同軸ケーブルCoxとトラン
シーバ12はコネクタ12cで分岐接続する。トランシーバ
ケーブル11の両端にはコネクタ12b、13bが設けられ、コ
ネクタ12bはトランシーバ12のコネクタ12aに接続する。
また、コネクタ13bは端末13のコネクタ13aと接続する。
トランシーバケーブル11の心線は送信線L1、受信線L2お
よび衝突表示線L3からなる６心３ペアの信号線として使
用する。端末13の送信部17から送信される送信信号はト
ランシーバケーブル11の送信線L1およびトランシーバ17
のケーブルドライバ14aを介して同軸ケーブルCoxへ送信
される。同軸ケーブルCoxからトランシーバ12に受信さ
れる受信信号はバンドパスフィルタ15、ケーブルドライ
バ14b、トランシーバケーブル11の受信線L2を経由して
端末３の受信部18へ送られる。
同軸ケーブルCoxへ送信した送信信号と他の端末13か
ら送信された送信信号が衝突すると衝突表示信号が形成
される。この衝突表示信号はローパスフィルタ16、ケー
ブルドライバ14c、トランシーバケーブル11の衝突表示
線L3を経由して端末13の衝突表示部18aへ送信される。
送信信号が衝突を起さず同軸ケーブルCoxへ送信される
とトランシーバ12の内部回路（図示してない）による若
干の遅延を生じた後でトランシーバケーブル11の受信線
L2に受信信号として現れる。同軸ケーブルCoxの伝送速
度は10Mbpsである。また、同軸ケーブルCoxおよびトラ
ンシーバケーブル11内の符号はマンチェスタ符号であ
る。マンチェスタ符号はシリアル信号であり、ビットセ
ル時間の前半部の50nSは符号化されるビット値の論理補
数である。また、ビットセルの後半部の50nSは符号化さ
れたビット値のままである。つまり、マンチェスタ符号
はビットセルを中心にして常に立上り（「１」の場合）
または立下る（「０」の場合）符号である。このため信
号中に同期用クロック信号が含まれていることになり、
かつ、連続して「０」または「１」が送受信された場合
でも交流信号とみなされる。したがって、送信線L1と受
信線L2はACカップリングが可能である。
ら送信された送信信号が衝突すると衝突表示信号が形成
される。この衝突表示信号はローパスフィルタ16、ケー
ブルドライバ14c、トランシーバケーブル11の衝突表示
線L3を経由して端末13の衝突表示部18aへ送信される。
送信信号が衝突を起さず同軸ケーブルCoxへ送信される
とトランシーバ12の内部回路（図示してない）による若
干の遅延を生じた後でトランシーバケーブル11の受信線
L2に受信信号として現れる。同軸ケーブルCoxの伝送速
度は10Mbpsである。また、同軸ケーブルCoxおよびトラ
ンシーバケーブル11内の符号はマンチェスタ符号であ
る。マンチェスタ符号はシリアル信号であり、ビットセ
ル時間の前半部の50nSは符号化されるビット値の論理補
数である。また、ビットセルの後半部の50nSは符号化さ
れたビット値のままである。つまり、マンチェスタ符号
はビットセルを中心にして常に立上り（「１」の場合）
または立下る（「０」の場合）符号である。このため信
号中に同期用クロック信号が含まれていることになり、
かつ、連続して「０」または「１」が送受信された場合
でも交流信号とみなされる。したがって、送信線L1と受
信線L2はACカップリングが可能である。
トランシーバケーブル11を敷設したとき、トランシー
バケーブル11の心線を両端のコネクタ12b、13bのピン端
子に布線する。心線の信号線のうち、送信線L1に使用す
る心線ペアと受信線L2に使用する心線ペアはACカップリ
ングであるが、マンチェスタ符号を送受できるよう正し
い極性で布線しなければならない。この極性テストは第
５図に示すイーサネットのトランシーバケーブルステト
回路19で行なう。イーサネットのトランシーバケーブル
テスト回路19はコネクタ19aと端子19bが設けてある。こ
のコネクタ19aをトランシーバケーブル11のコネクタ13b
に差込んでテストを開始する。テスト開始により特定パ
ターン発生部20で発生した試験パターンのテスト信号は
マンチェスタ変調回路21で変調され、トランシーバケー
ブル11の送信線L1を経由してケーブルドライバ14aへ送
信される。同軸ケーブルCoxへの送信が正常であれば受
信する試験パターンのテスト信号はケーブルドライバ14
bからトランシーバケーブル11の受信線L2へ返送され
る。返送された試験パターンのテスト信号はマンチェス
タ復調回路22で復調される。復調された試験パターンの
テスト信号はスタートフラグ検出部24でスタート時点を
検出される。スタート時点が検出されると比較パターン
発生部25から比較パターンがパターン比較回路23へ送出
される。パターン比較の結果が不整合なら端子19bから
エラー信号を出力する。
バケーブル11の心線を両端のコネクタ12b、13bのピン端
子に布線する。心線の信号線のうち、送信線L1に使用す
る心線ペアと受信線L2に使用する心線ペアはACカップリ
ングであるが、マンチェスタ符号を送受できるよう正し
い極性で布線しなければならない。この極性テストは第
５図に示すイーサネットのトランシーバケーブルステト
回路19で行なう。イーサネットのトランシーバケーブル
テスト回路19はコネクタ19aと端子19bが設けてある。こ
のコネクタ19aをトランシーバケーブル11のコネクタ13b
に差込んでテストを開始する。テスト開始により特定パ
ターン発生部20で発生した試験パターンのテスト信号は
マンチェスタ変調回路21で変調され、トランシーバケー
ブル11の送信線L1を経由してケーブルドライバ14aへ送
信される。同軸ケーブルCoxへの送信が正常であれば受
信する試験パターンのテスト信号はケーブルドライバ14
bからトランシーバケーブル11の受信線L2へ返送され
る。返送された試験パターンのテスト信号はマンチェス
タ復調回路22で復調される。復調された試験パターンの
テスト信号はスタートフラグ検出部24でスタート時点を
検出される。スタート時点が検出されると比較パターン
発生部25から比較パターンがパターン比較回路23へ送出
される。パターン比較の結果が不整合なら端子19bから
エラー信号を出力する。
上記の従来のトランシーバケーブルテスト回路19はマ
ンチェスタ変調回路21、マンチェスタ復調回路22等の複
雑な回路で構成されているので部品点数が多くかつ高価
である等の欠点を有している。
ンチェスタ変調回路21、マンチェスタ復調回路22等の複
雑な回路で構成されているので部品点数が多くかつ高価
である等の欠点を有している。
［発明の目的］ 本発明は上述した点に鑑みなされたもので、簡単な回
路構成でトランシーバケーブルの極性テストができるト
ランシーバケーブルテスト回路を提供することを目的と
する。
路構成でトランシーバケーブルの極性テストができるト
ランシーバケーブルテスト回路を提供することを目的と
する。
［発明の概要］ 本発明によるトランシーバケーブルテスト回路は伝送
媒体に用いる同軸ケーブルと、同軸ケーブルから送信お
よび受信信号を送受信するトランシーバと、このトラン
シーバと端末の送受信部を接続する送信線並びに受信線
を設けたトランシーバケーブルで編成されたローカルエ
リヤネットワークのトランシーバケーブルの極性をテス
トする。トランシーバケーブルテスト回路は端末の送信
部から上記送信線へ送信される試験パターン「０」
「１」に対応してデュテイ比１対２のテスト信号を出力
するテスト信号発生手段と、テスト信号の受信された試
験パターン「１」の立上りエッジからデュテイ比１に相
当する遅延時間後に、受信した試験パターンが「０」か
「１」かを判定する論理判定手段で構成する。
媒体に用いる同軸ケーブルと、同軸ケーブルから送信お
よび受信信号を送受信するトランシーバと、このトラン
シーバと端末の送受信部を接続する送信線並びに受信線
を設けたトランシーバケーブルで編成されたローカルエ
リヤネットワークのトランシーバケーブルの極性をテス
トする。トランシーバケーブルテスト回路は端末の送信
部から上記送信線へ送信される試験パターン「０」
「１」に対応してデュテイ比１対２のテスト信号を出力
するテスト信号発生手段と、テスト信号の受信された試
験パターン「１」の立上りエッジからデュテイ比１に相
当する遅延時間後に、受信した試験パターンが「０」か
「１」かを判定する論理判定手段で構成する。
［発明の実施例］ 本発明をイーサネットに適用したトランシーバケーブ
ルテスト回路の一実施例につき図面にしたがって詳述す
る。
ルテスト回路の一実施例につき図面にしたがって詳述す
る。
第１図と第４図で同一のものには同じ符号を付してあ
るから説明は省略する。
るから説明は省略する。
第１図において１はイーサネットのトランシーバケー
ブルテスト回路である。イーサネットのトランシーバケ
ーブルテスト回路１はコネクタ1aおよび端子1bを有し、
テスト信号発生手段は20MHz発振器２およびバイナリカ
ウンタ３で構成する。バイナリカウンタ３の出力はケー
ブルドライバ５を介してコネクタ1aへ出力する。論理判
定手段はモノマルチ回路９とＤフリップフロップ10で構
成する。Ｄフリップフロップ10は受信した試験パターン
の立上り時点から50nS遅延して動作し、動作後50nS経過
してから復旧するよう構成する。Ｄフリップフロップ10
の端子CKは単安定マルチバイルベータ10の端子と結線
する。またＤフリップフロップ10の端子Ｄはケーブルレ
シーバ６の端子6aと結線する。図中符号７、８はパルス
トランス、5a、6a、6bはアンプ、R1〜R11は抵抗、9aは
時定数用抵抗、9bは時定数用コンデンサである。
ブルテスト回路である。イーサネットのトランシーバケ
ーブルテスト回路１はコネクタ1aおよび端子1bを有し、
テスト信号発生手段は20MHz発振器２およびバイナリカ
ウンタ３で構成する。バイナリカウンタ３の出力はケー
ブルドライバ５を介してコネクタ1aへ出力する。論理判
定手段はモノマルチ回路９とＤフリップフロップ10で構
成する。Ｄフリップフロップ10は受信した試験パターン
の立上り時点から50nS遅延して動作し、動作後50nS経過
してから復旧するよう構成する。Ｄフリップフロップ10
の端子CKは単安定マルチバイルベータ10の端子と結線
する。またＤフリップフロップ10の端子Ｄはケーブルレ
シーバ６の端子6aと結線する。図中符号７、８はパルス
トランス、5a、6a、6bはアンプ、R1〜R11は抵抗、9aは
時定数用抵抗、9bは時定数用コンデンサである。
［発明の作用］ 20MHz発振器２が発振すると第１図に示す端子3aから
第２図（Ａ）の試験パターンを出力する。パルストラン
ス７、８とコネクタ1aとの結線が正常であり、カつ第４
図に示すコネクタ12b、12aとトランシーバ12内のパルス
トランス（図示してない）の極性が正しければ第１図の
パルストランス８で受信した試験パターンは第２図
（Ｂ）に示すとおりとなる。単安定マルチバイブレータ
９は受信した試験パターンの立上り時点より時間τだけ
遅延して第２図（Ｃ）に示す時間τのパルスを発生す
る。ただし単安定マルチバイブレータ９の端子はＬレ
ベルなので端子1bにエラー出力は発生しない。
第２図（Ａ）の試験パターンを出力する。パルストラン
ス７、８とコネクタ1aとの結線が正常であり、カつ第４
図に示すコネクタ12b、12aとトランシーバ12内のパルス
トランス（図示してない）の極性が正しければ第１図の
パルストランス８で受信した試験パターンは第２図
（Ｂ）に示すとおりとなる。単安定マルチバイブレータ
９は受信した試験パターンの立上り時点より時間τだけ
遅延して第２図（Ｃ）に示す時間τのパルスを発生す
る。ただし単安定マルチバイブレータ９の端子はＬレ
ベルなので端子1bにエラー出力は発生しない。
誤接続で、受信した試験パターンの極性が反転する
と、単安定マルチバイブレータ９は極性反転した試験パ
ターンの立上り時点から時間τ遅延して動作し、50nS後
に復旧するパルスを発生する。このとき、Ｄフリップフ
ロップ10の端子Ｄは単安定マルチバイブレータ９の端子
によりＨレベルとなっているので端子1bは第３図
（Ｄ）に示すエラー出力が発生する。
と、単安定マルチバイブレータ９は極性反転した試験パ
ターンの立上り時点から時間τ遅延して動作し、50nS後
に復旧するパルスを発生する。このとき、Ｄフリップフ
ロップ10の端子Ｄは単安定マルチバイブレータ９の端子
によりＨレベルとなっているので端子1bは第３図
（Ｄ）に示すエラー出力が発生する。
［発明の効果］ 本発明によるトランシーバケーブルテスト回路は端末
の送信部から送信線へ送信される試験パターン「０」と
「１」に対応したデュテイ比１対２のテスト信号を出力
するテスト信号発生手段と、テスト信号の受信された試
験パターン「１」の立上りエッジからデュテイ比１に相
当する遅延時間後に、受信した試験パターンが「０」か
「１」かを判定する論理判定手段とを具備した構成とし
てあるため、試験に関する論理構造が単純なところに特
徴を有している。このため、回路部品が従来に比べて削
減でき、かつ、回路が簡略化できる効果がある。
の送信部から送信線へ送信される試験パターン「０」と
「１」に対応したデュテイ比１対２のテスト信号を出力
するテスト信号発生手段と、テスト信号の受信された試
験パターン「１」の立上りエッジからデュテイ比１に相
当する遅延時間後に、受信した試験パターンが「０」か
「１」かを判定する論理判定手段とを具備した構成とし
てあるため、試験に関する論理構造が単純なところに特
徴を有している。このため、回路部品が従来に比べて削
減でき、かつ、回路が簡略化できる効果がある。
第１図は本発明によるトランシーバケーブルテスト回路
の満実施例を示すブロック図、第２図（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）、第３図（Ａ）、（Ｂ）、（Ｃ）、
（Ｄ）は第１図に係わるタイミングチャート、第４図は
トランシーバケーブルのブロック図、第５図は従来のト
ランシーバケーブルテスト回路のブロック図である。 １……トランシーバケーブルテスト回路 ２……20MHz発振器 ３……バイナリカウンタ（テスト信号発生手段） ５……ケーブルドライバ ６……ケーブルレシーバ ７、８……パルストランス ９……単安定マルチバイブレータ 10……Ｄフリップフロップ
の満実施例を示すブロック図、第２図（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）、第３図（Ａ）、（Ｂ）、（Ｃ）、
（Ｄ）は第１図に係わるタイミングチャート、第４図は
トランシーバケーブルのブロック図、第５図は従来のト
ランシーバケーブルテスト回路のブロック図である。 １……トランシーバケーブルテスト回路 ２……20MHz発振器 ３……バイナリカウンタ（テスト信号発生手段） ５……ケーブルドライバ ６……ケーブルレシーバ ７、８……パルストランス ９……単安定マルチバイブレータ 10……Ｄフリップフロップ
Claims (1)
- 【請求項１】伝送媒体に用いる同軸ケーブルと、該同軸
ケーブルから送信および受信信号を送受信するトランシ
ーバと、該トランシーバと端末の送受信部を接続する送
信線並びに受信線を設けたトランシーバケーブルとを具
備したトランシーバケーブルにおいて、上記端末の送信
部から上記送信線へ送信される試験パターン「０」
「１」に対応したデュテイ比１対２のテスト信号を出力
するテスト信号発生手段と、テスト信号の受信された試
験パターン「１」の立上りエッジからデュテイ比１に相
当する遅延時間後に受信した試験パターンが「０」か
「１」かを判定する論理判定手段とを具備し、論理判定
に応じて送信線並びに受信線の極性をテストするよう構
成したことを特徴とするトランシーバケーブルテスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206035A JPH0817390B2 (ja) | 1987-08-18 | 1987-08-18 | トランシ−バケ−ブルテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206035A JPH0817390B2 (ja) | 1987-08-18 | 1987-08-18 | トランシ−バケ−ブルテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6448551A JPS6448551A (en) | 1989-02-23 |
| JPH0817390B2 true JPH0817390B2 (ja) | 1996-02-21 |
Family
ID=16516819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62206035A Expired - Lifetime JPH0817390B2 (ja) | 1987-08-18 | 1987-08-18 | トランシ−バケ−ブルテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817390B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141086A (ja) * | 2005-11-21 | 2007-06-07 | Renesas Technology Corp | マイクロプロセッサ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI82797C (fi) * | 1989-05-02 | 1991-04-10 | Kone Oy | Foerfarande och anordning foer att skydda ett dataoeverfoeringsnaet. |
-
1987
- 1987-08-18 JP JP62206035A patent/JPH0817390B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141086A (ja) * | 2005-11-21 | 2007-06-07 | Renesas Technology Corp | マイクロプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6448551A (en) | 1989-02-23 |
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