JPH081736B2

JPH081736B2 - アナログ・デジタル信号変換装置

Info

Publication number: JPH081736B2
Application number: JP3157000A
Authority: JP
Inventors: ザドウスキージークベルト
Original assignee: ディジタルイクイプメントインターナショナルゲゼルシャフトミットベシュレンクテルハフツング
Priority date: 1990-06-29
Filing date: 1991-06-27
Publication date: 1996-01-10
Anticipated expiration: 2011-01-10
Also published as: EP0464477A2; EP0464477B1; DE69131675D1; JPH05217289A; CA2045963A1; CA2045963C; DE4020875A1; EP0464477A3; US5239423A; DE69131675T2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶デバイスの読み出
しヘッドによって記憶媒体を検知することによって読み
出されたアナログ読み出し信号をデジタル信号に変換す
るための処理及び回路装置に関する。なお、これらの処
理及び回路装置では、かつてはアナログ読み出し信号が
取り扱われていた。

【０００２】

【従来の技術】多量のデータを記憶するため、マス記憶
では、情報は移動中の磁気あるいは光媒体へと書き込ま
れる。これに関連して、データはビット列にコード化さ
れ、その後、このビット列は書き込みヘッドによって媒
体上に磁束変化の形態で書き込まれる。

【０００３】情報を検索するため、データは読み出しヘ
ッドによって読み出され、そして読み出しチャンネルに
よって元のビット列にデコードされる。これに関連し
て、ＭＦＭ（ＭｏｄｉｆｉｅｄＬｅｎｇｔｈＭｏ
ｄｕｌａｔｉｏｎ）プロセス、ＲＬＬ（ＲｕｎＬｅｎ
ｇｔｈＬｉｍｉｔｅｄ）、１．７プロセス、ＲＬＬ
２．７プロセスといった様々なコード化プロセスが使用
される。その結果、これらは異なる記憶容量と異なる転
送レートを持ち、データが磁束変化に変換されるという
共通のファクタを持つ。

【０００４】読み出しチャンネルの目的は、読み出しヘ
ッドによって受け取られた微弱な読み出し信号を、デジ
タル信号／情報に連続的に変換することが可能となるよ
う処理するということにある。これに関連して、読み出
しヘッドによって読み出された信号は、従来はまず初め
に、増幅及びフィルタリング、線型歪みの補償、振幅制
御のようなものによって調整される。その後、信号最大
値を決定するため、このアナログ信号を微分し、スレッ
シュホールド値検出器でスレッシュホールド値と比較
し、こうしてデジタル情報を完成するのである。コード
化されたデジタル信号はその後、デコーダにおいて元の
ビット列にデコードされる。

【０００５】従来技術では、スレッシュホールド値の超
過を、磁束の変化が起きたか起きないかの規準として用
いていた。この従来技術の欠点は、誤って検出された磁
束変化をそれ自身に示して、干渉レベル（信号対雑音比
あるいは、信号量対干渉量比）が悪くなった場合に明白
となる。データのデコード動作のエラー率は、信号対雑
音比によるため、記憶密度が増加するにつれ、高電力記
憶に対する磁束変化の規準はさらにより重大なものとな
る。電流記憶がおよそ２０〜２６ｄＢ信号対雑音比より
下になりつつあるとき、エラー率は増加する。これらの
エラーは、限界内のものならば、エラー訂正手続きを用
いて訂正され得る。しかしながら、このエラー訂正手続
きは、全記憶システムにおいてかなりの時間消費を必要
とし、したがって、その最大到達可能データスループッ
トは理論上可能なデータスループットと比較して減少す
ることとなる。

【０００６】

【発明の概要】これにひきかえ、本発明は、上で述べた
型のプロセス及び回路装置を改善し、小さな信号量対干
渉量比を有する小さな信号対雑音比をもつときでさえ、
データデコード動作のエラー率を最小に保持することを
可能とすることを目的とする。この目的は、処理された
アナログ読み出し信号が検知され、通常の読み出し信号
に対応する記憶された読み出し信号比較パターンと比較
され、ある相関関係が存在することが明かとなった場合
には読み出し信号のこの部分は読み出しパルスとみなさ
れ、読み出し信号のこの部分が一致しなかった場合には
ノンパルスとしてみなされるといった形で解決される。

【０００７】本発明は、アナログ信号をデジタル信号に
変換する処理に幅広く適用される。このアナログ信号
は、記憶媒体を検知して記憶デバイスの読み出しヘッド
によって読み出される。ここでこのアナログ信号は認識
可能な形態をしており、以下の段階によって特徴づけら
れる変換の前に処理される。これらの段階というのは、
処理されたアナログ読み出し信号の形態を検知し、通常
の読み出し信号に対応する記憶された読み出し信号比較
パターンと比較し、これと一致した場合、これは特定の
相関関係が存在する時に与えられるのであるが、このよ
うな場合には、アナログ信号の比較された部分を読み出
しパルスとみなし、読み出し信号の比較された部分が一
致しない場合には、読み出されていないノンパルスとみ
なすというものである。

【０００８】本発明はまた、記憶媒体を検知して記憶媒
体の読み出しヘッドによって読み出されたアナログ信号
をデジタル信号に変換する回路装置であって、アナログ
読み出し信号を処理するデバイスと、記憶されたビット
列に対応したビット列で決定される信号／データをデコ
ードするためのデコーダを有する。この回路装置は、処
理されたアナログ読み出し信号を記憶する短期間信号記
憶装置と、通常の読み出し信号に対応した読み出し信号
比較パターンを記憶する曲線形状記憶装置と、処理され
たアナログ読み出し信号を複数のパルス区分に分割し、
これら分割されたパルス区分の上昇エッジ区分、最大区
分、下降エッジ区分の各々を読み出し信号比較パターン
の対応部分と比較して、処理されたアナログ読み出し信
号と通常の読み出し信号との間で相関を発生させるデー
タ相関器と、ある特定の相関が存在するときに読み出し
インパルスを発するスレッシュホールド値検出器とを有
したデータ相関器を備えていることを特徴とする。本発
明では、このような装置を用いて波形の相関を行う。

【０００９】波型の相関を利用した本発明の利点は、雑
音や他の干渉信号を非常によく排除することができると
いうことにある。これにより、改善されたデータ安全性
及び保全性が補償され得る。本発明を用いれば、信号対
雑音比が小さい場合であってもデータデコード動作のエ
ラー率を小さく保つことができ、また一般にエラー率を
減少させることができるため、実際に達成されるデータ
スループットと理論上可能なデータスループットとがお
互いに非常に近接したものとなる。

【００１０】本発明は、スレッシュホールド値の超過を
磁束変化を知覚するための規準として用いる従来技術と
は全く異なり、読み出し信号の信号形態を、磁束変化を
知覚するための規準として利用する。従来技術において
は、最小でも２０ｄＢ以上でなければ安全に測定できな
かったのに対し、本発明ではたったの３ｄＢの信号対雑
音比まで測定可能である。

【００１１】

【実施例】図１に示された通常の読み出しチャンネルの
ブロック回路図において、読み出しヘッドによって検知
されたアナログ読み出し信号ＲＤは、前置増幅器１に与
えられる。ここで、読み出し信号ＲＤは一般に、より低
い電圧領域で電圧値に増幅される。前置増幅器１の出力
信号は、ローパスフィルター（ＴＰ）２に与えられ、こ
のローパスフィルタは望ましくない高周波数妨害信号を
フィルタにかけて取り除く。

【００１２】補償器３において、パケット実行時間歪み
のような磁気減少や電気特性のために歪んだ位相である
読み出し信号ＲＤの線型歪みが補償される。この補償器
３の出力信号は、アナログ読み出し信号の振幅制御のた
めに制御回路に与えられる。振幅制御のための制御回路
は、可変増幅器４、全波整流器５、補償器積分器６を代
わる代わる有する。この接続において、補償器／積分器
６の出力信号は可変増幅器４へ戻され、与えられる。

【００１３】記録媒体におけるエラーのため、読み出し
信号の振幅は変化してしまうことがある。出力信号にお
いて一定の振幅アナログ信号Ａを与えるよう自動振幅制
御が制御回路によって制御され、こうして読み出し信号
の振幅は変更され得る。この読み出し信号は微分器７に
与えられる。微分器７において、このアナログ読み出し
信号は信号最大値を決定するために微分され、微分器７
の出力では、処理されたアナログ読み出し信号ＲＤ＊と
微分された読み出し信号ＲＤ’が存在する。

【００１４】データ検出器８では、この微分されたアナ
ログ読み出し信号ＲＤ’とまた任意に処理されたアナロ
グ読み出し信号ＲＤ＊がスレッシュホールド値と比較さ
れ、そしてデジタル信号／情報に変換される。これに関
連して、信号の存在が論理「１」として判断され、残り
の、つまり「信号がない」ものは論理「０」として判断
される。このデジタル信号はその後、デコーダ９におい
て、図示した例ではＮＲＺ（ｎｏｎ−ｒｅｔｕｒｎ−ｔ
ｏ−ｚｅｒｏ）データにデコードされる。これは元のビ
ット列に対応する。

【００１５】本発明による工程あるいは本発明による回
路装置では、微分器９及びデータデコーダ８の変わりに
データ相関器１０が使用され、図２にそのブロック回路
図が示されている。データ相関器１０は、アナログパイ
プライン１１、相関器１２、及びマイクロプロセッサ１
４に接続された曲線形状記憶装置１３を有する。

【００１６】アナログパイプライン１１の場合、これは
アナログ短期間記憶装置であり、これには振幅制御のた
めの制御回路の出力信号Ａ（図１と比較せよ）が与えら
れる。アナログパイプライン１１の目的は、アナログ読
み出し信号の短期間記憶と、この信号のサンプルを時間
照合することにある。その機能は、処理が連続的であり
クロックの必要がないということを除けば、直列入力と
並列出力を有するシフトレジスタと同様のものである。

【００１７】実際の読み出し信号は連続的にアナログ短
期間記憶装置に沿って流れる。このアナログパイプライ
ン１１は、等しい時間遅延距離でｎ個のタップ、以下単
にタップと呼ぶ、を有する。これらのタップにおいてこ
の信号状態は、様々な点において丁度よい時に同時に取
り出すことができる。タップ数は、相関あるいは全シス
テムの正確さ及びその質を決定する。

【００１８】アナログパイプラインの全長は、好ましい
ものでは、読み出しパルスの幅を持ち、それは一般には
１０ナノ秒の領域にある。アナログパイプラインとし
て、例えば、信号を遅延させる送信線を使用することが
できる。このように、例えば、５０オーム同軸ケーブル
を用いて、約５ｎｓｅｃ／ｍ遅延とすることができる。

【００１９】しかしながら、アナログパイプラインとし
て、実質的に分散された容量を持つインダクタンスを備
える遅延線を使用することもできる。これは図３に示さ
れている。この遅延線は、端タップ及び、その上に複数
のコンデンサを形成する容量層を有しており、各々の場
合において一方の電極はアースされ、各々の場合におい
てもう一方の電極は遅延線と接続されている。それゆ
え、この遅延線は、分散された容量Ｃ’と、分散された
インダクタンスＬ’を有する。この遅延線には連続的に
入力信号ＲＤが与えられ、端タップにおいてちょうどよ
い時に様々な時点において同時に取り出すことができ
る。

【００２０】このような遅延線を用いて、現在では、１
００ピコ秒〜１マイクロ秒の遅延が達成される。また、
アナログパイプラインとして、例えば増幅器記憶装置の
ような、他のアナログ短期間信号記憶装置を使用するこ
とができる。これは容量によって決定され、トランジス
タのカットオフ反応と同じように遅延時間を有するため
に、増幅器段階の対応する数によって同様の短期間信号
記憶装置を達成することができる。

【００２１】本発明によるデータ相関器を、図４に示さ
れたブロック回路図を参照しながら以下により詳細に述
べる。この実施例において、アナログパイプライン１１
は、ｎ＝９個のタップを有し、そこで信号Ｒ１〜Ｒ９は
取り出される。図４に示された実施例において、相関器
１２はディバイダ３１〜３３、比較器３４及び、ディバ
イダ３５〜３７と同様に７つの加算器２１〜２７を有す
る。これに関連して、各々の場合において、対応するス
イッチによって実行され得るアナログ計算機能が問題で
ある。曲線形状記憶装置１３は７つの記憶装置４１〜４
７を有する。

【００２２】上で既に述べたように、このアナログパイ
プライン１１は、９つのタッピング即ちタップを有し、
その各々の場合において、信号Ｒ１〜Ｒ９が取り出され
る。信号Ｒ１は加算器２１の第１の入力に与えられ、信
号Ｒ２は加算器２２の第１の入力に与えられる。信号Ｒ
３は、加算器２１の第２の入力と加算器２３の第１の入
力に与えられる。信号Ｒ４は、加算器２２の第２の入力
と加算器２４の第１の入力に与えられる。信号Ｒ５は、
加算器２３の第２の入力と加算器２４の第２の入力及び
加算器２５の第１の入力に与えられる。信号Ｒ６は、加
算器２４の第３の入力と加算器２６の第１の入力に与え
られる。信号Ｒ７は、加算器２５の第２の入力と加算器
２７の第１の入力に与えられる。信号Ｒ８は、加算器２
６の出し２の入力と加算器２７の第１の入力に与えられ
る。信号Ｒ８は、加算器２６の第２の入力に与えられ、
信号Ｒ９は加算器２７の第２の入力に与えられる。

【００２３】加算器２１に存在する出力信号Ｓ１はディ
バイダ３１に与えられ、加算器２２の出力にある信号Ｓ
２はディバイダ３２に与えられ、加算器２３の出力にあ
る信号Ｓ３はディバイダ３３に与えられる。加算器２４
の出力に存在する信号Ｓ４は比較器３４に与えられる。
加算器２５の出力に存在する信号Ｓ５はディバイダ３５
に与えられ、加算器２６の出力に存在する信号Ｓ６はデ
ィバイダ３６に与えられ、加算器２７の出力に存在する
信号Ｒ７はディバイダ３７に与えられる。

【００２４】上ですでに述べたように、曲線形状記憶装
置１３は記憶装置４１〜４７を持つ。曲線形状記憶装置
１３は、一般的な読み出し信号の時間照合イメージ（ｔ
ｉｍｅｃｏｌｌａｔｅｄｉｍａｇｅ）をアナログ電
圧値の形態で記憶し、それらはマイクロプロセッサ１４
から記憶装置４１〜４７に与えられる。図４から明かな
ように、記憶装置４１の出力に存在する信号Ｍ１はディ
バイダ３１に与えられ、記憶装置４２の出力に存在する
信号Ｍ２はディバイダ３２に与えられ、記憶装置４３の
出力に存在する信号Ｍ３はディバイダ３３に与えられ、
記憶装置４４の出力に存在する信号Ｒ４は比較器３４に
与えられ、記憶装置４５の出力に存在する信号Ｍ５はデ
ィバイダ３５に与えられ、記憶装置４６の出力に存在す
る信号Ｍ６はディバイダ３６に与えられ、記憶装置７の
出力に存在する信号Ｍ７はディバイダ３７に与えられ
る。

【００２５】相関器１０は、アナログパイプライン１１
に連続的に与えられた実際の読み出し信号を、記憶され
たパターンと比較するという目的をもつ。実際の読み出
し信号の振幅依存を最小にするため、比較は、「上
昇」、「最大」、「下降」という３つの領域に分割され
る。このため、記憶装置４１〜４３は「上昇」領域の上
昇比較値Ｍ１、Ｍ２、Ｍ３を含み、記憶装置４４は比較
パターン読み出し信号の振幅Ｍ４の平均最大値を含み、
そして記憶装置４５〜４７は「下降」領域のスロープ比
較値Ｍ５〜Ｍ７を含む。

【００２６】「上昇」領域で相関を計算するため、信号
Ｒ１〜Ｒ５がアナログパイプラインから取り出され、記
憶装置４１〜４３の出力に存在する信号Ｍ１〜Ｍ３が用
いられる。加算器２１、加算器２２、及び加算器２３の
機能ブロックでは、読み出し信号の上昇を計算するため
に以下の式によって差分が作られる。

【００２７】Ｓ_ｉ＝Ｒ_ｉ＋２−Ｒ_ｉ（１）ここでｉは１〜３の間を移動し、各々の場合において、
中間結果Ｓ_ｉ（Ｓ１，Ｓ２，Ｓ３）が加算器２１、２
２、あるいは２３のそれぞれに存在する。これは、加算
器２１の出力における中間結果はＳ１＝Ｒ３−Ｒ１、加
算器２２の出力における中間結果はＳ２＝Ｒ４−Ｒ２、
そして加算器２３の出力における中間結果はＳ３＝Ｒ５
−Ｒ３であるいうことを意味する。

【００２８】その後、ディバイダ３１、ディバイダ３２
及び、ディバイダ３３において、個々の相関が以下の公
式に従って作られる。

【００２９】

【数１】

【００３０】ここでｉは１から３を動く。Ｑ_ｉはディバ
イダ３１〜３３に存在する出力Ｑ_１、Ｑ_２、Ｑ_３を表
し、信号Ｍ１、Ｍ２及びＭ３は通常の読み出し信号のソ
ース４１〜４３上昇比較値によって与えられたものであ
る。「最大」領域における相関の計算は、信号Ｒ４、Ｒ
５及びＲ６を、記憶装置４４から与えられた信号Ｍ４と
比較することによって行う。

【００３１】機能ブロック加算器２４において、実際の
読み出し信号の予想ピーク振幅の演算手段は、中間結果
Ｓ４として以下の公式に従って決定される。

【００３２】

【数２】

【００３３】その後、比較器３４において、この中間結
果Ｓ４は、記憶装置４４から与えられた信号Ｍ４と以下
の式に従って比較され、そうして個々の相関が決定され
る。

【００３４】

【数３】

【００３５】ここで、個々の相関Ｑ^４は比較器３４に対
する開始信号を表す。パラメータＣは９つのタップを有
している時は経験により、０．４ ≦ ｃ ≦ ０．６の領域にある。

【００３６】このパラメータＣは、タップ数をより多く
すればそれに応じて変えなければならない。符号を除け
ば、「下降」における相関の計算は、信号Ｒ５〜Ｒ９と
信号Ｍ５、Ｍ６、Ｍ７との比較により、「上昇」におけ
るものと同様に行う。このように、機能ブロック加算器
２５、加算器２６及び加算器２７において、読み出し信
号の変化を計算するための差は、式（１）に従い、ｉが
５から７を動くことで作られる。加算器２５の出力にお
ける中間結果として、信号Ｓ５＝Ｒ７−Ｒ５が、加算器
２６の出力において信号Ｓ６＝Ｒ８−Ｒ６が、そして加
算器２７の出力として信号Ｓ７＝Ｒ６−Ｒ７が作られ
る。

【００３７】その後、「上昇」領域内の時に、ディバイ
ダ３５内で出力信号Ｑ５が、ディバイダ３６内で出力信
号Ｑ６が、そしてディバイダ３７内で出力信号Ｑ７が、
式（２）に従って、ｉが５から７を動くことにより作ら
れる。これらの出力信号Ｑ１〜Ｑ７は加算器２８に与え
られ、その出力Ｄは、全相関ファクタＣＯＲＲを、以下
の公式に従って個々の相関Ｑ_ｉの演算手段として決定す
る。

【００３８】

【数４】

【００３９】図４に示された例においてはｎ＝９であ
る。全相関ファクタＣＯＲＲは、デジタル化するために
スレッシュホールド検出器１５に与えられる。スレッシ
ュホールド値検出器１５の出力において論理「１」を存
在させるような全相関ファクタは、システムの要求によ
るものであり、それぞれのケースにおいて、そのシステ
ムがどの位の干渉距離を許すかによるものである。

【００４０】例えばより小さな干渉距離は無視されるべ
き場合には、スレッシュホールド検出器１５の出力にお
いて論理「１」が存在するかどうかを決定する全相関フ
ァクタＣＯＲＲは、例えば０．８といった相対的に高い
ものに選ばれる。曲線形状記憶装置１３のおかげで、通
常の読み出しインパルスの時間照合イメージは、アナロ
グ電圧比較値あるいは勾配比較値の形状で、マイクロプ
ロセッサ１４から与えられ、またそれは適当な技術を使
用して最適な効能を達成することができる。このよう
に、例えば反復アルゴリズムにより、曲線形状記憶装置
１３にとって最適な比較パターンを、記憶媒体上のテス
トトレースの個々のシステムで自動的に決定することが
できる。こうして、とりわけ、曲線形状記憶装置１３に
記憶された理想的な曲線形状を示している値を、個々の
読み出しヘッドあるいは記憶媒体の個々の特性データに
整合することができる。

【００４１】類似の静的信号Ｍ_ｉ（Ｍ１〜Ｍ７）を記憶
するために記憶装置４１〜４７に対して適合させたもの
に、特にデジタル／アナログ（Ｄ／Ａ）コンバータがあ
る。これに関連して、電圧値あるいは勾配値がマイクロ
プロセッサによりＤ／Ａコンバータに書き込まれ、そし
て、もしそれが適当ならば、最適化のためにこれによっ
ても変形される。

【００４２】当業者ならば本発明を更に改良させること
ができるだろう。例えば、並列入力信号を処理するため
に多数のデータ相関器を使用することによってデータス
ループットを加速させることも可能である。

【図面の簡単な説明】

【図１】図１は、読み出しチャンネルのブロック回路図
である。

【図２】図２は、本発明によるデータ相関器のブロック
回路図である。

【図３】図３は、図２に従った本発明によるデータ相関
器のアナログパイプラインの実施例の回路図である。

【図４】図４は、９個のタップを有する本発明による図
２に従ったデータ相関器のブロック回路図である。

【符号の説明】１前置増幅器２ローパスフィルタ３補償器４可変増幅器５全波整流器６補償器積分器７微分器８データ検出器１０データ相関器１１アナログパイプライン１２相関器１３曲線形状記憶装置１４マイクロプロセッサ

Claims

【特許請求の範囲】

【請求項１】記憶媒体を検知して記憶媒体の読み出し
ヘッドによって読み出されたアナログ信号をデジタル信
号に変換する回路装置であって、アナログ読み出し信号
を処理するデバイスと、記憶されたビット列に対応した
ビット列で決定される信号／データをデコードするため
のデコーダとを有した回路装置において、該回路装置は
データ相関器（１０）を有し、該データ相関器（１０）
が、処理されたアナログ読み出し信号を記憶する短期間信号
記憶装置（１１）と、通常の読み出し信号に対応した読み出し信号比較パター
ンを記憶する曲線形状記憶装置（１３）と、処理されたアナログ読み出し信号を複数のパルス区分に
分割し、これら分割されたパルス区分の上昇エッジ区
分、最大区分、下降エッジ区分の各々を読み出し信号比
較パターンの対応部分と比較して、処理されたアナログ
読み出し信号と通常の読み出し信号との間で相関を発生
させるデータ相関器（１２）と、ある特定の相関が存在するときに読み出しインパルスを
発するスレッシュホールド値検出器（１５）と、を備えていることを特徴とする回路装置。