JPH08172170A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08172170A JPH08172170A JP6316491A JP31649194A JPH08172170A JP H08172170 A JPH08172170 A JP H08172170A JP 6316491 A JP6316491 A JP 6316491A JP 31649194 A JP31649194 A JP 31649194A JP H08172170 A JPH08172170 A JP H08172170A
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Abstract
(57)【要約】
【目的】トレンチ型キャパシタを有するＤＲＡＭセルの
面積の縮小化、低アスペクト比でのトレンチ加工を可能
する。 【構成】半導体基板に形成されたトレンチの内面に形成
されたキャパシタプレート６と、メモリーセルの素子形
成領域下のトレンチの側壁および底部にそれぞれ形成さ
れたキャパシタ絶縁膜８、９およびストレージノード１
０と、キャパシタを所定の方向に沿って複数個に分割す
る分割用絶縁膜１４と、分割用絶縁膜上に形成され、半
導体基板と電気的に接続した半導体単結晶膜１５と、半
導体単結晶膜上に形成され、かつ、ソース／ドレイン領
域１２ａ／１２ｂの一部がキャパシタのストレージノー
ドと電気的に接続されたトランスファゲート用トランジ
スタとを具備することを特徴とする。
面積の縮小化、低アスペクト比でのトレンチ加工を可能
する。 【構成】半導体基板に形成されたトレンチの内面に形成
されたキャパシタプレート６と、メモリーセルの素子形
成領域下のトレンチの側壁および底部にそれぞれ形成さ
れたキャパシタ絶縁膜８、９およびストレージノード１
０と、キャパシタを所定の方向に沿って複数個に分割す
る分割用絶縁膜１４と、分割用絶縁膜上に形成され、半
導体基板と電気的に接続した半導体単結晶膜１５と、半
導体単結晶膜上に形成され、かつ、ソース／ドレイン領
域１２ａ／１２ｂの一部がキャパシタのストレージノー
ドと電気的に接続されたトランスファゲート用トランジ
スタとを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にトレンチ型キャパシタを有するＤ
ＲＡＭ（ダイナミック・ランダムアクセスメモリ）セル
のキャパシタの構造およびその形成方法に関する。
製造方法に係り、特にトレンチ型キャパシタを有するＤ
ＲＡＭ（ダイナミック・ランダムアクセスメモリ）セル
のキャパシタの構造およびその形成方法に関する。
【０００２】
【従来の技術】図１２乃至図１５は、トレンチ型キャパ
シタの従来の製造工程を示している。まず、図１２に示
すように、半導体基板１上に素子分離領域２を形成した
後、膜厚１５０ｎｍのシリコン窒化膜３と膜厚７００ｎ
ｍのシリコン酸化膜４を形成し、リソグラフィおよび異
方性エッチングにより、トレンチキャパシタ形成予定領
域上を開口したトレンチマスクを形成し、異方性エッチ
ングを用いて半導体基板にトレンチを形成する。
シタの従来の製造工程を示している。まず、図１２に示
すように、半導体基板１上に素子分離領域２を形成した
後、膜厚１５０ｎｍのシリコン窒化膜３と膜厚７００ｎ
ｍのシリコン酸化膜４を形成し、リソグラフィおよび異
方性エッチングにより、トレンチキャパシタ形成予定領
域上を開口したトレンチマスクを形成し、異方性エッチ
ングを用いて半導体基板にトレンチを形成する。
【０００３】次に、図１３に示すように、トレンチ内部
に膜厚１０ｎｍのシリコン酸化膜５を形成し、トレンチ
底面のシリコン酸化膜５を異方性エッチングを用いて除
去する。この後、不純物をドープしたポリシリコン（キ
ャパシタプレート）６を形成し、熱拡散を用いてトレン
チ底面にポリシリコン６の不純物を拡散させた拡散層７
を形成する。
に膜厚１０ｎｍのシリコン酸化膜５を形成し、トレンチ
底面のシリコン酸化膜５を異方性エッチングを用いて除
去する。この後、不純物をドープしたポリシリコン（キ
ャパシタプレート）６を形成し、熱拡散を用いてトレン
チ底面にポリシリコン６の不純物を拡散させた拡散層７
を形成する。
【０００４】次に、図１４に示すように、ポリシリコン
６をトレンチ中の所定の深さまで異方性エッチングによ
り後退させた後、膜厚８ｎｍのシリコン窒化膜８と膜厚
９ｎｍのシリコン酸化膜９を形成し、さらにポリシリコ
ン１０を形成する。このポリシリコン１０はキャパシタ
の電荷蓄積層（ストレージノード）となり、先程形成し
たポリシリコン６はキャパシタのプレートとなる。
６をトレンチ中の所定の深さまで異方性エッチングによ
り後退させた後、膜厚８ｎｍのシリコン窒化膜８と膜厚
９ｎｍのシリコン酸化膜９を形成し、さらにポリシリコ
ン１０を形成する。このポリシリコン１０はキャパシタ
の電荷蓄積層（ストレージノード）となり、先程形成し
たポリシリコン６はキャパシタのプレートとなる。
【０００５】この後、通常の製造工程により、図１５に
示すように、ＤＲＡＭセルのトランスファゲート用のＭ
ＯＳトランジスタを完成させる。図１５において、１７
はゲート絶縁膜、１１はゲート配線、１２ａはソース領
域、１２ｂはドレイン領域、１３は前記ストレージノー
ド１０とソース領域とを接続するための導電膜、１４は
ゲート保護膜、１５は層間絶縁膜、１６はビット線用の
金属配線である。
示すように、ＤＲＡＭセルのトランスファゲート用のＭ
ＯＳトランジスタを完成させる。図１５において、１７
はゲート絶縁膜、１１はゲート配線、１２ａはソース領
域、１２ｂはドレイン領域、１３は前記ストレージノー
ド１０とソース領域とを接続するための導電膜、１４は
ゲート保護膜、１５は層間絶縁膜、１６はビット線用の
金属配線である。
【０００６】ところで、ＤＲＡＭの高集積化に伴うチッ
プサイズの肥大化を抑制するためにセル面積を縮小させ
る必要があるが、図１５に示した従来のＤＲＡＭセル
は、トレンチ型キャパシタ用のトレンチとトランスファ
ゲート用トランジスタの領域を別々に確保する必要があ
り、これらの面積縮小が困難である。
プサイズの肥大化を抑制するためにセル面積を縮小させ
る必要があるが、図１５に示した従来のＤＲＡＭセル
は、トレンチ型キャパシタ用のトレンチとトランスファ
ゲート用トランジスタの領域を別々に確保する必要があ
り、これらの面積縮小が困難である。
【０００７】また、ＤＲＡＭのトレンチの形状は、ＤＲ
ＡＭが４Ｍ、１６Ｍ、６４Ｍと大容量化して集積度が増
加するのに伴い、アスペクト比が高くなる傾向があり、
この傾向が続くと、ＤＲＡＭが２５６Ｍ、１Ｇと大容量
化した場合におけるトレンチは、さらに高アスペクト比
化が進み、加工条件が厳しくなる。
ＡＭが４Ｍ、１６Ｍ、６４Ｍと大容量化して集積度が増
加するのに伴い、アスペクト比が高くなる傾向があり、
この傾向が続くと、ＤＲＡＭが２５６Ｍ、１Ｇと大容量
化した場合におけるトレンチは、さらに高アスペクト比
化が進み、加工条件が厳しくなる。
【０００８】
【発明が解決しようとする課題】上記したように従来の
トレンチ型キャパシタを有するＤＲＡＭセルは、トレン
チ型キャパシタ用のトレンチとトランスファゲート用ト
ランジスタの領域を別々に確保する必要があり、これら
の面積縮小が困難であり、ＤＲＡＭが大容量化して集積
度が増加するのに伴い、トレンチの高アスペクト比化が
進み、加工条件が厳しくなるという問題があった。
トレンチ型キャパシタを有するＤＲＡＭセルは、トレン
チ型キャパシタ用のトレンチとトランスファゲート用ト
ランジスタの領域を別々に確保する必要があり、これら
の面積縮小が困難であり、ＤＲＡＭが大容量化して集積
度が増加するのに伴い、トレンチの高アスペクト比化が
進み、加工条件が厳しくなるという問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、トレンチ型キャパシタを有するＤＲＡＭセル
の面積の縮小化、低アスペクト比でのトレンチ加工を可
能にし得る半導体装置およびその製造方法を提供するこ
とを目的とする。
たもので、トレンチ型キャパシタを有するＤＲＡＭセル
の面積の縮小化、低アスペクト比でのトレンチ加工を可
能にし得る半導体装置およびその製造方法を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板に形成されたトレンチの内面に形成されたキ
ャパシタプレート電極と、メモリーセルの素子形成領域
下の前記トレンチの側壁および底部にそれぞれ形成され
たキャパシタ絶縁膜およびストレージノードと、前記キ
ャパシタを所定の方向に沿って複数個に分割する分割用
絶縁膜と、上記分割用絶縁膜上に形成され、前記半導体
基板と電気的に接続した半導体単結晶膜と、上記半導体
単結晶膜上に形成され、かつ、ソース／ドレイン拡散領
域の一部が前記キャパシタのストレージノードと電気的
に接続されたトランスファゲート用トランジスタとを具
備することを特徴とする。
半導体基板に形成されたトレンチの内面に形成されたキ
ャパシタプレート電極と、メモリーセルの素子形成領域
下の前記トレンチの側壁および底部にそれぞれ形成され
たキャパシタ絶縁膜およびストレージノードと、前記キ
ャパシタを所定の方向に沿って複数個に分割する分割用
絶縁膜と、上記分割用絶縁膜上に形成され、前記半導体
基板と電気的に接続した半導体単結晶膜と、上記半導体
単結晶膜上に形成され、かつ、ソース／ドレイン拡散領
域の一部が前記キャパシタのストレージノードと電気的
に接続されたトランスファゲート用トランジスタとを具
備することを特徴とする。
【００１１】また、本発明の半導体装置の製造方法は、
半導体基板にトレンチを形成する工程と、上記トレンチ
の内部に第１絶縁膜を形成する工程と、前記トレンチの
底面に前記半導体基板と相反するキャリアを有する拡散
層を形成する工程と、前記トレンチの底面の前記第１絶
縁膜を除去する工程と、前記トレンチ内部に第１導電
膜、第２絶縁膜、第２導電膜の三層からなるキャパシタ
を形成する工程と、前記キャパシタをエッチングにより
電気的に分離された複数個のキャパシタに分割する工程
と、前記トレンチに第３絶縁膜を埋め込んで前記トレン
チ中の所定の深さまで上記第３絶縁膜を後退させる工程
と、前記トレンチ内部の前記第１絶縁膜，前記第１導電
膜，前記第２絶縁膜，前記第２導電膜の一部を除去し、
前記トレンチ側壁の半導体基板の一部を露出させる工程
と、上記工程により露出した前記半導体基板を成長核と
して半導体単結晶膜をエピタキシャル成長させる工程
と、上記半導体単結晶膜より露出している前記第２導電
膜を除去する工程と、前記半導体単結晶膜の表面を活性
化領域として半導体素子を形成する工程とを具備するこ
とを特徴とする。
半導体基板にトレンチを形成する工程と、上記トレンチ
の内部に第１絶縁膜を形成する工程と、前記トレンチの
底面に前記半導体基板と相反するキャリアを有する拡散
層を形成する工程と、前記トレンチの底面の前記第１絶
縁膜を除去する工程と、前記トレンチ内部に第１導電
膜、第２絶縁膜、第２導電膜の三層からなるキャパシタ
を形成する工程と、前記キャパシタをエッチングにより
電気的に分離された複数個のキャパシタに分割する工程
と、前記トレンチに第３絶縁膜を埋め込んで前記トレン
チ中の所定の深さまで上記第３絶縁膜を後退させる工程
と、前記トレンチ内部の前記第１絶縁膜，前記第１導電
膜，前記第２絶縁膜，前記第２導電膜の一部を除去し、
前記トレンチ側壁の半導体基板の一部を露出させる工程
と、上記工程により露出した前記半導体基板を成長核と
して半導体単結晶膜をエピタキシャル成長させる工程
と、上記半導体単結晶膜より露出している前記第２導電
膜を除去する工程と、前記半導体単結晶膜の表面を活性
化領域として半導体素子を形成する工程とを具備するこ
とを特徴とする。
【００１２】
【作用】本発明の半導体装置は、トレンチ型キャパシタ
を有するＤＲＡＭセルのキャパシタがトランスファゲー
ト用トランジスタの真下に形成されているので、セル面
積の縮小化が可能になる。また、複数個分のキャパシタ
が１個のトレンチ内に形成されているので、低アスペク
ト比でのトレンチ加工が可能になる。
を有するＤＲＡＭセルのキャパシタがトランスファゲー
ト用トランジスタの真下に形成されているので、セル面
積の縮小化が可能になる。また、複数個分のキャパシタ
が１個のトレンチ内に形成されているので、低アスペク
ト比でのトレンチ加工が可能になる。
【００１３】本発明の半導体装置の製造方法は、トレン
チ型キャパシタを形成した後、単体のキャパシタに分割
し、互いを絶縁するためにトレンチの中ほどの深さまで
絶縁膜を埋め込み、その上に半導体基板を核としてエピ
タキシャル成長させた単結晶膜を形成することにより、
トランスファゲート用トランジスタをシリコン・オン・
インシュレータ（ＳＯＩ）構造で作成する。このように
複数個分のキャパシタを１個のトレンチ内に形成するの
で、個々のキャパシタに対してトレンチを形成する従来
のセル構造に比べ、低アスペクト比でのトレンチ加工が
可能になる。
チ型キャパシタを形成した後、単体のキャパシタに分割
し、互いを絶縁するためにトレンチの中ほどの深さまで
絶縁膜を埋め込み、その上に半導体基板を核としてエピ
タキシャル成長させた単結晶膜を形成することにより、
トランスファゲート用トランジスタをシリコン・オン・
インシュレータ（ＳＯＩ）構造で作成する。このように
複数個分のキャパシタを１個のトレンチ内に形成するの
で、個々のキャパシタに対してトレンチを形成する従来
のセル構造に比べ、低アスペクト比でのトレンチ加工が
可能になる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１乃至図９は、本発明の第１実施例に係
るトレンチ型キャパシタを有するＤＲＡＭセルの製造工
程における基板断面を示している。
に説明する。図１乃至図９は、本発明の第１実施例に係
るトレンチ型キャパシタを有するＤＲＡＭセルの製造工
程における基板断面を示している。
【００１５】まず、図１に示すように、半導体基板（例
えばシリコン基板）１上に素子分離領域２を形成した
後、膜厚１００ｎｍのシリコン窒化膜３と膜厚３００ｎ
ｍのシリコン酸化膜４を形成し、リソグラフィおよび異
方性エッチングにより、素子分離領域一帯を開口したト
レンチマスクを形成し、異方性エッチングを用いて半導
体基板の上記素子分離領域一帯にトレンチを形成する。
えばシリコン基板）１上に素子分離領域２を形成した
後、膜厚１００ｎｍのシリコン窒化膜３と膜厚３００ｎ
ｍのシリコン酸化膜４を形成し、リソグラフィおよび異
方性エッチングにより、素子分離領域一帯を開口したト
レンチマスクを形成し、異方性エッチングを用いて半導
体基板の上記素子分離領域一帯にトレンチを形成する。
【００１６】次に、図２に示すように、トレンチ内部に
膜厚５０ｎｍのシリコン酸化膜５を形成し、トレンチ底
面に不純物をドーピングして、熱拡散によりトレンチ底
面に接する部分に半導体基板と相反するキャリアを有す
る拡散層７を形成した後、トレンチ底面のシリコン酸化
膜を異方性エッチングにより剥離する。
膜厚５０ｎｍのシリコン酸化膜５を形成し、トレンチ底
面に不純物をドーピングして、熱拡散によりトレンチ底
面に接する部分に半導体基板と相反するキャリアを有す
る拡散層７を形成した後、トレンチ底面のシリコン酸化
膜を異方性エッチングにより剥離する。
【００１７】続いて、キャパシタを作成する。まず、基
板上の全面に膜厚３００ｎｍのポリシリコン６を形成
し、不純物をドーピングし、これをキャパシタのプレー
トとする。この後、上記キャパシタプレートと後述する
ストレージノードとの絶縁と耐圧向上のため、キャパシ
タ絶縁膜として、膜厚５ｎｍのシリコン窒化膜８および
これとほぼ同膜厚のシリコン酸化膜９からなるゲート絶
縁膜を形成し、ストレージノードとなる膜厚３００ｎｍ
の不純物をドープしたポリシリコン１０を形成し、これ
をキャパシタとする。
板上の全面に膜厚３００ｎｍのポリシリコン６を形成
し、不純物をドーピングし、これをキャパシタのプレー
トとする。この後、上記キャパシタプレートと後述する
ストレージノードとの絶縁と耐圧向上のため、キャパシ
タ絶縁膜として、膜厚５ｎｍのシリコン窒化膜８および
これとほぼ同膜厚のシリコン酸化膜９からなるゲート絶
縁膜を形成し、ストレージノードとなる膜厚３００ｎｍ
の不純物をドープしたポリシリコン１０を形成し、これ
をキャパシタとする。
【００１８】次に、図３に示すビット線方向断面図およ
び図４に示す上面図のように、リソグラフィおよび異方
性エッチングにより、ワード線方向にトレンチの中央部
分を通過する溝２０を形成し、電気的に分離した２つの
キャパシタを形成する。
び図４に示す上面図のように、リソグラフィおよび異方
性エッチングにより、ワード線方向にトレンチの中央部
分を通過する溝２０を形成し、電気的に分離した２つの
キャパシタを形成する。
【００１９】この後、上記分離したキャパシタを互いに
絶縁するため、図５に示すビット線方向断面図および図
６に示すワード線方向断面図のように、トレンチ内の溝
にシリコン酸化膜１４を埋め込むように形成し、等方性
エッチングを用いてトレンチ中の所定の高さまでシリコ
ン酸化膜１４を後退させる。
絶縁するため、図５に示すビット線方向断面図および図
６に示すワード線方向断面図のように、トレンチ内の溝
にシリコン酸化膜１４を埋め込むように形成し、等方性
エッチングを用いてトレンチ中の所定の高さまでシリコ
ン酸化膜１４を後退させる。
【００２０】次に、図７に示すワード線方向断面図のよ
うに、ワード線方向のプレート６、ゲート絶縁膜８、
９、ストレージノード１０をリソグラフィおよび異方性
エッチングにより前記後退させたシリコン酸化膜１４と
同じ高さのところまで除去する。
うに、ワード線方向のプレート６、ゲート絶縁膜８、
９、ストレージノード１０をリソグラフィおよび異方性
エッチングにより前記後退させたシリコン酸化膜１４と
同じ高さのところまで除去する。
【００２１】次に、上記したキャパシタの除去により表
面に現れたトレンチ側壁のシリコン基板を核とし、図８
に示すビット線方向断面図のように、シリコン単結晶膜
１５をエピタキシャル成長させ、トレンチ上部に形成す
る。そして、表面に露出しているストレージノード１０
を等方性エッチングにより除去する。
面に現れたトレンチ側壁のシリコン基板を核とし、図８
に示すビット線方向断面図のように、シリコン単結晶膜
１５をエピタキシャル成長させ、トレンチ上部に形成す
る。そして、表面に露出しているストレージノード１０
を等方性エッチングにより除去する。
【００２２】次に、図９に示すように、シリコン単結晶
膜１５上にゲート絶縁膜１７、ゲート配線（ワード線）
１１を形成し、シリコン単結晶膜１５の表層部にトラン
スファゲート用トランジスタのソース領域１２ａ、ドレ
イン領域１２ｂを形成してトランスファゲート用トラン
ジスタを完成させ、さらに、ゲート保護膜１８、層間絶
縁膜１９、シリコン単結晶膜１５のコンタクト用拡散領
域２１、セルフ・アレイン・コンタクト（ＳＡＣ）によ
るビット線１６を形成する。
膜１５上にゲート絶縁膜１７、ゲート配線（ワード線）
１１を形成し、シリコン単結晶膜１５の表層部にトラン
スファゲート用トランジスタのソース領域１２ａ、ドレ
イン領域１２ｂを形成してトランスファゲート用トラン
ジスタを完成させ、さらに、ゲート保護膜１８、層間絶
縁膜１９、シリコン単結晶膜１５のコンタクト用拡散領
域２１、セルフ・アレイン・コンタクト（ＳＡＣ）によ
るビット線１６を形成する。
【００２３】上記したように形成されたＤＲＡＭセルの
構造によれば、トレンチ型キャパシタを有するＤＲＡＭ
セルのキャパシタがトランスファゲート用トランジスタ
の真下に形成されているので、セル面積の縮小化が可能
になる。また、複数個分のキャパシタが１個のトレンチ
内に形成されているので、低アスペクト比でのトレンチ
加工が可能になる。
構造によれば、トレンチ型キャパシタを有するＤＲＡＭ
セルのキャパシタがトランスファゲート用トランジスタ
の真下に形成されているので、セル面積の縮小化が可能
になる。また、複数個分のキャパシタが１個のトレンチ
内に形成されているので、低アスペクト比でのトレンチ
加工が可能になる。
【００２４】また、上記しようなＤＲＡＭセルのキャパ
シタの形成方法によれば、トレンチ型キャパシタを形成
した後、単体のキャパシタに分割し、互いを絶縁するた
めにトレンチの中ほどの深さまで絶縁膜を埋め込み、そ
の上に半導体基板を核としてエピタキシャル成長させた
単結晶膜を形成することにより、トランスファゲート用
トランジスタをＳＯＩ構造で形成する。このように、複
数個分のキャパシタを１個のトレンチ内に形成するの
で、個々のキャパシタに対してトレンチを形成する従来
のセル構造に比べ、低アスペクト比でのトレンチ加工が
可能になる。
シタの形成方法によれば、トレンチ型キャパシタを形成
した後、単体のキャパシタに分割し、互いを絶縁するた
めにトレンチの中ほどの深さまで絶縁膜を埋め込み、そ
の上に半導体基板を核としてエピタキシャル成長させた
単結晶膜を形成することにより、トランスファゲート用
トランジスタをＳＯＩ構造で形成する。このように、複
数個分のキャパシタを１個のトレンチ内に形成するの
で、個々のキャパシタに対してトレンチを形成する従来
のセル構造に比べ、低アスペクト比でのトレンチ加工が
可能になる。
【００２５】図１０は、本発明の第２実施例に係るトレ
ンチ型キャパシタを有するＤＲＡＭセルの断面構造を示
している。この第２実施例のＤＲＡＭセルは、前記第１
実施例のＤＲＡＭセルと比べて、分割用絶縁膜１４が前
記キャパシタのストレージノード６のみを分割している
（キャパシタ絶縁膜８、９およびキャパシタプレート電
極１０は分割されていない）点、トレンチの底面に半導
体基板と相反するキャリアを有する拡散層７が形成され
ていない点が異なり、その他は同じであるので図１乃至
図９中と同一符号を付している。
ンチ型キャパシタを有するＤＲＡＭセルの断面構造を示
している。この第２実施例のＤＲＡＭセルは、前記第１
実施例のＤＲＡＭセルと比べて、分割用絶縁膜１４が前
記キャパシタのストレージノード６のみを分割している
（キャパシタ絶縁膜８、９およびキャパシタプレート電
極１０は分割されていない）点、トレンチの底面に半導
体基板と相反するキャリアを有する拡散層７が形成され
ていない点が異なり、その他は同じであるので図１乃至
図９中と同一符号を付している。
【００２６】なお、ストレージノード１０は、第１実施
例と同様に、半導体基板の表面部でトランスファゲート
用トランジスタのゲート絶縁膜１７に連なる絶縁膜で覆
われており、キャパシタプレート電極６は、第１実施例
と同様に、半導体基板の表面まで延設されている。
例と同様に、半導体基板の表面部でトランスファゲート
用トランジスタのゲート絶縁膜１７に連なる絶縁膜で覆
われており、キャパシタプレート電極６は、第１実施例
と同様に、半導体基板の表面まで延設されている。
【００２７】上記第２図実施例のＤＲＡＭセルも、前記
第１実施例のＤＲＡＭセルと同様の効果が得られる。な
お、上記第２実施例のＤＲＡＭセルの製造方法は、半導
体基板にトレンチを形成する工程と、トレンチの内部に
第１絶縁膜５を形成する工程と、トレンチ内部に第１導
電膜６、第２絶縁膜（８、９）、第２導電膜１０の三層
からなるキャパシタを形成する工程と、第２導電膜１０
の一部をエッチングして第２導電膜を複数個に分割する
工程と、トレンチに第３絶縁膜１４を埋め込んでトレン
チ中の所定の深さまで第３絶縁膜１４を後退させる工程
と、トレンチ内部の第１絶縁膜、第１導電膜、第２絶縁
膜、第２導電膜の一部を除去し、トレンチ側壁の半導体
基板の一部を露出させる工程と、上記工程により露出し
た半導体基板を成長核として半導体単結晶膜１５をエピ
タキシャル成長させる工程と、半導体単結晶膜より露出
している第２導電膜１０を除去する工程と、半導体単結
晶膜の表面を活性化領域として半導体素子を形成する工
程とを具備する。
第１実施例のＤＲＡＭセルと同様の効果が得られる。な
お、上記第２実施例のＤＲＡＭセルの製造方法は、半導
体基板にトレンチを形成する工程と、トレンチの内部に
第１絶縁膜５を形成する工程と、トレンチ内部に第１導
電膜６、第２絶縁膜（８、９）、第２導電膜１０の三層
からなるキャパシタを形成する工程と、第２導電膜１０
の一部をエッチングして第２導電膜を複数個に分割する
工程と、トレンチに第３絶縁膜１４を埋め込んでトレン
チ中の所定の深さまで第３絶縁膜１４を後退させる工程
と、トレンチ内部の第１絶縁膜、第１導電膜、第２絶縁
膜、第２導電膜の一部を除去し、トレンチ側壁の半導体
基板の一部を露出させる工程と、上記工程により露出し
た半導体基板を成長核として半導体単結晶膜１５をエピ
タキシャル成長させる工程と、半導体単結晶膜より露出
している第２導電膜１０を除去する工程と、半導体単結
晶膜の表面を活性化領域として半導体素子を形成する工
程とを具備する。
【００２８】図１１は、本発明の第３実施例に係るトレ
ンチ型キャパシタを有するＤＲＡＭセルの断面構造を概
略的に示している。この第３実施例のＤＲＡＭセルは、
前記第１実施例のＤＲＡＭセルと比べて、複数個形成さ
れているトレンチの底面にそれぞれ形成されている拡散
層の隣接する同士が連なっている点、キャパシタプレー
ト電極６は半導体基板の表面部でトランスファゲート用
トランジスタのゲート絶縁膜１７に連なる絶縁膜で覆わ
れている点が異なり、その他は同じであるので図１乃至
図９中と同一符号を付している。
ンチ型キャパシタを有するＤＲＡＭセルの断面構造を概
略的に示している。この第３実施例のＤＲＡＭセルは、
前記第１実施例のＤＲＡＭセルと比べて、複数個形成さ
れているトレンチの底面にそれぞれ形成されている拡散
層の隣接する同士が連なっている点、キャパシタプレー
ト電極６は半導体基板の表面部でトランスファゲート用
トランジスタのゲート絶縁膜１７に連なる絶縁膜で覆わ
れている点が異なり、その他は同じであるので図１乃至
図９中と同一符号を付している。
【００２９】この場合、分割用絶縁膜１４は、第１実施
例と同様に、キャパシタのキャパシタプレート電極６、
キャパシタ絶縁膜８、９およびストレージノード１０の
全てを分割しており、ストレージノード１０は、第１実
施例と同様に、半導体基板の表面部でトランスファゲー
ト用トランジスタのゲート絶縁膜１７に連なる絶縁膜で
覆われている。
例と同様に、キャパシタのキャパシタプレート電極６、
キャパシタ絶縁膜８、９およびストレージノード１０の
全てを分割しており、ストレージノード１０は、第１実
施例と同様に、半導体基板の表面部でトランスファゲー
ト用トランジスタのゲート絶縁膜１７に連なる絶縁膜で
覆われている。
【００３０】上記第３図実施例のＤＲＡＭセルによれ
ば、前記第１実施例のＤＲＡＭセルと同様の効果が得ら
れるほか、キャパシタプレート電極６が半導体基板表面
に露出していないので半導体基板上の平坦化に寄与す
る。
ば、前記第１実施例のＤＲＡＭセルと同様の効果が得ら
れるほか、キャパシタプレート電極６が半導体基板表面
に露出していないので半導体基板上の平坦化に寄与す
る。
【００３１】
【発明の効果】上述したように本発明によれば、トレン
チ型キャパシタを有するＤＲＡＭセルの面積の縮小化、
低アスペクト比でのトレンチ加工を可能にし得る半導体
装置およびその製造方法を提供することができる。
チ型キャパシタを有するＤＲＡＭセルの面積の縮小化、
低アスペクト比でのトレンチ加工を可能にし得る半導体
装置およびその製造方法を提供することができる。
【図１】本発明の第１実施例に係る半導体装置の製造工
程の一部を示す断面図。
程の一部を示す断面図。
【図２】図１の工程後の工程を示す断面図。
【図３】図２の工程後の工程を示す断面図。
【図４】図３の工程後の工程を示す断面図。
【図５】図４の工程後の工程を示す断面図。
【図６】図５の工程後の工程を示す断面図。
【図７】図６の工程後の工程を示す断面図。
【図８】図７の工程後の工程を示す断面図。
【図９】図８の工程後の工程を示す断面図。
【図１０】本発明の第２実施例に係る半導体装置の一部
を示す断面図。
を示す断面図。
【図１１】本発明の第３実施例に係る半導体装置の一部
を概略的に示す断面図。
を概略的に示す断面図。
【図１２】従来のＤＲＡＭセルの製造工程の一部を示す
断面図。
断面図。
【図１３】図１２の工程後の工程を示す断面図。
【図１４】図１３の工程後の工程を示す断面図。
【図１５】図１４の工程後の工程を示す断面図。
１…半導体基板、２…素子分離領域、３…シリコン窒化
膜（トレンチマスク材）、４…シリコン酸化膜（トレン
チマスク材）、５…シリコン酸化膜（ゲート絶縁膜）、
６…ポリシリコン（キャパシタプレート）、７…拡散
層、８…シリコン窒化膜、９…シリコン酸化膜、１０…
ポリシリコン（ストレージノード）、１１…ゲート配
線、１２ａ…ソース領域、１２ｂ…ドレイン領域、１４
…シリコン酸化膜（分割用絶縁膜）、１５…シリコン単
結晶膜、１６…ビット線、１７…ゲート絶縁膜、１８…
ゲート保護膜、１９…層間絶縁膜、２０…溝、２１…コ
ンタクト用拡散領域。
膜（トレンチマスク材）、４…シリコン酸化膜（トレン
チマスク材）、５…シリコン酸化膜（ゲート絶縁膜）、
６…ポリシリコン（キャパシタプレート）、７…拡散
層、８…シリコン窒化膜、９…シリコン酸化膜、１０…
ポリシリコン（ストレージノード）、１１…ゲート配
線、１２ａ…ソース領域、１２ｂ…ドレイン領域、１４
…シリコン酸化膜（分割用絶縁膜）、１５…シリコン単
結晶膜、１６…ビット線、１７…ゲート絶縁膜、１８…
ゲート保護膜、１９…層間絶縁膜、２０…溝、２１…コ
ンタクト用拡散領域。
Claims (6)
- 【請求項１】 半導体基板に形成されたトレンチの内面
に形成されたキャパシタプレート電極と、メモリーセル
の素子形成領域下の前記トレンチの側壁および底部にそ
れぞれ形成されたキャパシタ絶縁膜およびストレージノ
ードと、前記キャパシタを所定の方向に沿って複数個に
分割する分割用絶縁膜と、上記分割用絶縁膜上に形成さ
れ、前記半導体基板と電気的に接続した半導体単結晶膜
と、上記半導体単結晶膜上に形成され、かつ、ソース／
ドレイン拡散領域の一部が前記キャパシタのストレージ
ノードと電気的に接続されたトランスファゲート用トラ
ンジスタとを具備することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記分割用絶縁膜は、前記キャパシタのストレージノード
のみを分割しており、前記キャパシタプレート電極は、
前記半導体基板の表面まで延設されており、前記ストレ
ージノードは、前記半導体基板の表面部で前記トランス
ファゲート用トランジスタのゲート絶縁膜に連なる絶縁
膜で覆われていることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記分割用絶縁膜は、前記キャパシタのキャパシタプレー
ト電極、キャパシタ絶縁膜およびストレージノードの全
てを分割していることを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、前
記トレンチは複数個形成されており、上記各トレンチの
底面に形成され、それぞれ前記半導体基板と相反するキ
ャリアを有し、隣接する同士が連なっている拡散層と、
前記キャパシタプレート電極および前記ストレージノー
ドは、前記半導体基板の表面部で前記トランスファゲー
ト用トランジスタのゲート絶縁膜に連なる絶縁膜でそれ
ぞれ覆われていることを特徴とする半導体装置。 - 【請求項５】 半導体基板にトレンチを形成する工程
と、上記トレンチの内部に第１絶縁膜を形成する工程
と、前記トレンチの底面に前記半導体基板と相反するキ
ャリアを有する拡散層を形成する工程と、前記トレンチ
の底面の前記第１絶縁膜を除去する工程と、前記トレン
チ内部に第１導電膜、第２絶縁膜、第２導電膜の三層か
らなるキャパシタを形成する工程と、前記キャパシタを
エッチングにより電気的に分離された複数個のキャパシ
タに分割する工程と、前記トレンチに第３絶縁膜を埋め
込んで前記トレンチ中の所定の深さまで上記第３絶縁膜
を後退させる工程と、前記トレンチ内部の前記第１絶縁
膜，前記第１導電膜，前記第２絶縁膜，前記第２導電膜
の一部を除去し、前記トレンチ側壁の半導体基板の一部
を露出させる工程と、上記工程により露出した前記半導
体基板を成長核として半導体単結晶膜をエピタキシャル
成長させる工程と、上記半導体単結晶膜より露出してい
る前記第２導電膜を除去する工程と、前記半導体単結晶
膜の表面を活性化領域として半導体素子を形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板にトレンチを形成する工程
と、上記トレンチの内部に第１絶縁膜を形成する工程
と、前記トレンチ内部に第１導電膜、第２絶縁膜、第２
導電膜の三層からなるキャパシタを形成する工程と、前
記第２導電膜の一部をエッチングして第２導電膜を複数
個に分割する工程と、前記トレンチに第３絶縁膜を埋め
込んで前記トレンチ中の所定の深さまで上記第３絶縁膜
を後退させる工程と、前記トレンチ内部の前記第１絶縁
膜、前記第１導電膜、前記第２絶縁膜、前記第２導電膜
の一部を除去し、前記トレンチ側壁の半導体基板の一部
を露出させる工程と、上記工程により露出した前記半導
体基板を成長核として半導体単結晶膜をエピタキシャル
成長させる工程と、上記半導体単結晶膜より露出してい
る前記第２導電膜を除去する工程と、前記半導体単結晶
膜の表面を活性化領域として半導体素子を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316491A JPH08172170A (ja) | 1994-12-20 | 1994-12-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316491A JPH08172170A (ja) | 1994-12-20 | 1994-12-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172170A true JPH08172170A (ja) | 1996-07-02 |
Family
ID=18077694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316491A Pending JPH08172170A (ja) | 1994-12-20 | 1994-12-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172170A (ja) |
-
1994
- 1994-12-20 JP JP6316491A patent/JPH08172170A/ja active Pending
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|---|---|---|---|
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