JPH08162481A - 結晶成長方法 - Google Patents
結晶成長方法Info
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- JPH08162481A JPH08162481A JP32117694A JP32117694A JPH08162481A JP H08162481 A JPH08162481 A JP H08162481A JP 32117694 A JP32117694 A JP 32117694A JP 32117694 A JP32117694 A JP 32117694A JP H08162481 A JPH08162481 A JP H08162481A
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- undoped
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- Semiconductor Lasers (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】
【目的】 半導体基板上にエピタキシャル成長されるII
−VI族半導体層に積層欠陥が導入されるのを防止して、
発光素子の長寿命化を実現する。 【構成】 ［１１１］Ｂ方向に５°オフしたＳｉドープ
ＧａＡｓ（１００）基板３００上にｎ型ＧａＡｓバッフ
ァ層３０１を形成した後、アンドープＺｎＳｅバッファ
層３０２を形成し、その上に本発明に従って、ステップ
・フロー・モードの状態でｎ型ＺｎＳ0.06Ｓｅ0.94バッ
ファ層３０３を形成する。続いて、その上にｎ型ＺｎＭ
ｇＳＳｅクラッド層３０４、ｎ型ＺｎＳＳｅ光ガイド層
３０５、アンドープＺｎＣｄＳｅ活性層３０６、ｐ型Ｚ
ｎＳＳｅ光ガイド層３０７、ｐ型ＺｎＭｇＳＳｅクラッ
ド層３０８、ｐ型コンタクト層３０９を形成する。
−VI族半導体層に積層欠陥が導入されるのを防止して、
発光素子の長寿命化を実現する。 【構成】 ［１１１］Ｂ方向に５°オフしたＳｉドープ
ＧａＡｓ（１００）基板３００上にｎ型ＧａＡｓバッフ
ァ層３０１を形成した後、アンドープＺｎＳｅバッファ
層３０２を形成し、その上に本発明に従って、ステップ
・フロー・モードの状態でｎ型ＺｎＳ0.06Ｓｅ0.94バッ
ファ層３０３を形成する。続いて、その上にｎ型ＺｎＭ
ｇＳＳｅクラッド層３０４、ｎ型ＺｎＳＳｅ光ガイド層
３０５、アンドープＺｎＣｄＳｅ活性層３０６、ｐ型Ｚ
ｎＳＳｅ光ガイド層３０７、ｐ型ＺｎＭｇＳＳｅクラッ
ド層３０８、ｐ型コンタクト層３０９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、結晶成長方法に関し、
特にII−VI族化合物半導体の結晶成長方法に関するもの
である。
特にII−VI族化合物半導体の結晶成長方法に関するもの
である。
【０００２】
【従来の技術】ワイドギャップII−VI族化合物半導体は
緑青色半導体レーザや発光ダイオード用材料として広く
研究が行われている。II−VI族化合物半導体は多くはＧ
ａＡｓ（１００）基板を用いて、ＧａＡｓバッファ層上
あるいは直接基板上に分子線エピタキシャル成長法（Ｍ
ＢＥ法）や有機金属気相成長法（ＭＯＶＰＥ法）などに
よりエピタキシャル成長されている。
緑青色半導体レーザや発光ダイオード用材料として広く
研究が行われている。II−VI族化合物半導体は多くはＧ
ａＡｓ（１００）基板を用いて、ＧａＡｓバッファ層上
あるいは直接基板上に分子線エピタキシャル成長法（Ｍ
ＢＥ法）や有機金属気相成長法（ＭＯＶＰＥ法）などに
よりエピタキシャル成長されている。
【０００３】さらに、現在までにＧａＡｓ基板上にＭＢ
Ｅ法で成長させたII−VI族化合物半導体層を用いた半導
体レーザの室温でのＣＷ発振が、エレクトロニクス・レ
ターズ誌第２９巻１６号、１９９３年、１４８８〜１４
８９ページ、エレクトロニクス・レターズ誌 第２９巻
２５号、１９９３年、２１９２〜２１９３ページ、及び
ジャパニーズ・ジャーナル・オブ・アプライド・フィジ
ックス誌 第３３巻７Ａ号、１９９４年、９３８〜９４
０ページに報告されている。
Ｅ法で成長させたII−VI族化合物半導体層を用いた半導
体レーザの室温でのＣＷ発振が、エレクトロニクス・レ
ターズ誌第２９巻１６号、１９９３年、１４８８〜１４
８９ページ、エレクトロニクス・レターズ誌 第２９巻
２５号、１９９３年、２１９２〜２１９３ページ、及び
ジャパニーズ・ジャーナル・オブ・アプライド・フィジ
ックス誌 第３３巻７Ａ号、１９９４年、９３８〜９４
０ページに報告されている。
【０００４】
【発明が解決しようとする課題】従来、例えばＧａＡｓ
（１００）面上にＺｎＳｅ系のII−VI族化合物半導体を
エピタキシャル成長させる場合、直接基板上にあるいは
ＧａＡｓバッファ層を成長させた後に、ＺｎＳｅやＺｎ
ＳＳｅ、ＺｎＭｇＳＳｅなどのII−VI族化合物半導体を
ＭＢＥ法等により成長させていた。
（１００）面上にＺｎＳｅ系のII−VI族化合物半導体を
エピタキシャル成長させる場合、直接基板上にあるいは
ＧａＡｓバッファ層を成長させた後に、ＺｎＳｅやＺｎ
ＳＳｅ、ＺｎＭｇＳＳｅなどのII−VI族化合物半導体を
ＭＢＥ法等により成長させていた。
【０００５】この場合、ＺｎＳｅなどのII−VI族化合物
半導体成長層にはＧａＡｓ基板との界面から多数の格子
欠陥（貫通転位や積層欠陥）が導入されていることが知
られており、欠陥密度としては１０5cm-3 以上の値が報
告されている。この欠陥の多くは積層欠陥で占められる
が、この積層欠陥は、閃亜鉛鉱型結晶中への部分的なウ
ルツ鉱型構造の混在と考えることができる。
半導体成長層にはＧａＡｓ基板との界面から多数の格子
欠陥（貫通転位や積層欠陥）が導入されていることが知
られており、欠陥密度としては１０5cm-3 以上の値が報
告されている。この欠陥の多くは積層欠陥で占められる
が、この積層欠陥は、閃亜鉛鉱型結晶中への部分的なウ
ルツ鉱型構造の混在と考えることができる。
【０００６】II−VI族化合物半導体はイオン結合性が強
く殆どの材料において閃亜鉛鉱型構造とウルツ鉱型構造
の両方をとり得ることが知られている。したがって、閃
亜鉛鉱型構造からウルツ鉱型構造への変換が容易に起こ
り、積層欠陥が導入されやすい。特に、例えばIII −Ｖ
族化合物半導体上にII−VI族化合物半導体成長させる場
合には、その界面において積層欠陥が発生しやすく、こ
の場合その上のエピタキシャル成長層にもその欠陥が貫
通してしまう。
く殆どの材料において閃亜鉛鉱型構造とウルツ鉱型構造
の両方をとり得ることが知られている。したがって、閃
亜鉛鉱型構造からウルツ鉱型構造への変換が容易に起こ
り、積層欠陥が導入されやすい。特に、例えばIII −Ｖ
族化合物半導体上にII−VI族化合物半導体成長させる場
合には、その界面において積層欠陥が発生しやすく、こ
の場合その上のエピタキシャル成長層にもその欠陥が貫
通してしまう。
【０００７】この格子欠陥を多く含むII−VI族化合物半
導体成長層を用いて作製した半導体レーザや発光ダイオ
ードにおいては、この格子欠陥が非発光再結合中心とな
り、さらに通電中に増殖するため、発光効率が低下して
急速に素子寿命が尽きてしまう。例えば、現在実現して
いる半導体レーザでは、室温連続発振においては９分以
下の寿命と非常に短いものとなっている。
導体成長層を用いて作製した半導体レーザや発光ダイオ
ードにおいては、この格子欠陥が非発光再結合中心とな
り、さらに通電中に増殖するため、発光効率が低下して
急速に素子寿命が尽きてしまう。例えば、現在実現して
いる半導体レーザでは、室温連続発振においては９分以
下の寿命と非常に短いものとなっている。
【０００８】本発明はこの点に鑑みてなされたものであ
って、その目的とするところは、半導体基板上にII−VI
族化合物半導体を成長させる場合に問題となる積層欠陥
を発生させない半導体結晶の成長方法を提供することで
あり、このことにより、半導体レーザ、発光ダイオード
等の半導体発光素子の長寿命化を実現しようとするもの
である。
って、その目的とするところは、半導体基板上にII−VI
族化合物半導体を成長させる場合に問題となる積層欠陥
を発生させない半導体結晶の成長方法を提供することで
あり、このことにより、半導体レーザ、発光ダイオード
等の半導体発光素子の長寿命化を実現しようとするもの
である。
【０００９】
【課題を解決するための手段】本発明による結晶成長方
法は、半導体基板上にII−VI族化合物半導体層を成長さ
せるものであって、前記半導体基板として所定の方向に
所定の角度のオフオリエンテーションを有する（１０
０）面を用いることにより、少なくとも基板上に成長を
始める初期の段階の成長層においては成長に寄与するII
族及びVI族原子が基板のキンク位置に優先的に取り込ま
れて２次元成長するステップ・フロー・モードでエピタ
キシャル成長させる工程を含んでいることを特徴とす
る。
法は、半導体基板上にII−VI族化合物半導体層を成長さ
せるものであって、前記半導体基板として所定の方向に
所定の角度のオフオリエンテーションを有する（１０
０）面を用いることにより、少なくとも基板上に成長を
始める初期の段階の成長層においては成長に寄与するII
族及びVI族原子が基板のキンク位置に優先的に取り込ま
れて２次元成長するステップ・フロー・モードでエピタ
キシャル成長させる工程を含んでいることを特徴とす
る。
【００１０】
【作用】II−VI族化合物半導体は、イオン結合性が強
く、積層欠陥を発生させるのに必要となるエネルギーを
示す積層欠陥エネルギーはイオン結合性の大きさに依存
して小さくなるため、エピタキシャル成長されたII−VI
族化合物半導体においては容易に積層欠陥が導入されて
しまう。
く、積層欠陥を発生させるのに必要となるエネルギーを
示す積層欠陥エネルギーはイオン結合性の大きさに依存
して小さくなるため、エピタキシャル成長されたII−VI
族化合物半導体においては容易に積層欠陥が導入されて
しまう。
【００１１】そこで、本発明の結晶成長方法において
は、このような積層欠陥の発生を抑制するために以下の
ような成長方法を用いる。なお、ここでは一例としてＭ
ＢＥ法での成長条件を示す。すなわち、半導体基板とし
て例えばＧａＡｓ（１００）面を用いる場合、微傾斜基
板（例えば［１１１］Ｂ方向へ５°オフした基板）を用
いる。このような基板を用いて、まずＧａＡｓバッファ
層を成長させ、次に格子歪により成長層中に転位が導入
される臨界膜厚以下のＺｎＳｅバッファ層をステップ・
フロー・モードで成長させる。［１１１］Ｂ方向へのオ
フオリエンテーションを有するＧａＡｓ（１００）面上
へのＺｎＳｅの成長では基板温度３００〜４００℃程度
でVI／II比を１より大きく、即ち、Ｓｅリッチの条件下
でステップ・フロー成長が実現される。
は、このような積層欠陥の発生を抑制するために以下の
ような成長方法を用いる。なお、ここでは一例としてＭ
ＢＥ法での成長条件を示す。すなわち、半導体基板とし
て例えばＧａＡｓ（１００）面を用いる場合、微傾斜基
板（例えば［１１１］Ｂ方向へ５°オフした基板）を用
いる。このような基板を用いて、まずＧａＡｓバッファ
層を成長させ、次に格子歪により成長層中に転位が導入
される臨界膜厚以下のＺｎＳｅバッファ層をステップ・
フロー・モードで成長させる。［１１１］Ｂ方向へのオ
フオリエンテーションを有するＧａＡｓ（１００）面上
へのＺｎＳｅの成長では基板温度３００〜４００℃程度
でVI／II比を１より大きく、即ち、Ｓｅリッチの条件下
でステップ・フロー成長が実現される。
【００１２】その上にＧａＡｓに格子整合するＺｎＳＳ
ｅを成長させるが、よりステップ・フロー・モードでの
成長が起こりやすくするために基板上のＺｎＳｅ表面に
おいてＺｎ、Ｓ、Ｓｅ原子が充分にマイグレートするよ
うな条件で成長させるのがよい。例えば成長温度をＺｎ
Ｓｅの標準的なＭＢＥ成長温度である２５０−３５０℃
よりも高めに（例えば４００℃）設定し、かつVI／II比
を１よりやや大きく、即ちVI族リッチにする。
ｅを成長させるが、よりステップ・フロー・モードでの
成長が起こりやすくするために基板上のＺｎＳｅ表面に
おいてＺｎ、Ｓ、Ｓｅ原子が充分にマイグレートするよ
うな条件で成長させるのがよい。例えば成長温度をＺｎ
Ｓｅの標準的なＭＢＥ成長温度である２５０−３５０℃
よりも高めに（例えば４００℃）設定し、かつVI／II比
を１よりやや大きく、即ちVI族リッチにする。
【００１３】このような条件下では成長に寄与するＺ
ｎ、Ｓ、Ｓｅ原子が充分にマイグレートし、微傾斜基板
に存在するキンク位置に優先的に取り込まれるステップ
・フロー成長が起こり易くなる。このような成長条件が
満足されればキンク位置に取り込まれるII族あるいはVI
族原子の位置はキンク位置における基板あるいは成長層
表面原子の未結合手の方向性から、一義的に決定され、
基板であるＧａＡｓの結晶構造である閃亜鉛鉱型結晶構
造と同じ結晶構造をとりながらエピタキシャル成長する
ことになり、理想的にはウルツ鉱型結晶構造への転換は
起こらないことになる。そのため積層欠陥が消滅するか
または大幅に減少する。
ｎ、Ｓ、Ｓｅ原子が充分にマイグレートし、微傾斜基板
に存在するキンク位置に優先的に取り込まれるステップ
・フロー成長が起こり易くなる。このような成長条件が
満足されればキンク位置に取り込まれるII族あるいはVI
族原子の位置はキンク位置における基板あるいは成長層
表面原子の未結合手の方向性から、一義的に決定され、
基板であるＧａＡｓの結晶構造である閃亜鉛鉱型結晶構
造と同じ結晶構造をとりながらエピタキシャル成長する
ことになり、理想的にはウルツ鉱型結晶構造への転換は
起こらないことになる。そのため積層欠陥が消滅するか
または大幅に減少する。
【００１４】基板として［１１１］Ａ方向へ例えば５°
のオフオリエンテーションを有する基板を用いてもよい
が、この場合には請求項３の第１のII−VI族化合物半導
体層の成長をVI／II比を１よりも小さく、即ちII族リッ
チの条件でエピタキシャル成長を行えば第１のII−VI族
化合物半導体層およびその上の第２のII−VI族化合物半
導体層の成長はステップ・フロー成長が実現されて同様
の効果が得られる。
のオフオリエンテーションを有する基板を用いてもよい
が、この場合には請求項３の第１のII−VI族化合物半導
体層の成長をVI／II比を１よりも小さく、即ちII族リッ
チの条件でエピタキシャル成長を行えば第１のII−VI族
化合物半導体層およびその上の第２のII−VI族化合物半
導体層の成長はステップ・フロー成長が実現されて同様
の効果が得られる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例により
形成されたII−VI族化合物半導体成長層を有する結晶成
長基板の断面図である。本実施例では、基板として、
［１１１］Ｂ方向へ５゜オフしたＳｉドープＧａＡｓ
（１００）基板１００を用いた。また、成長方法として
分子線エピタキシー（ＭＢＥ）法を用いた。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例により
形成されたII−VI族化合物半導体成長層を有する結晶成
長基板の断面図である。本実施例では、基板として、
［１１１］Ｂ方向へ５゜オフしたＳｉドープＧａＡｓ
（１００）基板１００を用いた。また、成長方法として
分子線エピタキシー（ＭＢＥ）法を用いた。
【００１６】まず、アンドープＧａＡｓバッファ層１０
１を第１の成長チャンバ中で成長温度６５０℃で膜厚
０．５μｍに成長させた後、超高真空中を搬送し第２の
成長チャンバ中で成長温度３００℃に設定する。そし
て、Ｚｎを５秒間照射した後、アンドープＺｎＳｅバッ
ファ層１０２をVI族リッチの条件でステップ・フロー・
モードで２００Å積層する。続いて、基板温度を４００
℃に設定し、アンドープＺｎＳ0.06Ｓｅ0.94バッファ層
１０３を０．５μｍステップ・フロー・モードで成長さ
せる。
１を第１の成長チャンバ中で成長温度６５０℃で膜厚
０．５μｍに成長させた後、超高真空中を搬送し第２の
成長チャンバ中で成長温度３００℃に設定する。そし
て、Ｚｎを５秒間照射した後、アンドープＺｎＳｅバッ
ファ層１０２をVI族リッチの条件でステップ・フロー・
モードで２００Å積層する。続いて、基板温度を４００
℃に設定し、アンドープＺｎＳ0.06Ｓｅ0.94バッファ層
１０３を０．５μｍステップ・フロー・モードで成長さ
せる。
【００１７】次に、成長温度を３００℃に設定し、Ｇａ
Ａｓに格子整合するアンドープＺｎＭｇＳＳｅ層１０４
を１．５μｍ、アンドープＺｎＳ0.06Ｓｅ0.94層１０５
を０．２５μｍ、アンドープＺｎ0.8 Ｃｄ0.2 Ｓｅ単一
量子井戸層１０６を７０Å、アンドープＺｎＳ0.06Ｓｅ
0.94層１０７を０．２５μｍ、アンドープＺｎＭｇＳＳ
ｅ層１０４と同一の組成のアンドープＺｎＭｇＳＳｅ層
１０８を１μｍ、アンドープＺｎＳｅ層１０９を０．１
μｍ順次成長させた。
Ａｓに格子整合するアンドープＺｎＭｇＳＳｅ層１０４
を１．５μｍ、アンドープＺｎＳ0.06Ｓｅ0.94層１０５
を０．２５μｍ、アンドープＺｎ0.8 Ｃｄ0.2 Ｓｅ単一
量子井戸層１０６を７０Å、アンドープＺｎＳ0.06Ｓｅ
0.94層１０７を０．２５μｍ、アンドープＺｎＭｇＳＳ
ｅ層１０４と同一の組成のアンドープＺｎＭｇＳＳｅ層
１０８を１μｍ、アンドープＺｎＳｅ層１０９を０．１
μｍ順次成長させた。
【００１８】この試料を透過電子顕微鏡（ＴＥＭ）で観
察したところ、断面ＴＥＭ像では基板と成長層との界面
付近には積層欠陥は観察されず、良好な結晶が得られて
いることが判明した。
察したところ、断面ＴＥＭ像では基板と成長層との界面
付近には積層欠陥は観察されず、良好な結晶が得られて
いることが判明した。
【００１９】［第２の実施例］図２は、本発明の第２の
実施例により形成されたII−VI族化合物半導体成長層を
有する結晶成長基板の断面図である。本実施例では、基
板として、［１１１］Ｂ方向へ４゜オフしたＳドープＩ
ｎＰ（１００）基板２００を用いた。また、成長方法と
してＭＢＥ法を用いた。
実施例により形成されたII−VI族化合物半導体成長層を
有する結晶成長基板の断面図である。本実施例では、基
板として、［１１１］Ｂ方向へ４゜オフしたＳドープＩ
ｎＰ（１００）基板２００を用いた。また、成長方法と
してＭＢＥ法を用いた。
【００２０】まず、アンドープＩｎＰバッファ層２０１
を第１の成長チャンバ中で成長温度４８０℃で膜厚０．
５μｍに成長させた後、超高真空中を搬送し第２の成長
チャンバ中で成長温度３００℃に設定する。そして、ア
ンドープＭｇＳｅバッファ層２０２をVI族リッチの条件
でステップ・フロー・モードで２００Å積層する。続い
て、基板温度を３５０℃に設定し、ＩｎＰ基板に格子整
合するアンドープＺｎＣｄＳｅバッファ層２０３を０．
５μｍステップフロー・モードで成長させる。
を第１の成長チャンバ中で成長温度４８０℃で膜厚０．
５μｍに成長させた後、超高真空中を搬送し第２の成長
チャンバ中で成長温度３００℃に設定する。そして、ア
ンドープＭｇＳｅバッファ層２０２をVI族リッチの条件
でステップ・フロー・モードで２００Å積層する。続い
て、基板温度を３５０℃に設定し、ＩｎＰ基板に格子整
合するアンドープＺｎＣｄＳｅバッファ層２０３を０．
５μｍステップフロー・モードで成長させる。
【００２１】次に、基板温度を３００℃に設定し、Ｉｎ
Ｐに格子整合するアンドープＺｎＭｇＳｅＴｅ層２０４
を１．５μｍ、ＩｎＰに格子整合しかつアンドープＺｎ
ＭｇＳｅＴｅ層２０４よりもバンドギャップの小さいア
ンドープＺｎＭｇＳｅＴｅ単一量子井戸層２０５を１０
０Å、アンドープＺｎＭｇＳｅＴｅ層２０４と同一組成
のアンドープＺｎＭｇＳｅＴｅ層２０６を１．５μｍ順
次成長させる。
Ｐに格子整合するアンドープＺｎＭｇＳｅＴｅ層２０４
を１．５μｍ、ＩｎＰに格子整合しかつアンドープＺｎ
ＭｇＳｅＴｅ層２０４よりもバンドギャップの小さいア
ンドープＺｎＭｇＳｅＴｅ単一量子井戸層２０５を１０
０Å、アンドープＺｎＭｇＳｅＴｅ層２０４と同一組成
のアンドープＺｎＭｇＳｅＴｅ層２０６を１．５μｍ順
次成長させる。
【００２２】この試料をＴＥＭで観察したところ、断面
ＴＥＭ像では基板と成長層との界面付近には積層欠陥は
観察されず、良好な結晶が得られていることが判明し
た。
ＴＥＭ像では基板と成長層との界面付近には積層欠陥は
観察されず、良好な結晶が得られていることが判明し
た。
【００２３】［第３の実施例］図３は、本発明の第３の
実施例を説明するための緑青色半導体レーザの断面図で
ある。基板として、［１１１］Ｂ方向へ５゜オフしたＳ
ｉドープＧａＡｓ（１００）基板３００を用いた。ま
ず、この基板３００上にＳｉを１×１０18cm-3ドープし
たｎ型ＧａＡｓバッファ層３０１を０．５μｍ成長さ
せ、その後、基板温度を３００℃としてアンドープＺｎ
Ｓｅバッファ層３０２をVI族リッチでステップ・フロー
・モードで２００Å積層する。続いて、基板温度を４０
０℃に設定し、Ｃｌを５×１０17cm-3ドープしたｎ型Ｚ
ｎＳ0.06Ｓｅ0.94バッファ層３０３を０．１５μｍステ
ップ・フロー・モードで成長させる。
実施例を説明するための緑青色半導体レーザの断面図で
ある。基板として、［１１１］Ｂ方向へ５゜オフしたＳ
ｉドープＧａＡｓ（１００）基板３００を用いた。ま
ず、この基板３００上にＳｉを１×１０18cm-3ドープし
たｎ型ＧａＡｓバッファ層３０１を０．５μｍ成長さ
せ、その後、基板温度を３００℃としてアンドープＺｎ
Ｓｅバッファ層３０２をVI族リッチでステップ・フロー
・モードで２００Å積層する。続いて、基板温度を４０
０℃に設定し、Ｃｌを５×１０17cm-3ドープしたｎ型Ｚ
ｎＳ0.06Ｓｅ0.94バッファ層３０３を０．１５μｍステ
ップ・フロー・モードで成長させる。
【００２４】その後、基板温度を３００℃に降温し、以
下の各層を分子線エピタキシー法（ＭＢＥ法）よりエピ
タキシャル成長させる。 ｎ型ＺｎＭｇＳＳｅクラッド層３０４： 半導体材料：Ｚｎ0.91Ｍｇ0.09Ｓ0.16Ｓｅ0.84 ドーパントＣｌ濃度：５×１０17cm-3、層厚：１．５μ
ｍ ｎ型ＺｎＳＳｅ光ガイド層３０５： 半導体材料：ＺｎＳ0.06Ｓｅ0.94 ドーパントＣｌ濃度：５×１０17cm-3、層厚：０．１２
５μｍ アンドープＺｎＣｄＳｅ活性層３０６： 半導体材料：Ｚｎ0.8 Ｃｄ0.2 Ｓｅ ドーパント濃度：アンドープ、層厚：７０Å ｐ型ＺｎＳＳｅ光ガイド層３０７： 半導体材料：ＺｎＳ0.06Ｓｅ0.94 ドーパントＮ濃度：５×１０17cm-3、層厚：０．１２５
μｍ ｐ型ＺｎＭｇＳＳｅクラッド層３０８： 半導体材料：Ｚｎ0.91Ｍｇ0.09Ｓ0.16Ｓｅ0.84 ドーパントＮ濃度：２×１０17cm-3、層厚：１．５μｍ ｐ型コンタクト層３０９： 半導体材料：ＺｎＳｅ ドーパントＮ濃度：５×１０17cm-3、層厚：０．１μｍ 半導体材料：ＺｎＴｅ／ＺｎＳｅ超格子層（ＺｎＳ
ｅ：１８Å／ＺｎＴｅ：２Å、ＺｎＳｅ：１７Å／Ｚｎ
Ｔｅ：３Å、ＺｎＳｅ：１６Å／ＺｎＴｅ：４
Å、．．．計１７層） ドーパントＮ濃度：５×１０17cm-3（ＺｎＳｅ） ：１×１０19cm-3（ＺｎＴｅ） 半導体材料：ＺｎＴｅ ドーパントＮ濃度：１×１０19cm-3、層厚：３００Å
下の各層を分子線エピタキシー法（ＭＢＥ法）よりエピ
タキシャル成長させる。 ｎ型ＺｎＭｇＳＳｅクラッド層３０４： 半導体材料：Ｚｎ0.91Ｍｇ0.09Ｓ0.16Ｓｅ0.84 ドーパントＣｌ濃度：５×１０17cm-3、層厚：１．５μ
ｍ ｎ型ＺｎＳＳｅ光ガイド層３０５： 半導体材料：ＺｎＳ0.06Ｓｅ0.94 ドーパントＣｌ濃度：５×１０17cm-3、層厚：０．１２
５μｍ アンドープＺｎＣｄＳｅ活性層３０６： 半導体材料：Ｚｎ0.8 Ｃｄ0.2 Ｓｅ ドーパント濃度：アンドープ、層厚：７０Å ｐ型ＺｎＳＳｅ光ガイド層３０７： 半導体材料：ＺｎＳ0.06Ｓｅ0.94 ドーパントＮ濃度：５×１０17cm-3、層厚：０．１２５
μｍ ｐ型ＺｎＭｇＳＳｅクラッド層３０８： 半導体材料：Ｚｎ0.91Ｍｇ0.09Ｓ0.16Ｓｅ0.84 ドーパントＮ濃度：２×１０17cm-3、層厚：１．５μｍ ｐ型コンタクト層３０９： 半導体材料：ＺｎＳｅ ドーパントＮ濃度：５×１０17cm-3、層厚：０．１μｍ 半導体材料：ＺｎＴｅ／ＺｎＳｅ超格子層（ＺｎＳ
ｅ：１８Å／ＺｎＴｅ：２Å、ＺｎＳｅ：１７Å／Ｚｎ
Ｔｅ：３Å、ＺｎＳｅ：１６Å／ＺｎＴｅ：４
Å、．．．計１７層） ドーパントＮ濃度：５×１０17cm-3（ＺｎＳｅ） ：１×１０19cm-3（ＺｎＴｅ） 半導体材料：ＺｎＴｅ ドーパントＮ濃度：１×１０19cm-3、層厚：３００Å
【００２５】この上にシリコン窒化膜等の絶縁膜３１０
を堆積し、ストライプ状に窓を開口し、この窓を通して
ｐ型コンタクト層３０９にオーミック接触するｐ側電極
３１１を形成する。図示された状態に絶縁膜３１０、電
極３１１を形成するのに代え、ｐ型コンタクト層３０９
をストライプ状にパターニングしその両側に絶縁膜を形
成してｐ型コンタクト層を埋め込み、その上に第１の電
極を形成するようにしてもよい。また、基板裏面には、
基板３００にオーミック接触するｎ側電極３１２を形成
する。
を堆積し、ストライプ状に窓を開口し、この窓を通して
ｐ型コンタクト層３０９にオーミック接触するｐ側電極
３１１を形成する。図示された状態に絶縁膜３１０、電
極３１１を形成するのに代え、ｐ型コンタクト層３０９
をストライプ状にパターニングしその両側に絶縁膜を形
成してｐ型コンタクト層を埋め込み、その上に第１の電
極を形成するようにしてもよい。また、基板裏面には、
基板３００にオーミック接触するｎ側電極３１２を形成
する。
【００２６】このように構成された半導体レーザにおい
て、電極３１１、３１２間に順方向に電圧を印加したと
ころ、波長５０８ｎｍで室温連続発振が行われた。ま
た、その寿命は従来例に比較して大幅に改善された。
て、電極３１１、３１２間に順方向に電圧を印加したと
ころ、波長５０８ｎｍで室温連続発振が行われた。ま
た、その寿命は従来例に比較して大幅に改善された。
【００２７】［第４の実施例］基板として、［１１１］
Ｂ方向へ１０゜オフしたＳｉドープＧａＡｓ（１００）
基板４００を用いる。この基板上にＳｉを１×１０18cm
-3ドープしたｎ型のＧａＡｓバッファ層４０１を０．５
μｍ成長させ、その後、基板温度を３００℃としてアン
ドープＺｎＳｅバッファ層４０２をVI族リッチでステッ
プ・フロー・モードで２００Å積層する。続いて、基板
温度を４００℃に設定し、Ｃｌを５×１０17cm-3ドープ
したｎ型ＺｎＳ0.06Ｓｅ0.94バッファ層４０３を０．１
５μｍステップ・フロー・モードで成長させる。
Ｂ方向へ１０゜オフしたＳｉドープＧａＡｓ（１００）
基板４００を用いる。この基板上にＳｉを１×１０18cm
-3ドープしたｎ型のＧａＡｓバッファ層４０１を０．５
μｍ成長させ、その後、基板温度を３００℃としてアン
ドープＺｎＳｅバッファ層４０２をVI族リッチでステッ
プ・フロー・モードで２００Å積層する。続いて、基板
温度を４００℃に設定し、Ｃｌを５×１０17cm-3ドープ
したｎ型ＺｎＳ0.06Ｓｅ0.94バッファ層４０３を０．１
５μｍステップ・フロー・モードで成長させる。
【００２８】その後、基板温度を３００℃に降温し、以
下の各層をＭＢＥ法よりエピタキシャル成長させる。 ｎ型ＺｎＣｄＳＳｅクラッド層４０４： 半導体材料：ＧａＡｓと格子整合するＺｎ0.64Ｃｄ0.36
Ｓ0.62Ｓｅ0.38 ドーパントＣｌ濃度：５×１０17cm-3、層厚：１．５μ
ｍ ｎ型ＺｎＳＳｅ電子バリア層４０５： 半導体材料：ＧａＡｓと格子整合するＺｎＳ0.06Ｓｅ
0.94 ドーパントＣｌ濃度：５×１０17cm-3、層厚：０．０９
６μｍ ｎ型ＺｎＣｄＳＳｅ電子蓄積層４０６： 半導体材料：ＧａＡｓと格子整合するＺｎ0.64Ｃｄ0.36
Ｓ0.62Ｓｅ0.38 ドーパントＣｌ濃度：５×１０17cm-3、層厚：０．０５
μｍ アンドープＺｎＣｄＳｅ活性層４０７： 半導体材料：Ｚｎ0.8 Ｃｄ0.2 Ｓｅ アンドープ、層厚：７０Å ｐ型ＺｎＳＳｅホール蓄積層４０８： 半導体材料：ＧａＡｓと格子整合するＺｎＳ0.06Ｓｅ
0.94 ドーパントＮ濃度：５×１０17cm-3、層厚：０．１４４
μｍ ｐ型ＺｎＣｄＳＳｅクラッド層４０９： 半導体材料：Ｚｎ0.64Ｃｄ0.36Ｓ0.62Ｓｅ0.38 ドーパントＮ濃度：５×１０17cm-3、層厚：１．５μｍ ｐ型コンタクト層４１０： 半導体材料：ＺｎＳｅ ドーパントＮ濃度：５×１０17cm-3、層厚：０．１μｍ 半導体材料：ＺｎＴｅ／ＺｎＳｅ超格子層（ＺｎＳ
ｅ：１８Å／ＺｎＴｅ：２Å、ＺｎＳｅ：１７Å／Ｚｎ
Ｔｅ：３Å、ＺｎＳｅ：１６Å／ＺｎＴｅ：４
Å、．．．計１７層） ドーパントＮ濃度：５×１０17cm-3（ＺｎＳｅ） ：１×１０19cm-3（ＺｎＴｅ） 半導体材料：ＺｎＴｅ ドーパントＮ濃度：１×１０19cm-3、層厚：３００Å
下の各層をＭＢＥ法よりエピタキシャル成長させる。 ｎ型ＺｎＣｄＳＳｅクラッド層４０４： 半導体材料：ＧａＡｓと格子整合するＺｎ0.64Ｃｄ0.36
Ｓ0.62Ｓｅ0.38 ドーパントＣｌ濃度：５×１０17cm-3、層厚：１．５μ
ｍ ｎ型ＺｎＳＳｅ電子バリア層４０５： 半導体材料：ＧａＡｓと格子整合するＺｎＳ0.06Ｓｅ
0.94 ドーパントＣｌ濃度：５×１０17cm-3、層厚：０．０９
６μｍ ｎ型ＺｎＣｄＳＳｅ電子蓄積層４０６： 半導体材料：ＧａＡｓと格子整合するＺｎ0.64Ｃｄ0.36
Ｓ0.62Ｓｅ0.38 ドーパントＣｌ濃度：５×１０17cm-3、層厚：０．０５
μｍ アンドープＺｎＣｄＳｅ活性層４０７： 半導体材料：Ｚｎ0.8 Ｃｄ0.2 Ｓｅ アンドープ、層厚：７０Å ｐ型ＺｎＳＳｅホール蓄積層４０８： 半導体材料：ＧａＡｓと格子整合するＺｎＳ0.06Ｓｅ
0.94 ドーパントＮ濃度：５×１０17cm-3、層厚：０．１４４
μｍ ｐ型ＺｎＣｄＳＳｅクラッド層４０９： 半導体材料：Ｚｎ0.64Ｃｄ0.36Ｓ0.62Ｓｅ0.38 ドーパントＮ濃度：５×１０17cm-3、層厚：１．５μｍ ｐ型コンタクト層４１０： 半導体材料：ＺｎＳｅ ドーパントＮ濃度：５×１０17cm-3、層厚：０．１μｍ 半導体材料：ＺｎＴｅ／ＺｎＳｅ超格子層（ＺｎＳ
ｅ：１８Å／ＺｎＴｅ：２Å、ＺｎＳｅ：１７Å／Ｚｎ
Ｔｅ：３Å、ＺｎＳｅ：１６Å／ＺｎＴｅ：４
Å、．．．計１７層） ドーパントＮ濃度：５×１０17cm-3（ＺｎＳｅ） ：１×１０19cm-3（ＺｎＴｅ） 半導体材料：ＺｎＴｅ ドーパントＮ濃度：１×１０19cm-3、層厚：３００Å
【００２９】この上にシリコン窒化膜等の絶縁膜４１１
を堆積し、ストライプ状に窓を開口し、この窓を通して
ｐ型コンタクト層４１０にオーミック接触する第１の電
極３１１を形成する。また、基板裏面には、半導体基板
４００にオーミックに接触する第２の電極４１３を形成
する。
を堆積し、ストライプ状に窓を開口し、この窓を通して
ｐ型コンタクト層４１０にオーミック接触する第１の電
極３１１を形成する。また、基板裏面には、半導体基板
４００にオーミックに接触する第２の電極４１３を形成
する。
【００３０】このように構成された半導体レーザにおい
て、電極４１２、４１３間に順方向に電圧を印加したと
ころ、波長５１０ｎｍで室温連続発振が行われた。ま
た、その寿命は第３の実施例と同様に従来例に比較して
大幅に改善された。
て、電極４１２、４１３間に順方向に電圧を印加したと
ころ、波長５１０ｎｍで室温連続発振が行われた。ま
た、その寿命は第３の実施例と同様に従来例に比較して
大幅に改善された。
【００３１】［第５の実施例］基板として、［１１１］
Ｂ方向へ４゜オフしたＳｎドープＩｎＰ（１００）基板
５００を用いる。この基板上にＳｉを１×１０18ｃｍ-3
ドープしたｎ型のＩｎＰバッファ層５０１を０．５μｍ
成長させ、その後、基板温度３００℃でアンドープＭｇ
Ｓｅバッファ層５０２をVI族リッチの条件でステップ・
フロー・モードで２００Å積層する。続いて、基板温度
を３５０℃に設定し、Ｃｌを５×１０17ｃｍ-3ドープし
たＩｎＰに格子整合するｎ型ＺｎＣｄＳｅバッファ層５
０３を０．１５μｍステップ・フロー・モードで成長さ
せる。その後、基板温度を３００℃に降温し、以下の各
層をＭＢＥ法でエピタキシャル成長させる。
Ｂ方向へ４゜オフしたＳｎドープＩｎＰ（１００）基板
５００を用いる。この基板上にＳｉを１×１０18ｃｍ-3
ドープしたｎ型のＩｎＰバッファ層５０１を０．５μｍ
成長させ、その後、基板温度３００℃でアンドープＭｇ
Ｓｅバッファ層５０２をVI族リッチの条件でステップ・
フロー・モードで２００Å積層する。続いて、基板温度
を３５０℃に設定し、Ｃｌを５×１０17ｃｍ-3ドープし
たＩｎＰに格子整合するｎ型ＺｎＣｄＳｅバッファ層５
０３を０．１５μｍステップ・フロー・モードで成長さ
せる。その後、基板温度を３００℃に降温し、以下の各
層をＭＢＥ法でエピタキシャル成長させる。
【００３２】ｎ型ＺｎＭｇＳｅＴｅクラッド層５０４： 半導体材料：ＩｎＰに格子整合するＺｎＭｇＳｅＴｅ ドーパントＣｌ濃度：５×１０17cm-3、層厚：１．５μ
ｍ アンドープＺｎＭｇＳｅＴｅ活性層５０５： 半導体材料：ＩｎＰに格子整合するＺｎＭｇＳｅＴｅ
（バンドギャップがｐ型、ｎ型クラッド層よりも小さく
なるように組成を決める） 層厚：１００Å ｐ型ＺｎＭｇＳｅＴｅクラッド層５０６： 半導体材料：ＩｎＰに格子整合するＺｎＭｇＳｅＴｅ
（ｎ型クラッド層と同じ組成） ドーパントＮ濃度：５×１０17cm-3、層厚：１．５μｍ ｐ型ＺｎＭｇＳｅＴｅコンタクト層５０７： 半導体材料：ＩｎＰに格子整合するＺｎＭｇＳｅＴｅ ドーパントＮ濃度：１×１０18cm-3、層厚：０．１μｍ
ｍ アンドープＺｎＭｇＳｅＴｅ活性層５０５： 半導体材料：ＩｎＰに格子整合するＺｎＭｇＳｅＴｅ
（バンドギャップがｐ型、ｎ型クラッド層よりも小さく
なるように組成を決める） 層厚：１００Å ｐ型ＺｎＭｇＳｅＴｅクラッド層５０６： 半導体材料：ＩｎＰに格子整合するＺｎＭｇＳｅＴｅ
（ｎ型クラッド層と同じ組成） ドーパントＮ濃度：５×１０17cm-3、層厚：１．５μｍ ｐ型ＺｎＭｇＳｅＴｅコンタクト層５０７： 半導体材料：ＩｎＰに格子整合するＺｎＭｇＳｅＴｅ ドーパントＮ濃度：１×１０18cm-3、層厚：０．１μｍ
【００３３】この上にシリコン窒化膜等の絶縁膜５０８
を堆積し、ストライプ状に窓を開口し、この窓を通して
ｐ型コンタクト層５０７にオーミック接触するｐ側電極
５０９を形成する。また、基板裏面には、半導体基板５
００にオーミック接触するｎ側電極５１０を形成する。
を堆積し、ストライプ状に窓を開口し、この窓を通して
ｐ型コンタクト層５０７にオーミック接触するｐ側電極
５０９を形成する。また、基板裏面には、半導体基板５
００にオーミック接触するｎ側電極５１０を形成する。
【００３４】このように構成された半導体レーザにおい
て、電極５０９、５１０間に順方向に電圧を印加したと
ころ、波長５７０ｎｍで室温連続発振が行われた。ま
た、その寿命は第３、第４の実施例と同様に従来例に比
較して大幅に改善された。
て、電極５０９、５１０間に順方向に電圧を印加したと
ころ、波長５７０ｎｍで室温連続発振が行われた。ま
た、その寿命は第３、第４の実施例と同様に従来例に比
較して大幅に改善された。
【００３５】［実施例の変更］以上好ましい実施例につ
いて説明したが、本発明はこれら実施例に限定されるも
のではなく、特許請求の範囲に記載された範囲内におい
て適宜の変更が可能である。例えば、上記各実施例で
は、ｎ型バッファ層１０３、２０３、３０３、４０３、
５０３までをステップ・フロー・モードによる成長とし
たが、全ての層をステップ・フロー・モードで成長させ
るようにすることもできる。また、上記各実施例では、
基板温度を３００℃乃至４００℃としてステップ・フロ
ー成長を行ったが、ステップ・フロー・モードが満足さ
れればそれ以上あるいはそれ以下の基板温度でもよい。
いて説明したが、本発明はこれら実施例に限定されるも
のではなく、特許請求の範囲に記載された範囲内におい
て適宜の変更が可能である。例えば、上記各実施例で
は、ｎ型バッファ層１０３、２０３、３０３、４０３、
５０３までをステップ・フロー・モードによる成長とし
たが、全ての層をステップ・フロー・モードで成長させ
るようにすることもできる。また、上記各実施例では、
基板温度を３００℃乃至４００℃としてステップ・フロ
ー成長を行ったが、ステップ・フロー・モードが満足さ
れればそれ以上あるいはそれ以下の基板温度でもよい。
【００３６】上記実施例においては、成長法としてＭＢ
Ｅ法を用いたが、ガスソース分子線エピタキシー法（ガ
スソースＭＢＥ法）、有機金属気相エピタキシー法（Ｍ
ＯＶＰＥ法）等によりエピタキシャル成長を行っても勿
論よい。また、上記の実施例においては、基板としてＧ
ａＡｓ、ＩｎＰを用いたが、ＧａＰなど他のIII −Ｖ族
化合物半導体やＳｉ、ＧｅなどIV族元素の基板を用いて
もよく、さらに、ＺｎＳｅ基板などのII−VI族化合物半
導体基板を用いることもできる。II−VI族化合物半導体
基板を用いた場合には、II−VI族化合物半導体以外の材
料からなる基板を用いるよりも格子欠陥密度は低減でき
るため半導体発光素子の製造には好ましい。
Ｅ法を用いたが、ガスソース分子線エピタキシー法（ガ
スソースＭＢＥ法）、有機金属気相エピタキシー法（Ｍ
ＯＶＰＥ法）等によりエピタキシャル成長を行っても勿
論よい。また、上記の実施例においては、基板としてＧ
ａＡｓ、ＩｎＰを用いたが、ＧａＰなど他のIII −Ｖ族
化合物半導体やＳｉ、ＧｅなどIV族元素の基板を用いて
もよく、さらに、ＺｎＳｅ基板などのII−VI族化合物半
導体基板を用いることもできる。II−VI族化合物半導体
基板を用いた場合には、II−VI族化合物半導体以外の材
料からなる基板を用いるよりも格子欠陥密度は低減でき
るため半導体発光素子の製造には好ましい。
【００３７】上記第３〜第５の実施例においては、ｎ型
ドーパントとしてＣｌ、ｐ型ドーパントとしてＮを用い
たが、ｎ型ドーパントとしては、Ａｌ、Ｇａ、Ｉｎ、Ｂ
ｒ、ｐ型ドーパントとしては、Ａｓ、Ｐ、Ｌｉなど他の
ドーパントを用いても実現できる。上記第３〜第５の実
施例においては、活性層は単一量子井戸構造としたが、
これを多重量子井戸構造としても勿論よい。また、ｐ型
の半導体基板を用いて実施例におけるクラッド層や光ガ
イド層などの導電型を全て逆にしてもよい。
ドーパントとしてＣｌ、ｐ型ドーパントとしてＮを用い
たが、ｎ型ドーパントとしては、Ａｌ、Ｇａ、Ｉｎ、Ｂ
ｒ、ｐ型ドーパントとしては、Ａｓ、Ｐ、Ｌｉなど他の
ドーパントを用いても実現できる。上記第３〜第５の実
施例においては、活性層は単一量子井戸構造としたが、
これを多重量子井戸構造としても勿論よい。また、ｐ型
の半導体基板を用いて実施例におけるクラッド層や光ガ
イド層などの導電型を全て逆にしてもよい。
【００３８】
【発明の効果】本発明による半導体結晶のエピタキシャ
ル成長方法は、所定の方向へ所定の角度のオフオリエン
テーションを有する（１００）面をもつ半導体基板上
に、ステップ・フロー・モードでエピタキシャル層を形
成するものであるので、エピタキシャル成長された結晶
構造を基板のそれに揃えることができ、結晶成長層に導
入される結晶欠陥を大幅に低減化することができる。し
たがって、この方法により作製された結晶成長基板を用
いて形成された発光ダイオードや半導体レーザにおいて
は大幅な長寿命化が実現できる。
ル成長方法は、所定の方向へ所定の角度のオフオリエン
テーションを有する（１００）面をもつ半導体基板上
に、ステップ・フロー・モードでエピタキシャル層を形
成するものであるので、エピタキシャル成長された結晶
構造を基板のそれに揃えることができ、結晶成長層に導
入される結晶欠陥を大幅に低減化することができる。し
たがって、この方法により作製された結晶成長基板を用
いて形成された発光ダイオードや半導体レーザにおいて
は大幅な長寿命化が実現できる。
【図１】本発明の第１の実施例を説明するための結晶成
長基板の断面図。
長基板の断面図。
【図２】本発明の第２の実施例を説明するための結晶成
長基板の断面図。
長基板の断面図。
【図３】本発明の第３の実施例を説明するための緑青色
半導体レーザの断面図。
半導体レーザの断面図。
【図４】本発明の第４の実施例を説明するための緑青色
半導体レーザの断面図。
半導体レーザの断面図。
【図５】本発明の第５の実施例を説明するための緑青色
半導体レーザの断面図。
半導体レーザの断面図。
１００ ［１１１］Ｂ方向へ５°オフしたＳｉドープＧ
ａＡｓ（１００）基板 １０１ アンドープＧａＡｓバッファ層 １０２ アンドープＺｎＳｅバッファ層 １０３ アンドープＺｎＳ0.06Ｓｅ0.94バッファ層 １０４ アンドープＺｎＭｇＳＳｅ層 １０５ アンドープＺｎＳ0.06Ｓｅ0.94層 １０６ アンドープＺｎ0.8 Ｃｄ0.2 Ｓｅ単一量子井戸
層 １０７ アンドープＺｎＳ0.06Ｓｅ0.94層 １０８ アンドープＺｎＭｇＳＳｅ層 １０９ アンドープＺｎＳｅ層 ２００ ［１１１］Ｂ方向へ４°オフしたＳドープＩｎ
Ｐ（１００）基板 ２０１ アンドープＩｎＰバッファ層 ２０２ アンドープＭｇＳｅバッファ層 ２０３ アンドープＺｎＣｄＳｅバッファ層 ２０４ アンドープＺｎＭｇＳｅＴｅ層 ２０５ アンドープＺｎＭｇＳｅＴｅ単一量子井戸層 ２０６ アンドープＺｎＭｇＳｅＴｅ層 ３００ ［１１１］Ｂ方向へ５°オフしたＳｉドープＧ
ａＡｓ（１００）基板 ３０１ ｎ型ＧａＡｓバッファ層 ３０２ アンドープＺｎＳｅバッファ層 ３０３ ｎ型ＺｎＳ0.06Ｓｅ0.94バッファ層 ３０４ ｎ型ＺｎＭｇＳＳｅクラッド層 ３０５ ｎ型ＺｎＳＳｅ光ガイド層 ３０６ アンドープＺｎＣｄＳｅ活性層 ３０７ ｐ型ＺｎＳＳｅ光ガイド層 ３０８ ｐ型ＺｎＭｇＳＳｅクラッド層 ３０９ ｐ型コンタクト層 ３１０ 絶縁膜 ３１１ ｐ側電極 ３１２ ｎ側電極 ４００ ［１１１］Ｂ方向へ10°オフしたＳｉドープＧ
ａＡｓ（１００）基板 ４０１ ｎ型ＧａＡｓバッファ層 ４０２ アンドープＺｎＳｅバッファ層 ４０３ ｎ型ＺｎＳ0.06Ｓｅ0.94バッファ層 ４０４ ｎ型ＺｎＣｄＳＳｅクラッド層 ４０５ ｎ型ＺｎＳＳｅ電子バリア層 ４０６ ｎ型ＺｎＣｄＳＳｅ電子蓄積層 ４０７ アンドープＺｎＣｄＳｅ活性層 ４０８ ｐ型ＺｎＳＳｅホール蓄積層 ４０９ ｐ型ＺｎＣｄＳＳｅクラッド層 ４１０ ｐ型コンタクト層 ４１１ 絶縁膜 ４１２ ｐ側電極 ４１３ ｎ側電極 ５００ ［１１１］Ｂ方向へ４°オフしたＳｎドープＩ
ｎＰ（１００）基板 ５０１ ｎ型ＩｎＰバッファ層 ５０２ アンドープＭｇＳｅバッファ層 ５０３ ｎ型ＺｎＣｄＳｅバッファ層 ５０４ ｎ型ＺｎＭｇＳｅＴｅクラッド層 ５０５ アンドープＺｎＭｇＳｅＴｅ活性層 ５０６ ｐ型ＺｎＭｇＳｅＴｅクラッド層 ５０７ ｐ型ＺｎＭｇＳｅＴｅコンタクト層 ５０８ 絶縁膜 ５０９ ｐ側電極 ５１０ ｎ側電極
ａＡｓ（１００）基板 １０１ アンドープＧａＡｓバッファ層 １０２ アンドープＺｎＳｅバッファ層 １０３ アンドープＺｎＳ0.06Ｓｅ0.94バッファ層 １０４ アンドープＺｎＭｇＳＳｅ層 １０５ アンドープＺｎＳ0.06Ｓｅ0.94層 １０６ アンドープＺｎ0.8 Ｃｄ0.2 Ｓｅ単一量子井戸
層 １０７ アンドープＺｎＳ0.06Ｓｅ0.94層 １０８ アンドープＺｎＭｇＳＳｅ層 １０９ アンドープＺｎＳｅ層 ２００ ［１１１］Ｂ方向へ４°オフしたＳドープＩｎ
Ｐ（１００）基板 ２０１ アンドープＩｎＰバッファ層 ２０２ アンドープＭｇＳｅバッファ層 ２０３ アンドープＺｎＣｄＳｅバッファ層 ２０４ アンドープＺｎＭｇＳｅＴｅ層 ２０５ アンドープＺｎＭｇＳｅＴｅ単一量子井戸層 ２０６ アンドープＺｎＭｇＳｅＴｅ層 ３００ ［１１１］Ｂ方向へ５°オフしたＳｉドープＧ
ａＡｓ（１００）基板 ３０１ ｎ型ＧａＡｓバッファ層 ３０２ アンドープＺｎＳｅバッファ層 ３０３ ｎ型ＺｎＳ0.06Ｓｅ0.94バッファ層 ３０４ ｎ型ＺｎＭｇＳＳｅクラッド層 ３０５ ｎ型ＺｎＳＳｅ光ガイド層 ３０６ アンドープＺｎＣｄＳｅ活性層 ３０７ ｐ型ＺｎＳＳｅ光ガイド層 ３０８ ｐ型ＺｎＭｇＳＳｅクラッド層 ３０９ ｐ型コンタクト層 ３１０ 絶縁膜 ３１１ ｐ側電極 ３１２ ｎ側電極 ４００ ［１１１］Ｂ方向へ10°オフしたＳｉドープＧ
ａＡｓ（１００）基板 ４０１ ｎ型ＧａＡｓバッファ層 ４０２ アンドープＺｎＳｅバッファ層 ４０３ ｎ型ＺｎＳ0.06Ｓｅ0.94バッファ層 ４０４ ｎ型ＺｎＣｄＳＳｅクラッド層 ４０５ ｎ型ＺｎＳＳｅ電子バリア層 ４０６ ｎ型ＺｎＣｄＳＳｅ電子蓄積層 ４０７ アンドープＺｎＣｄＳｅ活性層 ４０８ ｐ型ＺｎＳＳｅホール蓄積層 ４０９ ｐ型ＺｎＣｄＳＳｅクラッド層 ４１０ ｐ型コンタクト層 ４１１ 絶縁膜 ４１２ ｐ側電極 ４１３ ｎ側電極 ５００ ［１１１］Ｂ方向へ４°オフしたＳｎドープＩ
ｎＰ（１００）基板 ５０１ ｎ型ＩｎＰバッファ層 ５０２ アンドープＭｇＳｅバッファ層 ５０３ ｎ型ＺｎＣｄＳｅバッファ層 ５０４ ｎ型ＺｎＭｇＳｅＴｅクラッド層 ５０５ アンドープＺｎＭｇＳｅＴｅ活性層 ５０６ ｐ型ＺｎＭｇＳｅＴｅクラッド層 ５０７ ｐ型ＺｎＭｇＳｅＴｅコンタクト層 ５０８ 絶縁膜 ５０９ ｐ側電極 ５１０ ｎ側電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｓ 3/18
Claims (3)
- 【請求項１】 半導体基板上にII−VI族化合物半導体層
を成長させる結晶成長方法において、 前記半導体基板として所定の方向に所定の角度のオフオ
リエンテーションを有する（１００）面を用いることに
より、 少なくとも基板上に成長を始めた初期の段階の成長層に
おいては成長に寄与するII族及びVI族原子が基板のキン
ク位置に優先的に取り込まれて２次元成長するいわゆる
ステップ・フロー・モードでエピタキシャル成長させる
ことを特徴とするII−VI族化合物半導体の結晶成長方
法。 - 【請求項２】 前記半導体基板として［１１１］Ａ方向
または［１１１］Ｂ方向に所定の角度のオフオリエンテ
ーションを有する（１００）面を用い、少なくとも基板
上に成長を始める初期の段階の一部の層においては基板
が［１１１］Ａ方向にオフオリエンテーションしている
ときにはII族原子リッチの成長条件で成長させ、［１１
１］Ｂ方向にオフオリエンテーションしているときには
VI族原子リッチの成長条件で成長させることを特徴とす
る請求項１記載の結晶成長方法。 - 【請求項３】 前記半導体基板上に、第１のII−VI族化
合物半導体層を格子歪により成長層中へ転位が導入され
る臨界膜厚以下の厚さまでステップ・フロー・モードで
成長させる工程と、その上に基板と格子整合する半導体
材料によりステップ・フロー・モードで第２のII−VI族
化合物半導体層を形成する工程とを含んでいることを特
徴とする請求項１記載の結晶成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32117694A JPH08162481A (ja) | 1994-12-01 | 1994-12-01 | 結晶成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32117694A JPH08162481A (ja) | 1994-12-01 | 1994-12-01 | 結晶成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162481A true JPH08162481A (ja) | 1996-06-21 |
Family
ID=18129647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32117694A Pending JPH08162481A (ja) | 1994-12-01 | 1994-12-01 | 結晶成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162481A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004962A (ja) * | 1995-12-13 | 2008-01-10 | 3M Co | Ｉｉｉ−ｖ／ｉｉ−ｖｉ半導体インターフェイス製造法 |
| JP2009059886A (ja) * | 2007-08-31 | 2009-03-19 | Hitachi Ltd | 半導体発光素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04317495A (ja) * | 1991-04-15 | 1992-11-09 | Fujitsu Ltd | 分子線エピタキシャル成長方法および成長装置 |
-
1994
- 1994-12-01 JP JP32117694A patent/JPH08162481A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04317495A (ja) * | 1991-04-15 | 1992-11-09 | Fujitsu Ltd | 分子線エピタキシャル成長方法および成長装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008004962A (ja) * | 1995-12-13 | 2008-01-10 | 3M Co | Ｉｉｉ−ｖ／ｉｉ−ｖｉ半導体インターフェイス製造法 |
| JP4705079B2 (ja) * | 1995-12-13 | 2011-06-22 | スリーエム カンパニー | Ｉｉｉ−ｖ／ｉｉ−ｖｉ半導体インターフェイス製造法 |
| JP2009059886A (ja) * | 2007-08-31 | 2009-03-19 | Hitachi Ltd | 半導体発光素子 |
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