JPH08161232A

JPH08161232A - 機密データ内蔵機器のセキュリティ装置

Info

Publication number: JPH08161232A
Application number: JP6300518A
Authority: JP
Inventors: Yutaka Wadayama; 豊和田山
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-12-05
Filing date: 1994-12-05
Publication date: 1996-06-21

Abstract

(57)【要約】【目的】カバーオープンスイッチを無効にすることが困
難な機密データ内蔵機器のセキュリティ装置を提供す
る。【構成】ＣＰＵ３１と、第１のカバーオープンスイッチ
ＳＷ１と、第２のカバーオープンスイッチＳＷ２と、前
記第１のカバーオープンスイッチＳＷ１の切換えに伴っ
てオン・オフさせられる少なくとも一つのトランジスタ
と、前記第２のカバーオープンスイッチＳＷ２の切換え
に伴ってオン・オフさせられる少なくとも一つの他のト
ランジスタとを有する。前記ＣＰＵ３１は、少なくとも
二つのトランジスタが発生させた割込信号を受けて内部
データを消去する。カバーが開放されると、複数のトラ
ンジスタのうちの少なくとも二つのオン・オフが切り換
えられ、割込信号がＣＰＵ３１に入力され、該ＣＰＵ３
１は、内部データを消去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、暗証番号入力装置等の
機密データ内蔵機器のセキュリティ装置に関するもので
ある。

【０００２】

【従来の技術】従来、暗証番号入力装置等の機密データ
内蔵機器においては、内部データにアクセスしようとし
てカバーを開放することができないように、ハメ殺しの
構造を持たせたり、内部をボンド等によって固定させた
りしている。ところが、ハメ殺しの構造を持たせたり、
内部をボンド等によって固定させたりすると、機密デー
タ内蔵機器が故障したときに修理が不可能になってしま
う。

【０００３】そこで、修理が可能な機密データ内蔵機器
が提供されている。この場合、内部データにアクセスし
ようとしてカバーを開放すると、内部データが消去され
るようになっている。そのために、カバーが開放された
ことを検出するためのカバーオープンスイッチが配設さ
れ、該カバーオープンスイッチがカバーの開放を検出す
ると、内部データが消去される。

【０００４】図２は従来の機密データ内蔵機器のセキュ
リティ装置の回路図である。図において、１１はＣＰ
Ｕ、１２はＲＡＭ、１３はＥＥＰＲＯＭ、Ｐ１は割込信
号が入力される割込ポート、Ｐ２はカバーが開放された
ことを認識するためのポート、Ｖｃｃは電源ポートであ
る。該電源ポートＶｃｃにはラインＬａが接続され、該
ラインＬａに電源１５（５〔Ｖ〕）及びバッテリ電源１
６（５〔ＶＢ〕）がダイオードＤ_A、Ｄ_Bを介して接続
される。そして、前記電源１５及びバッテリ電源１６か
らの電源電圧がそれぞれダイオードＤ_A、Ｄ_Bを介して
ＣＰＵ１１に供給される。したがって、電源１５がオン
であるときに該電源１５から、電源１５がオフであると
きにバッテリ電源１６から電源電圧がＣＰＵ１１に供給
される。

【０００５】一方、前記割込ポートＰ１及びポートＰ２
にはラインＬｂが接続され、該ラインＬｂにカバーオー
プンスイッチＳＷを介してバッテリ電源１６が接続され
る。また、前記ラインＬｂに抵抗Ｒを介してグラウンド
１９（０〔Ｖ〕）が接続される。前記カバーオープンス
イッチＳＷは、図示しないカバーが閉鎖されているとき
は端子ａ、ｂ間が遮断され、割込ポートＰ１及びポート
Ｐ２が“０”になる。そして、カバーを開放すると、カ
バーオープンスイッチＳＷの端子ａ、ｂ間が接続され、
バッテリ電源１６からの電源電圧が抵抗Ｒを介してグラ
ウンド１９に流れ、前記抵抗Ｒの端子間電圧が割込信号
（ハイアクティブ）として割込ポートＰ１に入力され、
前記ポートＰ２は“１”になる。

【０００６】このように、割込信号が入力されることに
よって、前記ＣＰＵ１１はカバーが開放されたことを検
出し、内部データ、すなわち、ＲＡＭ１２及びＥＥＰＲ
ＯＭ１３に格納されたデータを消去する。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来の機密データ内蔵機器のセキュリティ装置において
は、カバーが開放されたことをカバーオープンスイッチ
ＳＷの端子ａ、ｂ間の接続によって検出するようになっ
ているので、前記カバーオープンスイッチＳＷの端子ｂ
とグラウンド１９との間をショートさせるだけでカバー
オープンスイッチＳＷを無効にして、カバーの疑似的な
閉鎖状態を形成することができる。

【０００８】このように、カバーオープンスイッチＳＷ
を容易に無効にすることができ、前記ＲＡＭ１２及びＥ
ＥＰＲＯＭ１３に格納されたデータに自由にアクセスす
ることができてしまう。本発明は、前記従来の機密デー
タ内蔵機器のセキュリティ装置の問題点を解決して、機
密データ内蔵機器が故障したときに修理することが可能
であり、カバーオープンスイッチを無効にすることが困
難な機密データ内蔵機器のセキュリティ装置を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】そのために、本発明の機
密データ内蔵機器のセキュリティ装置においては、ＣＰ
Ｕと、カバーが開放されたときに接続状態が切り換えら
れる第１のカバーオープンスイッチと、カバーが開放さ
れたときに接続状態が切り換えられる第２のカバーオー
プンスイッチと、前記第１のカバーオープンスイッチの
切換えに伴ってオン・オフさせられる少なくとも一つの
トランジスタと、前記第２のカバーオープンスイッチの
切換えに伴ってオン・オフさせられる少なくとも一つの
他のトランジスタとを有する。

【００１０】そして、前記ＣＰＵは、少なくとも二つの
トランジスタが発生させた割込信号を受けて内部データ
を消去する。

【００１１】

【作用】本発明によれば、前記のように機密データ内蔵
機器のセキュリティ装置においては、ＣＰＵと、カバー
が開放されたときに接続状態が切り換えられる第１のカ
バーオープンスイッチと、カバーが開放されたときに接
続状態が切り換えられる第２のカバーオープンスイッチ
と、前記第１のカバーオープンスイッチの切換えに伴っ
てオン・オフさせられる少なくとも一つのトランジスタ
と、前記第２のカバーオープンスイッチの切換えに伴っ
てオン・オフさせられる少なくとも一つの他のトランジ
スタとを有する。

【００１２】この場合、カバーが開放されると、第１の
カバーオープンスイッチ及び第２のカバーオープンスイ
ッチの接続状態が切り換えられ、複数のトランジスタの
オン・オフが切り換えられる。そして、前記ＣＰＵは、
少なくとも二つのトランジスタが発生させた割込信号を
受けて内部データを消去する。

【００１３】この場合、カバーが開放されると、複数の
トランジスタのうちの少なくとも二つのトランジスタの
オン・オフが切り換えられ、割込信号がＣＰＵに入力さ
れる。したがって、前記ＣＰＵは、割込信号を受けて内
部データを消去する。

【００１４】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例における
機密データ内蔵機器のセキュリティ回路を示す図、図３
は本発明の実施例における機密データ内蔵機器の構造図
である。図３に示すように、機密データ内蔵機器は、開
閉自在に配設されたアッパカバー２１、ロワカバー２２
及び内部に配設された基板２３から成る。該基板２３の
上面には、第１のカバーオープンスイッチＳＷ１及び第
２のカバーオープンスイッチＳＷ２がアッパカバー２１
と対向させ、かつ、接触させて配設される。前記第１の
カバーオープンスイッチＳＷ１及び第２のカバーオープ
ンスイッチＳＷ２は、前記アッパカバー２１が閉鎖され
ているときに該アッパカバー２１によって押され、前記
アッパカバー２１が開放されると、該アッパカバー２１
によって押されなくなる。

【００１５】前記基板２３には、機密データ内蔵機器の
本来の機能を果たす回路、及び前記アッパカバー２１が
開放されたことを検出して内部データを消去するための
セキュリティ回路が搭載されている。次に、該セキュリ
ティ回路について説明する。図１において、３１はＣＰ
Ｕ、３２はＲＡＭ、３３はＥＥＰＲＯＭ、ＸＩＲＱは割
込信号が入力される割込ポート、Ｐ３はカバーが開放さ
れていることを認識するためのポート、ＭＢは外部から
の電源電圧を前記ＲＡＭ３２及びＥＥＰＲＯＭ３３に供
給するためのポート、Ｖｃｃは電源ポートである。

【００１６】また、ＳＷ１は第１のカバーオープンスイ
ッチ、ＳＷ２は第２のカバーオープンスイッチ、ＴＲ１
〜ＴＲ３はトランジスタ、Ｒ１〜Ｒ６は抵抗、Ｄ１、Ｄ
２はダイオード、３５は機密データ内蔵機器の全体をオ
ン・オフさせる電源（５〔Ｖ〕）、３６は該電源３５が
オフのときでも電源電圧を発生させるバッテリ電源（５
〔ＶＢ〕）である。

【００１７】前記第１のカバーオープンスイッチＳＷ１
は１回路２接点式のスイッチで構成され、端子ａ〜ｃを
有する。端子ａはバッテリ電源３６に、端子ｂは抵抗Ｒ
１、Ｒ３に、端子ｃはトランジスタＴＲ３のコレクタ、
抵抗Ｒ４及びポートＭＢに接続される。また、前記第２
のカバーオープンスイッチＳＷ２も同様に１回路２接点
式のスイッチで構成され、端子ａ〜ｃを有する。端子ａ
はバッテリ電源３６に、端子ｂは開放され、端子ｃは抵
抗Ｒ６及びダイオードＤ２のカソードに接続される。

【００１８】そして、前記抵抗Ｒ１は前記第１のカバー
オープンスイッチＳＷ１の端子ｂとトランジスタＴＲ１
のベースとの間に配設され、該ベースにベース電圧を印
加する。また、抵抗Ｒ２は電源３５とトランジスタＴＲ
１のコレクタとの間に配設され、該コレクタと割込ポー
トＸＩＲＱとの間をプルアップする。そして、抵抗Ｒ３
は前記第１のカバーオープンスイッチＳＷ１の端子ｂと
トランジスタＴＲ３のベースとの間に配設され、該ベー
スにベース電圧を印加する。さらに、抵抗Ｒ４はトラン
ジスタＴＲ３のコレクタ、エミッタ間に、抵抗Ｒ５はト
ランジスタＴＲ３のベース、エミッタ間に配設される。
そして、抵抗Ｒ６は第２のカバーオープンスイッチＳＷ
２の端子ｃとトランジスタＴＲ２のベースとの間に配設
され、該ベースにベース電圧を印加する。

【００１９】また、ダイオードＤ１のカソードが電源３
５に、アノードが電源ポートＶｃｃに接続され、ダイオ
ードＤ２のカソードが第２のカバーオープンスイッチＳ
Ｗ２の端子ｃに、アノードが電源ポートＶｃｃに接続さ
れる。そして、前記トランジスタＴＲ１〜ＴＲ３のエミ
ッタはいずれもグラウンドに接続される。なお、Ｇはト
ランジスタＴＲ１、ＴＲ２のコレクタとポートＰ３との
間に配設されたインバータである。

【００２０】前記ＣＰＵ３１の割込ポートＸＩＲＱは割
込信号を入力するために使用される。本実施例におい
て、割込信号はローアクティブとされ、割込信号が入力
されると割込ポートＸＩＲＱが“０”（ローレベル）に
なる。そして、前記割込ポートＸＩＲＱに割込信号が入
力されると、インバータＧの出力がポートＰ３に入力さ
れ、該ポートＰ３が“１”（ハイレベル）になる。前記
ＣＰＵ３１は、ポートＰ３が“１”になると、カバーが
開放されたことを認識する。

【００２１】また、ポートＭＢは二つの機能を有し、ポ
ートＭＢが“０”であると、電源３５がオフになるのに
伴ってＲＡＭ３２に格納されたデータが消去される。な
お、通常、ＥＥＰＲＯＭ３３に格納されたデータは電源
３５がオフになっても消去されない。さらに、ポートＭ
Ｂが“０”であり、ＣＰＵ３１がリセットされると、電
源３５がオンであってもオフであってもＲＡＭ３２及び
ＥＥＰＲＯＭ３３に格納されたデータは消去される。

【００２２】これに対して、ポートＭＢが“１”になる
と、ポートＭＢを介してＲＡＭ３２に電源電圧が印加さ
れる。したがって、電源３５がオフになってもＲＡＭ３
２のデータを保持することができる。前記ＣＰＵ３１の
動きを表１に示す。

【００２３】

【表１】

【００２４】すなわち、電源３５がオンである場合は、
ポートＭＢが“１”であっても“０”であっても、ＲＡ
Ｍ３２に格納されたデータは保持される。なお、ＥＥＰ
ＲＯＭ３３に格納されたデータも保持される。また、電
源３５がオフである場合は、ポートＭＢが“１”である
ときは、ポートＭＢを介してＲＡＭ３２に電源電圧が印
加されるので、ＲＡＭ３２に格納されたデータが保持さ
れる。なお、ＥＥＰＲＯＭ３３に格納されたデータも保
持される。一方、ポートＭＢが“０”であるときは、ポ
ートＭＢを介してＲＡＭ３２に電源電圧が印加されない
ので、ＥＥＰＲＯＭ３３に格納されたデータは保持され
るが、ＲＡＭ３２に格納されたデータは消去される。

【００２５】そして、前記ＣＰＵ３１に電源３５又はバ
ッテリ電源３６の電源電圧が印加されているときに、ポ
ートＭＢが“０”になるとともに、割込信号が入力され
て割込ポートＸＩＲＱが“０”になり、ＣＰＵ３１がリ
セットされると、ＲＡＭ３２及びＥＥＰＲＯＭ３３に格
納されたデータはいずれも消去される。ところで、本実
施例において、前記ＣＰＵ３１は他の要素と接続されて
おらず、データバスは存在しない。したがって、前記Ｒ
ＡＭ３２及びＥＥＰＲＯＭ３３に格納されたデータにア
クセスしようとすると、カバーを開放してＣＰＵ３１を
直接操作する必要がある。

【００２６】そこで、本実施例においては、カバーが開
放されたときに第１のカバーオープンスイッチＳＷ１及
び第２のカバーオープンスイッチＳＷ２の各端子ａ〜ｃ
間の接続状態が変化することを利用している。すなわ
ち、アッパカバー２１が閉鎖されていると、第１のカバ
ーオープンスイッチＳＷ１の端子ａ、ｃ間、及び第２の
カバーオープンスイッチＳＷ２の端子ａ、ｂ間が接続さ
れる。その結果、バッテリ電源３６の電源電圧がポート
ＭＢに印加されてポートＭＢを“１”にする。また、ト
ランジスタＴＲ１〜ＴＲ３は、ベースにベース電圧が印
加されないので、いずれもオフである。

【００２７】この場合、電源３５がオンであると、電源
ポートＶｃｃが“１”になり、ＣＰＵ３１が作動状態に
されるとともに、ＲＡＭ３２に電源電圧が印加される。
また、割込ポートＸＩＲＱが“１”であるので、ＣＰＵ
３１はリセットされない。したがって、ＲＡＭ３２に格
納されたデータが保持される。なお、インバータＧの出
力が“０”になるので、ＣＰＵ３１はカバーの閉鎖を認
識する。

【００２８】一方、電源３５がオフであると、電源ポー
トＶｃｃが“０”になり、ＣＰＵ３１が非作動状態にさ
れるが、ポートＭＢを介してＲＡＭ３２に電源電圧が印
加される。また、割込ポートＸＩＲＱが“０”になる
が、ＣＰＵ３１は非作動状態にされるのでリセットされ
ない。したがって、ＲＡＭ３２に格納されたデータが保
持される。なお、インバータＧの出力が“１”になる
が、ＣＰＵ３１は非作動状態にあるので、カバーの開放
を認識することはない。

【００２９】このように、アッパカバー２１が閉鎖され
ていると、ポートＭＢを介して電源電圧がＲＡＭ３２に
印加されるので、電源３５がオンであってもオフであっ
ても、ＲＡＭ３２に格納されたデータが保持される。こ
れに対して、アッパカバー２１が開放されると、第１の
カバーオープンスイッチＳＷ１の端子ａ、ｂ間が接続さ
れ、第２のカバーオープンスイッチＳＷ２の端子ａ、ｃ
間が接続される。

【００３０】その結果、バッテリ電源３６の電源電圧が
ポートＭＢに印加されないので、ポートＭＢは“０”に
なる。また、バッテリ電源３６の電源電圧が、それぞれ
抵抗Ｒ１〜Ｒ３を介してベース電圧としてトランジスタ
ＴＲ１〜ＴＲ３のベースに印加され、トランジスタＴＲ
１〜ＴＲ３をオンにする。したがって、電源３５がオン
でありＣＰＵ３１が作動状態にあるときに、アッパカバ
ー２１が開放されると、トランジスタＴＲ１、ＴＲ２が
オンになるので、割込ポートＸＩＲＱ及びポートＰ３は
“０”になり、前記割込ポートＸＩＲＱを介して前記Ｃ
ＰＵ３１に割込信号が入力される。また、前記バッテリ
電源３６とポートＭＢとが遮断されるとともに、トラン
ジスタＴＲ３がオンになるので、ポートＭＢが“０”に
なる。

【００３１】このように、ポートＭＢが“０”になると
ともに、割込ポートＸＩＲＱを介して前記ＣＰＵ３１に
割込信号が入力されると、該ＣＰＵ３１の割込処理によ
って、ＲＡＭ３２及びＥＥＰＲＯＭ３３に格納されたデ
ータはいずれも消去される。なお、インバータＧの出力
が“１”になるので、ＣＰＵ３１はカバーの開放を認識
する。

【００３２】一方、電源３５がオフでありＣＰＵ３１が
非作動状態にあるときに、アッパカバー２１が開放され
ると、第２のカバーオープンスイッチＳＷ２の端子ａ、
ｃ間が接続される。このとき、バッテリ電源３６の電源
電圧がダイオードＤ２を介して電源ポートＶｃｃに印加
され、ＣＰＵ３１は作動状態になる。また、電源３５が
オフであってもトランジスタＴＲ１、ＴＲ２はいずれも
オンになるので、トランジスタＴＲ１、ＴＲ２のコレク
タ側はフローティング状態になる。

【００３３】したがって、割込ポートＸＩＲＱ及びポー
トＰ３は“０”になり、前記割込ポートＸＩＲＱを介し
て前記ＣＰＵ３１に割込信号が入力される。また、前記
バッテリ電源３６とポートＭＢとが遮断されるととも
に、トランジスタＴＲ３がオンになるので、ポートＭＢ
が“０”になる。このように、ポートＭＢが“０”にな
るとともに、割込ポートＸＩＲＱを介して前記ＣＰＵ３
１に割込信号が入力されると、ＣＰＵ３１の割込処理に
よって、ＲＡＭ３２及びＥＥＰＲＯＭ３３に格納された
データはいずれも消去される。なお、インバータＧの出
力が“１”になるので、ＣＰＵ３１はカバーの開放を認
識する。

【００３４】ところで、ＲＡＭ３２及びＥＥＰＲＯＭ３
３に格納されたデータにアクセスしようとした場合、前
記割込処理によるデータの消去を無効にしなければなら
ない。例えば、電源３５がオンであるときにアッパカバ
ー２１を開放すると、前述したようにトランジスタＴＲ
１、ＴＲ２がオンになり、ＣＰＵ３１の割込処理によっ
てデータが消去されてしまう。そこで、データの消去を
無効にするためには、図１ので示すように、トランジ
スタＴＲ１、ＴＲ２のベース、エミッタ間をショートさ
せなければならず、二つのアクションが必要になる。

【００３５】また、電源３５がオフであるときにアッパ
カバー２１を開放すると、前述したように、バッテリ電
源３６とポートＭＢとの間が遮断され、トランジスタＴ
Ｒ２、ＴＲ３がオンになり、ＣＰＵ３１の内部データが
消去されてしまう。そこで、図１ので示すように、第
１のカバーオープンスイッチＳＷ１の端子ａ、ｃ間をシ
ョートさせ、端子ｂと抵抗Ｒ３との間をカットして電気
的に遮断するとともに、トランジスタＴＲ３のベース、
エミッタ間をショートさせなければならないので、三つ
のアクションが必要になる。

【００３６】このように、電源３５がオンであってもオ
フであっても、データの消去を無効にするためには、複
数のアクションが必要になり、ＲＡＭ３２及びＥＥＰＲ
ＯＭ３３に格納されたデータへのアクセスが困難にな
る。なお、図１の太線部分のパターンを前記基板２３
（図３）の上側に形成すると、カバーを開放した状態で
データの消去を無効にするための作業を行うことが必要
になるので、データの消去を無効にすることが一層困難
になる。

【００３７】また、ハメ殺しの構造を持たせたり、内部
をボンド等によって固定させたりする必要がないので、
機密データ内蔵機器が故障したときの修理が容易にな
る。なお、本発明は前記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々変形させることが可能
であり、これらを本発明の範囲から排除するものではな
い。

【００３８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、機密データ内蔵機器のセキュリティ装置において
は、ＣＰＵと、カバーが開放されたときに接続状態が切
り換えられる第１のカバーオープンスイッチと、カバー
が開放されたときに接続状態が切り換えられる第２のカ
バーオープンスイッチと、前記第１のカバーオープンス
イッチの切換えに伴ってオン・オフさせられる少なくと
も一つのトランジスタと、前記第２のカバーオープンス
イッチの切換えに伴ってオン・オフさせられる少なくと
も一つの他のトランジスタとを有する。

【００３９】そして、前記ＣＰＵは、少なくとも二つの
トランジスタが発生させた割込信号を受けて内部データ
を消去する。この場合、カバーが開放されると、複数の
トランジスタのうちの少なくとも二つのオン・オフが切
り換えられ、割込信号がＣＰＵに入力される。そして、
前記ＣＰＵは、割込信号を受けて内部データを消去す
る。

【００４０】したがって、データの消去を無効にしよう
とすると、二つ以上のアクションが必要になるので、内
部データにアクセスするのが困難になる。

【図面の簡単な説明】

【図１】本発明の実施例における機密データ内蔵機器の
セキュリティ回路を示す図である。

【図２】従来の機密データ内蔵機器のセキュリティ装置
の回路図である。

【図３】本発明の実施例における機密データ内蔵機器の
構造図である。

【符号の説明】

３１ＣＰＵＳＷ１第１のカバーオープンスイッチＳＷ２第２のカバーオープンスイッチＴＲ１〜ＴＲ３トランジスタ

Claims

【特許請求の範囲】

【請求項１】（ａ）ＣＰＵと、（ｂ）カバーが開放さ
れたときに接続状態が切り換えられる第１のカバーオー
プンスイッチと、（ｃ）カバーが開放されたときに接続
状態が切り換えられる第２のカバーオープンスイッチ
と、（ｄ）前記第１のカバーオープンスイッチの切換え
に伴ってオン・オフさせられる少なくとも一つのトラン
ジスタと、（ｅ）前記第２のカバーオープンスイッチの
切換えに伴ってオン・オフさせられる少なくとも一つの
他のトランジスタとを有するとともに、（ｆ）前記ＣＰ
Ｕは、少なくとも二つのトランジスタが発生させた割込
信号を受けて内部データを消去することを特徴とする機
密データ内蔵機器のセキュリティ装置。