JPH08153729A - バイポーラトランジスタおよびその製造方法 - Google Patents
バイポーラトランジスタおよびその製造方法Info
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- JPH08153729A JPH08153729A JP29286294A JP29286294A JPH08153729A JP H08153729 A JPH08153729 A JP H08153729A JP 29286294 A JP29286294 A JP 29286294A JP 29286294 A JP29286294 A JP 29286294A JP H08153729 A JPH08153729 A JP H08153729A
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Abstract
(57)【要約】
【目的】エミッタメサ周囲や外部ベース表面に設けられ
る、再結合電流を抑制する保護層を制御性良く形成でき
るバイポーラトランジスタおよびその製造方法を提供す
る。 【構成】エミッタメサ側面およびベース層４の表面に、
半導体層６を再成長する。次いでエミッタメサ側面に絶
縁性の側壁を形成し、これをマスクとして上記半導体層
をエッチングすることによりエミッタメサ周囲側面に半
導体層６からなる保護層を形成する。
る、再結合電流を抑制する保護層を制御性良く形成でき
るバイポーラトランジスタおよびその製造方法を提供す
る。 【構成】エミッタメサ側面およびベース層４の表面に、
半導体層６を再成長する。次いでエミッタメサ側面に絶
縁性の側壁を形成し、これをマスクとして上記半導体層
をエッチングすることによりエミッタメサ周囲側面に半
導体層６からなる保護層を形成する。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
およびその製造方法に関する。
およびその製造方法に関する。
【０００２】
【従来の技術】図２は従来のバイポーラトランジスタの
断面を示す図である。
断面を示す図である。
【０００３】同図において、半絶縁性基板１上にｎ−Ｇ
ａＡｓコレクタコンタクト層２が形成され、その上にコ
レクタ電極１０が接続し、またｎ−ＧａＡｓコレクタ層
３およびｐ−ＧａＡｓベース層４が積層され、ｐ−Ｇａ
Ａｓベース層４の上にベース電極１０が接続し、またｎ
−ＡｌＧａＡｓエミッタ層５が形成されている。またｎ
−ＡｌＧａＡｓエミッタ層５の上面にエミッタ電極８が
接続し側面にＳｉＯ2膜１２が被着している。またキャ
リアの流れは矢印の線で示している。このように図２に
示すような従来のバイポーラトランジスタでは、半導体
表面に多数存在する界面準位のため、エミッタメサ周囲
や外部ベース表面においてキャリアの再結合が起こり電
流増幅率の低下を招いている。
ａＡｓコレクタコンタクト層２が形成され、その上にコ
レクタ電極１０が接続し、またｎ−ＧａＡｓコレクタ層
３およびｐ−ＧａＡｓベース層４が積層され、ｐ−Ｇａ
Ａｓベース層４の上にベース電極１０が接続し、またｎ
−ＡｌＧａＡｓエミッタ層５が形成されている。またｎ
−ＡｌＧａＡｓエミッタ層５の上面にエミッタ電極８が
接続し側面にＳｉＯ2膜１２が被着している。またキャ
リアの流れは矢印の線で示している。このように図２に
示すような従来のバイポーラトランジスタでは、半導体
表面に多数存在する界面準位のため、エミッタメサ周囲
や外部ベース表面においてキャリアの再結合が起こり電
流増幅率の低下を招いている。
【０００４】このような電流増幅率の低下を抑制する工
夫を備えたバイポーラトランジスタの断面を示したのが
図３である。この図３に示すバイポーラトランジスタで
はエミッタメサの周囲と外部ベースの表面にエミッタ層
の一部からなる薄い保護層７を有する。この保護層７は
膜厚が最適であればデバイス動作時に完全に空乏化され
るため、保護層表面へのキャリアの供給が絶たれる。従
ってエミッタメサ周囲や外部ベース表面での再結合は抑
制され、電流増幅率の向上が期待できる。
夫を備えたバイポーラトランジスタの断面を示したのが
図３である。この図３に示すバイポーラトランジスタで
はエミッタメサの周囲と外部ベースの表面にエミッタ層
の一部からなる薄い保護層７を有する。この保護層７は
膜厚が最適であればデバイス動作時に完全に空乏化され
るため、保護層表面へのキャリアの供給が絶たれる。従
ってエミッタメサ周囲や外部ベース表面での再結合は抑
制され、電流増幅率の向上が期待できる。
【０００５】上述の保護層７を有するバイポーラトラン
ジスタを形成するために従来用いられている方法を図４
を用いて説明する。この従来例では、まず半絶縁性基板
１上にｎ−ＧａＡｓコレクタコンタクト層２、ｎ−Ｇａ
Ａｓコレクタ層３、ｐ−ＧａＡｓベース層４、ｎ−Ａｌ
ＧａＡｓエミッタ層５を順次積層した後、エミッタ層５
上に所定のパターンに加工したエミッタ電極８を形成す
る。これをマスクとしてエッチングを行い、エミッタ層
５を一部残して取り去る（図４（Ａ））。
ジスタを形成するために従来用いられている方法を図４
を用いて説明する。この従来例では、まず半絶縁性基板
１上にｎ−ＧａＡｓコレクタコンタクト層２、ｎ−Ｇａ
Ａｓコレクタ層３、ｐ−ＧａＡｓベース層４、ｎ−Ａｌ
ＧａＡｓエミッタ層５を順次積層した後、エミッタ層５
上に所定のパターンに加工したエミッタ電極８を形成す
る。これをマスクとしてエッチングを行い、エミッタ層
５を一部残して取り去る（図４（Ａ））。
【０００６】次にエミッタメサ側面にＳｉＯ2 膜からな
る側壁１２を形成する。そしてこのＳｉＯ2 側壁１２を
マスクとしてエッチングし、残りのエミッタ層５を除去
し、ベース層４を表面に露出させる（図４（Ｂ））。こ
のときＳｉＯ2 側壁１２の下に薄いｎ−ＡｌＧａＡｓ層
７が残る。この薄いｎ−ＡｌＧＡｓ層７が上述の保護層
として機能する。次に、表面に露出したベース層４上に
ベース電極９を形成し、続いてベース層４、コレクタ層
３をエッチングにより除去した後、コレクタコンタクト
層２の表面にコレクタ電極１０を形成すれば、図３に示
すような保護層７を有するバイポーラトランジスタがで
きる。
る側壁１２を形成する。そしてこのＳｉＯ2 側壁１２を
マスクとしてエッチングし、残りのエミッタ層５を除去
し、ベース層４を表面に露出させる（図４（Ｂ））。こ
のときＳｉＯ2 側壁１２の下に薄いｎ−ＡｌＧａＡｓ層
７が残る。この薄いｎ−ＡｌＧＡｓ層７が上述の保護層
として機能する。次に、表面に露出したベース層４上に
ベース電極９を形成し、続いてベース層４、コレクタ層
３をエッチングにより除去した後、コレクタコンタクト
層２の表面にコレクタ電極１０を形成すれば、図３に示
すような保護層７を有するバイポーラトランジスタがで
きる。
【０００７】
【発明が解決しようとする課題】上述したように再結合
電流を有効に抑制するためには、保護層がデバイスの動
作時に完全に空乏化するようにその膜厚を所定の値に設
計する必要がある。
電流を有効に抑制するためには、保護層がデバイスの動
作時に完全に空乏化するようにその膜厚を所定の値に設
計する必要がある。
【０００８】しかしながら、上述の従来法ではエッチン
グによって、薄い保護層を形成するための膜厚の制御は
難しく、またエッチングの深さの面内ばらつきに伴い保
護層の膜厚の均一性も悪くなる。
グによって、薄い保護層を形成するための膜厚の制御は
難しく、またエッチングの深さの面内ばらつきに伴い保
護層の膜厚の均一性も悪くなる。
【０００９】さらに保護層としてエミッタ層の一部をそ
のまま利用するため、より再結合抑制の効果を高める上
で、保護層材料の選択の範囲が狭いという問題がある。
のまま利用するため、より再結合抑制の効果を高める上
で、保護層材料の選択の範囲が狭いという問題がある。
【００１０】本発明の目的は、上記の問題点を解決し、
保護層が制御性良く形成可能なバイポーラトランジスタ
およびその製造方法を提供することにある。
保護層が制御性良く形成可能なバイポーラトランジスタ
およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、半絶縁性基板
上に第１導電型の第１の半導体からなるコレクタ層、第
２導電型の第２の半導体からなるベース層、および第１
導電型の第３の半導体からなるエミッタ層が順次積層さ
れたバイポーラトランジスタにおいて、エミッタメサの
周囲側面に、第４の半導体からなる薄層を有することを
特徴としている。
上に第１導電型の第１の半導体からなるコレクタ層、第
２導電型の第２の半導体からなるベース層、および第１
導電型の第３の半導体からなるエミッタ層が順次積層さ
れたバイポーラトランジスタにおいて、エミッタメサの
周囲側面に、第４の半導体からなる薄層を有することを
特徴としている。
【００１２】また本発明のバイポーラトランジスタの製
造方法は、半絶縁性基板上に第１導電型の第１の半導体
層、第２導電型の第２の半導体層、および第１導電型の
第３の半導体層を順次積層する工程と、前記第３の半導
体層上に第１の絶縁体からなる所定のパターンを有する
マスクを形成する工程と、前記マスクを用いて前記第３
の半導体層をエッチングし、前記第２の半導体層を表面
に露出させる工程と、前記第２の半導体層上および前記
第３の半導体層からなるメサの側面に第４の半導体層を
形成する工程と、前記第３の半導体層および第４の半導
体層からなるメサの側面に第２の絶縁体からなる側壁を
形成する工程と、前記側壁をマスクとして前記第４の半
導体層をエッチングにより除去する工程とを含むことを
特徴としている。
造方法は、半絶縁性基板上に第１導電型の第１の半導体
層、第２導電型の第２の半導体層、および第１導電型の
第３の半導体層を順次積層する工程と、前記第３の半導
体層上に第１の絶縁体からなる所定のパターンを有する
マスクを形成する工程と、前記マスクを用いて前記第３
の半導体層をエッチングし、前記第２の半導体層を表面
に露出させる工程と、前記第２の半導体層上および前記
第３の半導体層からなるメサの側面に第４の半導体層を
形成する工程と、前記第３の半導体層および第４の半導
体層からなるメサの側面に第２の絶縁体からなる側壁を
形成する工程と、前記側壁をマスクとして前記第４の半
導体層をエッチングにより除去する工程とを含むことを
特徴としている。
【００１３】
【作用】本発明では、保護層を再成長により形成するた
め、薄い保護層の膜厚制御性に優れ、またウエハ面内で
の均一性も良い。
め、薄い保護層の膜厚制御性に優れ、またウエハ面内で
の均一性も良い。
【００１４】また従来よりも保護層材料の選択範囲が広
い。例えば保護層材料としてキャリアに対して高いエネ
ルギー障壁を有する半導体を用いれば、キャリアを半導
体表面から分離することができ、半導体表面での再結合
が抑制される。
い。例えば保護層材料としてキャリアに対して高いエネ
ルギー障壁を有する半導体を用いれば、キャリアを半導
体表面から分離することができ、半導体表面での再結合
が抑制される。
【００１５】
【実施例】以下図面を参照して、本発明を説明する。
【００１６】図１（Ａ）〜（Ｄ）は本発明の一実施例の
バイポーラトランジスタの製造方法を工程順に示した断
面図であり、図１（Ｄ）が本発明のバイポーラトランジ
スタを示した断面図である。
バイポーラトランジスタの製造方法を工程順に示した断
面図であり、図１（Ｄ）が本発明のバイポーラトランジ
スタを示した断面図である。
【００１７】まず、ＧａＡｓ半絶縁性基板１にｎ−Ｇａ
Ａｓコレクタコンタクト層２、ｎ−ＧａＡｓコレクタ層
３、ｐ−ＧａＡｓベース層４、ｎ−ＡｌＧａＡｓエミッ
タ層５を順次積層した後、ｎ−ＡｌＧａＡｓエミッタ層
５上に所定のパターンに加工したエミッタ電極８および
ＳｉＯ2 膜１１を形成する。次に上記のＳｉＯ2 膜１を
マスクとしてエッチングを行いｎ−ＡｌＧａＡｓエミッ
タ層５を選択的に除去し、エミッタメサを形状形成し、
かつ、ｐ−ＧａＡｓベース層４を表面に露出させる（図
１（Ａ））。
Ａｓコレクタコンタクト層２、ｎ−ＧａＡｓコレクタ層
３、ｐ−ＧａＡｓベース層４、ｎ−ＡｌＧａＡｓエミッ
タ層５を順次積層した後、ｎ−ＡｌＧａＡｓエミッタ層
５上に所定のパターンに加工したエミッタ電極８および
ＳｉＯ2 膜１１を形成する。次に上記のＳｉＯ2 膜１を
マスクとしてエッチングを行いｎ−ＡｌＧａＡｓエミッ
タ層５を選択的に除去し、エミッタメサを形状形成し、
かつ、ｐ−ＧａＡｓベース層４を表面に露出させる（図
１（Ａ））。
【００１８】次にＳｉＯ2 膜１１をマスクとしてｐ−Ｇ
ａＡｓベース層４上およびｎ−ＡｌＧａＡｓエミッタ層
５の側面にｐ−ＡｌＧａＡｓからなる薄層６を再成長す
る（図１（Ｂ））。
ａＡｓベース層４上およびｎ−ＡｌＧａＡｓエミッタ層
５の側面にｐ−ＡｌＧａＡｓからなる薄層６を再成長す
る（図１（Ｂ））。
【００１９】続いて、全面にＳｉＯ2 膜１２を形成した
後、これを異方性の反応性イオンエッチングで除去する
ことによりｎ−ＡｌＧａＡｓエミッタ層４およびｐ−Ａ
ｌＧａＡｓ薄層６からなるメサの側面にＳｉＯ2 膜１２
からなる側壁を形成する。次にＳｉＯ2 膜１１および１
２をマスクとしてエッチングを行い、ｐ−ＡｌＧａＡｓ
薄層６を除去し、再びｐ−ＧａＡｓベース層４を表面に
露出させる（図１（Ｃ））。
後、これを異方性の反応性イオンエッチングで除去する
ことによりｎ−ＡｌＧａＡｓエミッタ層４およびｐ−Ａ
ｌＧａＡｓ薄層６からなるメサの側面にＳｉＯ2 膜１２
からなる側壁を形成する。次にＳｉＯ2 膜１１および１
２をマスクとしてエッチングを行い、ｐ−ＡｌＧａＡｓ
薄層６を除去し、再びｐ−ＧａＡｓベース層４を表面に
露出させる（図１（Ｃ））。
【００２０】以上によりｎ−ＡｌＧａＡｓエミッタ層５
からなるメサの側面およびその周囲にｐ−ＡｌＧａＡｓ
からなる薄い保護層６が形状形成される。
からなるメサの側面およびその周囲にｐ−ＡｌＧａＡｓ
からなる薄い保護層６が形状形成される。
【００２１】エミッタメサ側面では、上記ｐ−ＡｌＧａ
Ａｓ保護層６が空乏化するため再結合が抑制される。
Ａｓ保護層６が空乏化するため再結合が抑制される。
【００２２】また外部ベース表面では、ベース層４より
も電子親和力が小さい上記保護層６が電子に対する高い
エネルギー障壁となって、半導体表面への電子の侵入を
防ぎ再結合を抑制する。
も電子親和力が小さい上記保護層６が電子に対する高い
エネルギー障壁となって、半導体表面への電子の侵入を
防ぎ再結合を抑制する。
【００２３】次に表面に露出したｐ−ＧａＡｓベース層
４上にベース電極９を形成する。さらに所定のパターン
を有するホトレジスト（図示省略）を形成し、これをマ
スクとしてｐ−ＧａＡｓベース層４、ｎ−ＧａＡｓコレ
クタ層３を選択的にエッチングにより除去し、ｎ−Ｇａ
Ａｓコレクタコンタクト層２を表面に露出させる。この
ｎ−ＧａＡｓコレクタコンタクト層２上にコレクタ電極
１０を形成すると図１（Ｄ）に示すような構造のバイポ
ーラトランジスタが得られる。
４上にベース電極９を形成する。さらに所定のパターン
を有するホトレジスト（図示省略）を形成し、これをマ
スクとしてｐ−ＧａＡｓベース層４、ｎ−ＧａＡｓコレ
クタ層３を選択的にエッチングにより除去し、ｎ−Ｇａ
Ａｓコレクタコンタクト層２を表面に露出させる。この
ｎ−ＧａＡｓコレクタコンタクト層２上にコレクタ電極
１０を形成すると図１（Ｄ）に示すような構造のバイポ
ーラトランジスタが得られる。
【００２４】上記実施例では保護層となる半導体薄層６
の材料としてｐ−ＡｌＧａＡｓを用いたが、キャリアを
半導体表面から分離する機能を満たすものであれば他の
材料を用いることもできる。
の材料としてｐ−ＡｌＧａＡｓを用いたが、キャリアを
半導体表面から分離する機能を満たすものであれば他の
材料を用いることもできる。
【００２５】
【発明の効果】本発明では保護層の形成に際し、膜厚の
制御制に優れた再成長を用いるため、薄い保護層であっ
ても容易かつ均一に形成することができる。
制御制に優れた再成長を用いるため、薄い保護層であっ
ても容易かつ均一に形成することができる。
【００２６】また、本発明では保護層材料の選択の範囲
が広いため、再結合抑制により効果的な材料系を用いる
ことで、電流増幅率の向上を望むことができる。
が広いため、再結合抑制により効果的な材料系を用いる
ことで、電流増幅率の向上を望むことができる。
【図１】本発明の一実施例にかかるバイポーラトランジ
スタおよびその製造方法を示す断面図である。
スタおよびその製造方法を示す断面図である。
【図２】従来技術のバイポーラトランジスタを示す断面
図である。
図である。
【図３】他の従来技術のバイポーラトランジスタを示す
断面図である。
断面図である。
【図４】図３のバイポーラトランジスタの製造方法を示
す断面図である。
す断面図である。
１ 半絶縁性基板（ＧａＡｓ） ２ ｎ−ＧａＡｓコレクタコンタクト層 ３ ｎ−ＧａＡｓコレクタ層 ４ ｐ−ＧａＡｓベース層 ５ ｎ−ＡｌＧａＡｓエミッタ層 ６ ｐ−ＡｌＧａＡｓ保護層 ７ 保護層 ８ エミッタ電極 ９ ベース電極 １０ コレクタ電極 １１，１２ 絶縁体（ＳｉＯ2 ）
Claims (2)
- 【請求項１】 半絶縁性基板上に第１導電型の第１の半
導体からなるコレクタ層、第２導電型の第２の半導体か
らなるベース層、および第１導電型の第３の半導体から
なるエミッタ層が順次積層されたバイポーラトランジス
タにおいて、前記エミッタの周囲側面に第４の半導体層
を有することを特徴とするバイポーラトランジスタ。 - 【請求項２】 半絶縁性基板上に第１導電型の第１の半
導体層、第２導電型の第２の半導体層、および第１導電
型の第３の半導体層を順次積層する工程と、前記第３の
半導体層上に第１の絶縁体からなる所定のパターンを有
するマスクを形成する工程と、前記マスクを用いて前記
第３の半導体層をエッチングし、前記第２の半導体層を
表面に露出させる工程と、前記第２の半導体層上および
前記第３の半導体層からなるメサの側面に第４の半導体
層を形成する工程と、前記第３の半導体層および第４の
半導体層からなるメサの側面に第２の絶縁体からなる側
壁を形成する工程と、前記側壁をマスクとして前記第４
の半導体層をエッチングにより除去する工程とを含むこ
とを特徴とするバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6292862A JP2901507B2 (ja) | 1994-11-28 | 1994-11-28 | バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6292862A JP2901507B2 (ja) | 1994-11-28 | 1994-11-28 | バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153729A true JPH08153729A (ja) | 1996-06-11 |
| JP2901507B2 JP2901507B2 (ja) | 1999-06-07 |
Family
ID=17787340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6292862A Expired - Fee Related JP2901507B2 (ja) | 1994-11-28 | 1994-11-28 | バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901507B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173841A (ja) * | 2005-12-22 | 2007-07-05 | Cree Inc | ベース領域上に炭化ケイ素保護層を有する炭化ケイ素バイポーラ接合トランジスタとその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03192726A (ja) * | 1989-12-21 | 1991-08-22 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JPH04123437A (ja) * | 1990-09-13 | 1992-04-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1994
- 1994-11-28 JP JP6292862A patent/JP2901507B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03192726A (ja) * | 1989-12-21 | 1991-08-22 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JPH04123437A (ja) * | 1990-09-13 | 1992-04-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173841A (ja) * | 2005-12-22 | 2007-07-05 | Cree Inc | ベース領域上に炭化ケイ素保護層を有する炭化ケイ素バイポーラ接合トランジスタとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2901507B2 (ja) | 1999-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |