JPH08138386A - 半導体不揮発性記憶装置およびその読み出し方法 - Google Patents

半導体不揮発性記憶装置およびその読み出し方法

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JPH08138386A
JPH08138386A JP27393794A JP27393794A JPH08138386A JP H08138386 A JPH08138386 A JP H08138386A JP 27393794 A JP27393794 A JP 27393794A JP 27393794 A JP27393794 A JP 27393794A JP H08138386 A JPH08138386 A JP H08138386A
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memory
address selection
dummy
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memory cell
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Toshiaki Tanaka
利明 田中
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Citizen Watch Co Ltd
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Abstract

(57)【要約】 【構成】 電気的にデータの書き込み消去が可能な不揮
発性メモリトランジスタ２５を備えるメモリセル１３を
複数配置するメモリアレイ１１と、電気的にデータの書
き込み消去を行わない不揮発性メモリトランジスタ２５
を備えるダミーメモリセル４５を複数配置するダミーメ
モリアレイ４１と、メモリセル１３を構成する不揮発性
メモリトランジスタ２５に接続する第１のプルアップ抵
抗３５と、ダミーメモリセル４５を構成する不揮発性メ
モリトランジスタ２５に接続する第２のプルアップ抵抗
６３と差動増幅回路６１とを有することを特徴とする半
導体不揮発性記憶装置およびその読み出し方法。 【効果】 不揮発性メモリトランジスタへの書き込み回
数を増加すると経時変化の収束値がシフトする特性に合
わせて第１のプルアップ抵抗と第２のプルアップ抵抗を
調整し設定することで半導体不揮発性記憶装置の寿命を
長くすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体不揮発性記憶装置
の構成およびその読み出し方法に関し、特に半導体不揮
発性記憶装置のデータの読み出し回路の構成およびその
読み出し方法に関する。
【０００２】
【従来の技術】図４は従来例の半導体不揮発性記憶装置
の構成とメモリセルの構成とを示す図である。また図４
（ａ）は従来例の半導体不揮発性記憶装置の構成を示す
ブロック図であり、図４（ｂ）は従来例のメモリセルの
回路構成を示す図である。
【０００３】まず、従来例の半導体不揮発性記憶装置の
構成を図４（ａ）と図４（ｂ）とを用いて説明する。図
４（ａ）に示すように半導体不揮発性記憶装置は、複数
のメモリセル１３を横列および縦列に配列するメモリア
レイ１１と、書き込み回路１５と、メモリゲート書き込
み回路１７と、ロウアドレス選択回路１９と、カラムア
ドレス選択回路２１と、読み出し回路２３とを有してい
る。
【０００４】また、メモリアレイ１１を構成するメモリ
セル１３は、図４（ｂ）に示すようにデータを記憶する
不揮発性メモリトランジスタ（以下メモリトランジスタ
と記載する）２５とアドレストランジスタ２７とで構成
し、メモリトランジスタ２５とアドレストランジスタ２
７とは直列に接続している。
【０００５】ロウアドレス選択回路１９の出力はメモリ
アレイ１１の横列に配置するメモリセル１３を構成する
アドレストランジスタ２７のゲートとメモリゲート書き
込み回路１７の入力とに接続し、メモリゲート書き込み
回路１７の出力はメモリアレイ１１の横列に配置するメ
モリセル１３を構成するメモリトランジスタ２５のゲー
トに接続している。
【０００６】書き込み回路１５の出力はメモリアレイ１
１の縦列に配置するメモリセル１３を構成するメモリト
ランジスタ２５の開放側の端子に接続し、メモリアレイ
１１の縦列に配置するメモリセル１３を構成するアドレ
ストランジスタ２７の開放側の端子はカラムアドレス選
択回路２１の入力に接続し、カラムアドレス選択回路２
１の出力は読み出し回路２３の入力に接続している。
【０００７】図５は従来例の半導体不揮発性記憶装置に
おけるデータの読み出し手段を示す概略図である。図５
を用いて従来例の半導体不揮発性記憶装置におけるデー
タの読み出し手段の構成と動作を説明する。
【０００８】図５に示すデータの読み出し手段の説明を
簡単にするために、メモリアレイ１１はメモリトランジ
スタ２５の一方の端子とアドレストランジスタ２７の一
方の端子とを接続する一つのメモリセル１３で現し、カ
ラムアドレス選択回路２１は一つのＮ型トランジスタ２
９で現し、読み出し回路２３はＰ型トランジスタ３５と
インバータ３７とで構成している。
【０００９】メモリアレイ１１のメモリセル１３を構成
するアドレストランジスタ２７の他方の端子はビットラ
イン３１に接続し、メモリトランジスタ２５の他方の端
子は図４に示す書き込み回路１５に接続している。
【００１０】またビットライン３１はカラムアドレス選
択回路２１のＮ型トランジスタ２９の一方の端子に接続
し、カラムアドレス選択回路２１のＮ型ランジスタ２９
の他方の端子は、読み出し回路２３のＰ型トランジスタ
３５の一方の端子と、インバータ３７の入力とに接続し
ている。
【００１１】さらに読み出し回路２３を構成するＰ型ト
ランジスタ３５の他方の端子は半導体不揮発性記憶装置
の電源電圧に接続し、ゲートはグランドに接続し、オン
抵抗を利用するプルアップ抵抗となっている。
【００１２】つぎに従来例の半導体不揮発性記憶装置に
おける読み出し手段の動作を説明する。まずメモリトラ
ンジスタ２５の他方の端子とメモリトランジスタのゲー
トとをグランドレベルにし、アドレストランジスタ２７
のゲートを電源電圧にして、アドレストランジスタ２７
をオンにする。
【００１３】そしてカラムアドレス選択回路のＮ型トラ
ンジスタ２９のゲートを電源電圧にし、Ｎ型トランジス
タ２９をオンにする。
【００１４】読み出し回路２３を構成するＰ型トランジ
スタ３５のオン抵抗は、メモリトランジスタ２５の書き
込み状態（エンハンスメント閾値）時のオン抵抗よりも
小さく、また消去状態（ディプレッション閾値）時のオ
ン抵抗よりも大きく設定してある。
【００１５】したがってメモリトランジスタ２５が消去
状態の場合には、Ｐ型トランジスタ３５の一方の端子の
電位はグランドレベルに近くになり、インバータ３７の
出力は電源電圧レベルを出力する。
【００１６】またメモリトランジスタ２５が書き込み状
態の場合には、Ｐ型トランジスタ３５の一方の端子の電
位は電源電圧レベルに近くになり、インバータ３７の出
力はグランドレベルを出力する。
【００１７】上記記載のように従来例の読み出し手段は
読み出し回路２３を構成するＰ型トランジスタ３５のオ
ン抵抗とメモリトランジスタ２５のオン抵抗とにより、
インバータ３７の入力レベル（以下センスレベルと記載
する）が決定し、インバータ３７を駆動する。
【００１８】
【発明が解決しようとする課題】メモリトランジスタは
製造プロセスが複雑で、Ｐ型トランジスタとＮ型トラン
ジスタとメモリトランジスタとの閾値は、製造プロセス
のばらつきによる影響を受けるため変動してしまう。
【００１９】したがって、従来例の半導体不揮発性記憶
装置はＰ型トランジスタとメモリトランジスタとのオン
抵抗が変動するためセンスレベルがシフトしてしまい、
センスレベルを常に安定した最適な値に保つことはでき
ず、半導体不揮発性記憶装置の寿命を短くするという課
題がある。
【００２０】本発明の目的は、上記課題を解決して、製
造プロセスのばらつきによる影響をうけず、安定したセ
ンスレベルの読み出し手段を有することで、安定した寿
命の半導体不揮発性記憶装置およびその読み出し方法を
提供することである。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性記憶装置の構成とその読み
出し方法は以下のようである。
【００２２】本発明の半導体不揮発性記憶装置の構成
は、メモリアレイブロックとロウアドレス選択回路とカ
ラムアドレス選択回路と読み出し回路とを備え、メモリ
アレイブロックは電気的にデータの書き込み消去が可能
な不揮発性メモリトランジスタを備えるメモリセルを横
列および縦列に複数配置するメモリアレイと、電気的に
データの書き込み消去を行わない不揮発性メモリトラン
ジスタを備えるダミーメモリセルを横列および縦列に複
数配置するダミーメモリアレイとを備え、読み出し回路
はメモリセルを構成する不揮発性メモリトランジスタに
カラムアドレス選択回路を介して接続する第１のプルア
ップ抵抗と、ダミーメモリセルを構成する不揮発性メモ
リトランジスタにカラムアドレス選択回路を介して接続
する第２のプルアップ抵抗と、メモリセルとダミーメモ
リセルとの不揮発性メモリトランジスタのデータを比較
するための差動増幅回路とを有することを特徴とする。
【００２３】本発明の半導体不揮発性記憶装置の構成
は、メモリアレイブロックとロウアドレス選択回路とカ
ラムアドレス選択回路と読み出し回路とを備え、メモリ
アレイブロックは電気的にデータの書き込み消去が可能
な不揮発性メモリトランジスタを備えるメモリセルを横
列および縦列に複数配置するメモリアレイと、電気的に
データの書き込み消去を行わない不揮発性メモリトラン
ジスタを備えるメモリセルと同じ構造で同じ大きさのダ
ミーメモリセルを横列および縦列に複数配置するダミー
メモリアレイとを備え、読み出し回路はメモリセルを構
成する不揮発性メモリトランジスタにカラムアドレス選
択回路を介して接続する第１のプルアップ抵抗と、ダミ
ーメモリセルを構成する不揮発性メモリトランジスタに
カラムアドレス選択回路を介して接続する第２のプルア
ップ抵抗と、メモリセルとダミーメモリセルとの不揮発
性メモリトランジスタのデータを比較するための差動増
幅回路とを有することを特徴とする。
【００２４】本発明の半導体不揮発性記憶装置の構成
は、メモリアレイブロックとロウアドレス選択回路とカ
ラムアドレス選択回路と読み出し回路とを備え、メモリ
アレイブロックは電気的にデータの書き込み消去が可能
な不揮発性メモリトランジスタを備えるメモリセルを横
列および縦列に複数配置するメモリアレイと、電気的に
データの書き込み消去を行わないプロセス上がり閾値の
不揮発性メモリトランジスタを備えるダミーメモリセル
を横列および縦列に複数配置するダミーメモリアレイと
を備え、読み出し回路はメモリセルを構成する不揮発性
メモリトランジスタにカラムアドレス選択回路を介して
接続する第１のプルアップ抵抗と、ダミーメモリセルを
構成する不揮発性メモリトランジスタにカラムアドレス
選択回路を介して接続する第２のプルアップ抵抗と、メ
モリセルとダミーメモリセルとの不揮発性メモリトラン
ジスタのデータを比較するための差動増幅回路とを有す
ることを特徴とする。
【００２５】本発明の半導体不揮発性記憶装置の構成
は、メモリアレイブロックとロウアドレス選択回路とカ
ラムアドレス選択回路と読み出し回路とを備え、メモリ
アレイブロックは電気的にデータの書き込み消去が可能
な不揮発性メモリトランジスタを備えるメモリセルを横
列および縦列に複数配置するメモリアレイと、電気的に
データの書き込み消去を行わずゲートと他方の端子とを
グランドレベルに接続する不揮発性メモリトランジスタ
を備えるダミーメモリセルを横列および縦列に複数配置
するダミーメモリアレイとを備え、読み出し回路はメモ
リセルを構成する不揮発性メモリトランジスタにカラム
アドレス選択回路を介して接続する第１のプルアップ抵
抗と、ダミーメモリセルを構成する不揮発性メモリトラ
ンジスタにカラムアドレス選択回路を介して接続する第
２のプルアップ抵抗と、メモリセルとダミーメモリセル
との不揮発性メモリトランジスタのデータを比較するた
めの差動増幅回路とを有することを特徴とする。
【００２６】本発明の半導体不揮発性記憶装置の構成
は、メモリアレイブロックとロウアドレス選択回路とカ
ラムアドレス選択回路と読み出し回路とを備え、メモリ
アレイブロックは電気的にデータの書き込み消去が可能
な不揮発性メモリトランジスタを備えるメモリセルを横
列および縦列に複数配置するメモリアレイと、電気的に
データの書き込み消去を行わない不揮発性メモリトラン
ジスタを備えるダミーメモリセルを横列および縦列に複
数配置するダミーメモリアレイとを備え、ダミーメモリ
アレイはメモリアレイの左側または右側あるいは中央に
配置し、読み出し回路はメモリセルを構成する不揮発性
メモリトランジスタにカラムアドレス選択回路を介して
接続する第１のプルアップ抵抗と、ダミーメモリセルを
構成する不揮発性メモリトランジスタにカラムアドレス
選択回路を介して接続する第２のプルアップ抵抗と、メ
モリセルとダミーメモリセルとの不揮発性メモリトラン
ジスタのデータを比較するための差動増幅回路とを有す
ることを特徴とする。
【００２７】本発明の半導体不揮発性記憶装置の構成
は、メモリアレイブロックとロウアドレス選択回路とカ
ラムアドレス選択回路と読み出し回路とを備え、メモリ
アレイブロックは電気的にデータの書き込み消去が可能
な不揮発性メモリトランジスタを備えるメモリセルを横
列および縦列に複数配置するメモリアレイと、電気的に
データの書き込み消去を行わない不揮発性メモリトラン
ジスタを備えるダミーメモリセルを横列および縦列に複
数配置するダミーメモリアレイとを備え、ダミーメモリ
セルの横列はロウアドレス選択回路が出力するロウアド
レス線と同じ数としダミーメモリセルの縦列は読み出し
回路を構成する差動増幅回路の数と同じ数とし、読み出
し回路はメモリセルを構成する不揮発性メモリトランジ
スタにカラムアドレス選択回路を介して接続する第１の
プルアップ抵抗と、ダミーメモリセルを構成する不揮発
性メモリトランジスタにカラムアドレス選択回路を介し
て接続する第２のプルアップ抵抗と、メモリセルとダミ
ーメモリセルとの不揮発性メモリトランジスタのデータ
を比較するための差動増幅回路とを有することを特徴と
する。
【００２８】本発明の半導体不揮発性記憶装置の構成
は、メモリアレイブロックとロウアドレス選択回路とカ
ラムアドレス選択回路と読み出し回路とを備え、メモリ
アレイブロックは電気的にデータの書き込み消去が可能
な不揮発性メモリトランジスタを備えるメモリセルを横
列および縦列に複数配置するメモリアレイと、電気的に
データの書き込み消去を行わない不揮発性メモリトラン
ジスタを備えるダミーメモリセルを横列および縦列に複
数配置するダミーメモリアレイとを備え、読み出し回路
はメモリセルを構成する不揮発性メモリトランジスタに
カラムアドレス選択回路を介して接続する第１のプルア
ップ抵抗と、ダミーメモリセルを構成する不揮発性メモ
リトランジスタにカラムアドレス選択回路を介して接続
する第２のプルアップ抵抗と、メモリセルとダミーメモ
リセルとの不揮発性メモリトランジスタのデータを比較
するための差動増幅回路とを有し、第１のプルアップ抵
抗と第２のプルアップ抵抗との大きさは異なる大きさで
あることを特徴とする。
【００２９】本発明の半導体不揮発性記憶装置の構成
は、メモリアレイのメモリセルを構成する不揮発性メモ
リトランジスタとダミーメモリアレイのダミーメモリセ
ルを構成する不揮発性メモリトランジスタとはＭＯＮＯ
Ｓ型のメモリトランジスタであることを特徴とする。
【００３０】本発明の半導体不揮発性記憶装置の読み出
し方法は、メモリアレイブロックとロウアドレス選択回
路とカラムアドレス選択回路と読み出し回路とを備え、
メモリアレイブロックは電気的にデータの書き込み消去
が可能な不揮発性メモリトランジスタを備えるメモリセ
ルを横列および縦列に複数配置するメモリアレイと、電
気的にデータの書き込み消去を行わない不揮発性メモリ
トランジスタを備えるダミーメモリセルを横列および縦
列に複数配置するダミーメモリアレイとを備え、読み出
し回路はメモリセルを構成する不揮発性メモリトランジ
スタにカラムアドレス選択回路を介して接続する第１の
プルアップ抵抗と、ダミーメモリセルを構成する不揮発
性メモリトランジスタにカラムアドレス選択回路を介し
て接続する大きさの異なる第２のプルアップ抵抗と、メ
モリセルとダミーメモリセルとの不揮発性メモリトラン
ジスタのデータを比較するための差動増幅回路とを有
し、ロウアドレス選択回路とカラムアドレス選択回路と
でメモリアレイとダミーメモリアレイのメモリセルを構
成する書き込みおよび消去データを記憶している不揮発
性メモリトランジスタと、ダミーメモリセルを構成する
プロセス上がりの閾値を記憶している不揮発性メモリト
ランジスタとを選択し、それぞれの不揮発性メモリトラ
ンジスタの出力を第１のプルアップ抵抗と第２のプルア
ップ抵抗を介して差動増幅回路に入力し、その出力を波
形整形して出力することを特徴とする。
【００３１】
【作用】本発明の半導体不揮発性記憶装置は、メモリア
レイブロックとロウアドレス選択回路とカラムアドレス
選択回路と読み出し回路とを備えている。
【００３２】メモリアレイブロックは電気的にデータの
書き込み消去が可能な不揮発性メモリトランジスタを備
えるメモリセルを横列および縦列に複数配置するメモリ
アレイを備えている。
【００３３】またメモリアレイブロックは電気的にデー
タの書き込み消去を行わないプロセス上がりの閾値の不
揮発性メモリトランジスタを備えるメモリアレイと同じ
構造で同じ大きさのダミーメモリセルを横列および縦列
に複数配置するダミーメモリアレイとを備えている。
【００３４】またダミーメモリアレイはダミーメモリセ
ルの横列をロウアドレス選択回路が出力するロウアドレ
ス線と同じ数とし、ダミーメモリセルの縦列を読み出し
回路を構成する差動増幅回路の数と同じ数としている。
【００３５】読み出し回路はメモリセルを構成する不揮
発性メモリトランジスタにカラムアドレス選択回路を介
して接続する第１のプルアップ抵抗とダミーメモリセル
を構成する不揮発性メモリトランジスタにカラムアドレ
ス選択回路を介して接続する大きさの異なる第２のプル
アップ抵抗とメモリセルとダミーメモリセルとの不揮発
性メモリトランジスタのデータを比較するための差動増
幅回路とを備えている。
【００３６】以上の構造により、ロウアドレス選択回路
とカラムアドレス選択回路とでメモリアレイとダミーメ
モリアレイのメモリセルを構成する書き込みおよび消去
データを記憶している不揮発性メモリトランジスタと、
ダミーメモリセルを構成するプロセス上がりの閾値を記
憶している不揮発性メモリトランジスタとを選択する。
【００３７】そして、それぞれの不揮発性メモリトラン
ジスタの経時変化の収束値を考慮して大きさを調整して
いる第１のプルアップ抵抗と第２のプルアップ抵抗とを
介して、不揮発性メモリトランジスタの出力を差動増幅
回路に入力し、その出力を波形整形して出力している。
【００３８】したがって、第１のプルアップ抵抗と第２
のプルアップ抵抗とをメモリセルを構成する不揮発性メ
モリトランジスタとダミーメモリセルを構成する不揮発
性メモリトランジスタとの経時変化の収束値に合わせて
調整することで、安定したセンスレベルをえることが可
能となり、半導体不揮発性記憶装置の寿命を長くするこ
とができる。
【００３９】
【実施例】図１は本発明の実施例のおける半導体不揮発
性記憶装置の構成とメモリセルの構成とを示す図であ
る。また図１（ａ）は本発明の実施例における半導体不
揮発性記憶装置の構成を示すブロック図であり、図１
（ｂ）は本発明の実施例におけるメモリセルの回路構成
を示す図である。
【００４０】まず、本発明の実施例における半導体不揮
発性記憶装置の構成を図１（ａ）と図１（ｂ）とを用い
て説明する。
【００４１】図１（ａ）に示す本発明の半導体不揮発性
記憶装置は、複数のメモリセル１３を横列および縦列に
配列するメモリアレイ１１と複数のダミーメモリセル４
５を横列および縦列に配列するダミーメモリアレイ４１
とで構成するメモリアレイブロック１０を有している。
【００４２】また本発明の半導体不揮発性記憶装置は、
書き込み回路１５と、メモリゲート書き込み回路１７
と、ロウアドレス選択回路１９と、カラムアドレス選択
回路２１と、読み出し回路２３とを有している。
【００４３】メモリアレイ１１を構成するメモリセル１
３とダミーメモリアレイ４１を構成するダミーメモリセ
ル４５とは同じ構成で、図１（ｂ）に示すようにデータ
を記憶するメモリトランジスタ２５とアドレストランジ
スタ２７とで構成し、メモリトランジスタ２５とアドレ
ストランジスタ２７とは直列に接続している。
【００４４】また本発明の実施例のおける半導体不揮発
性記憶装置のメモリトランジスタ２５は、ＭＯＮＯＳ
（金属−酸化シリコン膜−窒化シリコン膜−酸化シリコ
ン膜−半導体）型メモリトランジスタを用いている。
【００４５】ロウアドレス選択回路１９の出力は、メモ
リアレイ１１の横列に配置するメモリセル１３を構成す
るアドレストランジスタ２７のゲートと、ダミーメモリ
アレイ４１の横列に配置するダミーメモリセル４５を構
成するアドレストランジスタ２７のゲートと、メモリゲ
ート書き込み回路１７の入力とに接続している。
【００４６】またメモリゲート書き込み回路１７の出力
はメモリアレイ１１の横列に配置するメモリセル１３を
構成するメモリトランジスタ２５のゲートに接続し、ダ
ミーメモリアレイ４１の横列に配置するダミーメモリセ
ル４５を構成するメモリトランジスタ２５のゲートはグ
ランドに接続している。
【００４７】また書き込み回路１５の出力はメモリアレ
イ１１の縦列に配置するメモリセル１３を構成するメモ
リトランジスタ２５の開放側の端子に接続し、ダミーメ
モリアレイ４１の縦列に配置するダミーメモリセル４５
を構成するメモリトランジスタ２５の開放側の端子はグ
ランドに接続している。
【００４８】さらにメモリアレイ１１の縦列に配置する
メモリセル１３を構成するアドレストランジスタ２７の
開放側の端子はカラムアドレス選択回路２１の入力に接
続し、ダミーメモリアレイ４１の縦列に配置するダミー
メモリセル４５を構成するアドレストランジスタ２７の
開放側の端子はカラムアドレス選択回路２１の入力に接
続し、カラムアドレス選択回路２１の出力は読み出し回
路２３の入力に接続している。
【００４９】ダミーメモリアレイ４１のダミーメモリセ
ル４５を構成するメモリトランジスタ２５のゲートと開
放側の端子とは、グランドに接地することで、書き込み
と消去とは行なわず、ダミーメモリセル４５を構成する
メモリトランジスタ２５はプロセス上がりの閾値を使用
する。
【００５０】図２は本発明の実施例における半導体不揮
発性記憶装置のデータの読み出し手段を示す概略図であ
る。図２を用いて本発明の半導体不揮発性記憶装置にお
けるデータの読み出し手段の構成と動作を説明する。
【００５１】図２に示すデータの読み出し手段は説明を
簡単にするために、メモリアレイ１１はメモリトランジ
スタ２５の一方の端子とアドレストランジスタ２７の一
方の端子とを接続する一つのメモリセル１３で現してい
る。
【００５２】またダミーメモリアレイ４１はメモリトラ
ンジスタ２５の一方の端子とアドレストランジスタ２７
の一方の端子とを接続する一つのダミーメモリセル４５
で現し、カラムアドレス選択回路２１は第１のＮ型トラ
ンジスタ２９と第２のＮ型トランジスタ５５とで現して
いる。
【００５３】さらに読み出し回路２３は、他方の端子を
電源電圧に接続し、ゲートをグランドに接続するＰ型ト
ランジスタである第１のプルアップ抵抗３５と第２のプ
ルアップ抵抗６３と、差動増幅回路６１と、インバータ
３７とで構成している。
【００５４】メモリアレイ１１のメモリセル１３を構成
するアドレストランジスタ２７の他方の端子は第１のビ
ットライン３１に接続し、メモリトランジスタ２５の他
方の端子は図１に示す書き込み回路１５に接続してい
る。
【００５５】また第１のビットライン３１はカラムアド
レス選択回路２１の第１のＮ型トランジスタ２９の一方
の端子に接続し、カラムアドレス選択回路２１の第１の
Ｎ型ランジスタ２９の他方の端子は、読み出し回路２３
の第１のプルアップ抵抗３５の一方の端子と、差動増幅
回路６１反転入力である第４のＮ型トランジスタ７３の
ゲートに接続している。
【００５６】またダミーメモリアレイ４１のダミーメモ
リセル４５を構成するアドレストランジスタ２７の他方
の端子は第２のビットライン５３に接続し、メモリトラ
ンジスタ２５の他方の端子とゲートとはグランドに接続
している。
【００５７】また第２のビットライン５３はカラムアド
レス選択回路２１の第２のＮ型トランジスタ５５の一方
の端子に接続し、カラムアドレス選択回路２１の第２の
Ｎ型ランジスタ５５の他方の端子は、読み出し回路２３
の第２のプルアップ抵抗６３の一方の端子と、差動増幅
回路６１の非反転入力である第３のＮ型トランジスタ７
１のゲートに接続している。
【００５８】またダミーメモリアレイ４１のダミーメモ
リセル４５を構成するアドレストランジスタ２７のゲー
トとメモリアレイ１１のメモリセル１３を構成するアド
レストランジスタ２７のゲートとは、図１に示すロウア
ドレス選択回路１９が出力するロウアドレス線５１に接
続している。
【００５９】またカラムアドレス選択回路２１を構成す
る第１のＮ型トランジスタ２９と第２のＮ型トランジス
タ５５とのゲートはカラムアドレス選択回路２１のカラ
ムアドレス線５７に接続している。
【００６０】さらに差動増幅回路６１の出力はインバー
タ３７の入力に接続し、インバータ３７出力は読み出し
回路２３の１ビット分の出力となっている。
【００６１】図２に示す回路構成は１ビットの構成であ
るが、カラムアドレス回路２１の２つのＮ型トランジス
タを複数用意し、ロウアドレス線５１を複数用意し、メ
モリセル１１とダミーメモリセル４１とを横列と縦列に
複数配置する構成が図１に示すブロック図になってい
る。
【００６２】したがってダミーメモリアレイ４１を構成
するダミーメモリセル４５の縦列の構成は、差動増幅回
路６１と同じ数用意し、横列の構成は図１に示すロウア
ドレス選択回路１９が出力するロウアドレス線と同じ数
用意する構成とする。
【００６３】以下に差動増幅回路６１の構成を説明す
る。差動増幅回路６１を構成する第３のＰ型トランジス
タ６７と第４のＰ型トランジスタ６９との一方の端子は
電源電圧に接続し、第３のＰ型トランジスタ６７の他方
の端子は第３のＰ型トランジスタ６７と第４のＰ型トラ
ンジスタ６９とのゲートと第３のＮ型トランジスタ７１
の一方の端子に接続している。
【００６４】また第４のＰ型トランジスタ６９の他方の
端子は第４のＮ型トランジスタ７３の一方の端子に接続
し、差動増幅回路６１の出力となっている。
【００６５】また第３のＮ型トランジスタ７１の他方の
端子は第４のＮ型トランジスタ７３の他方の端子と第５
のＮ型トランジスタ７５の一方の端子とに接続し、第５
のＮ型トランジスタ７５の他方の端子はグランドに接続
している。
【００６６】また第３のＮ型トランジスタ７１のゲート
は差動増幅回路６１の非反転入力であり、第４のＮ型ト
ランジスタ７３のゲートは差動増幅回路６１の反転入力
であり、第５のＮ型トランジスタ７５のゲートは差動増
幅回路６１の電流制御入力となっている。
【００６７】つぎに図２に示す本発明の半導体不揮発性
記憶装置における読み出し手段の動作について説明す
る。メモリアレイ１１のメモリセル１３を読み出す場合
には、まずメモリアレイ１１のメモリセル１３を構成す
るメモリトランジスタ２５の他方の端子とゲートとをグ
ランドレベルにする。
【００６８】そして読み出し回路２３を構成する差動増
幅器６１の第５のＮ型トランジスタ７５のゲートにバイ
アス電圧を印加し差動増幅器６１を動作させる。
【００６９】つぎにデータの読み出しをおこなうメモリ
セル１３を構成するアドレストランジスタ２７のゲート
と、ダミーメモリセル４５を構成するアドレストランジ
スタ２７のゲートとに接続しているロウアドレス線５１
に電源電圧を印加し、メモリセル１３を構成するアドレ
ストランジスタ２７とダミーメモリセル４５を構成する
アドレストランジスタ２７とをオンにする。
【００７０】つぎにデータの読み出しをおこなうメモリ
セル１３を構成するアドレストランジスタ２７の他方の
端子と、ダミーメモリセル４５を構成するアドレストラ
ンジスタ２７の他方の端子とに接続しているカラムアド
レス選択回路２１の第１のＮ型トランジスタ２９と第２
のＮ型トランジスタ５５とのゲートが接続しているカラ
ムアドレス線５７に電源電圧を印加し、第１のＮ型トラ
ンジスタ２９と第２のＮ型トランジスタ５５とをオンに
する。
【００７１】メモリセル１３を構成するアドレストラン
ジスタ２７と、カラムアドレス選択回路２１の第１のＮ
型トランジスタ２９がオンになり、メモリセル１３を構
成するメモリトランジスタ２５のデータは、第１のビッ
ト線３１を介して読み出し回路２３を構成する差動増幅
器６１の反転入力である第４のＮ型トランジスタ７３の
ゲートに入力する。
【００７２】一方、ダミーメモリセル４５を構成するア
ドレストランジスタ２７と、カラムアドレス選択回路２
１の第２のＮ型トランジスタ５５がオンになり、ダミー
メモリセル４１を構成するメモリトランジスタ２５のデ
ータは、第２のビット線５３を介して読み出し回路２３
を構成する差動増幅器６１の非反転入力である第３のＮ
型トランジスタ７１のゲートに入力する。
【００７３】ダミーメモリセル４５を構成するメモリト
ランジスタ２５のプロセス上がりの閾値と、メモリセル
１３を構成するメモリトランジスタ２５のデプレッシヨ
ンまたはエンハンスメントの閾値の差は、差動増幅器６
１で増幅されインバータ３７を介して読み出し回路２３
の出力に電源電圧レベルまたはグランドベルを出力す
る。
【００７４】以上のことから、ダミーメモリセル４５を
構成するメモリトランジスタ２５のプロセス上がりの閾
値は、従来例に上述するセンスレベルとして機能してい
ることが分かる。
【００７５】図３は本発明の実施例におけるメモリトラ
ンジスタの書き込みおよび消去後の閾値電圧の経時変化
の特性を示すグラフである。メモリトランジスタの書き
込みおよび消去後の閾値は、曲線８１に示すように、プ
ロセス上がりの閾値に収束する。したがって読み出しの
センスレベルは、プロセス上がりの閾値に設定するとよ
いことが分かる。
【００７６】一方、本発明の実施例における半導体不揮
発性記憶装置のメモリトランジスタ２５は、ＭＯＮＯＳ
型メモリトランジスタを用いており、一般的にＭＯＮＯ
Ｓ型メモリトランジスタは書き換え回数が増加すると、
曲線８３のようにＭＯＮＯＳ型メモリトランジスタの収
束値はプロセス上がりの閾値よりエンハンスメント側に
シフトする。
【００７７】つまり、ＭＯＮＯＳ型メモリトランジスタ
の読み出しセンスレベルは、プロセス上がりの閾値より
も、エンハンスメントの値に設定するとよいことが分か
る。
【００７８】図２に示す読み出し回路２３を構成する差
動増幅回路６１の２つの入力に接続している第１のプル
アップ抵抗３５と第２のプルアップ抵抗６３とを同じ大
きさをに設計すると、読み出しセンスレベルは、プロセ
ス上がりの閾値となってしまう。
【００７９】したがって第２のプルアップ抵抗６３のオ
ン抵抗を、第１のプルアップ抵抗３５のオン抵抗より大
きくなるように設計することにより、読み出しのセンス
レベルをプロセス上がりの閾値よりエンハンスメント側
にシフトすることができる。
【００８０】以上のことから、読み出しのセンスレベル
は読み出し回路を構成する差動増幅回路６１の２つの入
力に接続している第１のプルアップ抵抗３５と第２のプ
ルアップ抵抗６３のオン抵抗の比で決定することによ
り、製造プロセスのバラツキによるトランジスタの閾値
のばらつきなどの影響をうけず、つねに安定した読み出
しセンスレベルを得ることが可能となる。
【００８１】本発明の実施例のおける半導体不揮発性記
憶装置は、ダミーメモリアレイ４１をメモリアレイ１１
の左側に配置しているが、ダミーメモリアレイ４１をメ
モリアレイ１１の右側またはメモリアレイ１１の中央に
配置しても同じ結果を得ることが可能である。
【００８２】
【発明の効果】メモリトランジスタを有するメモリセル
とメモリトランジスタを有するダミーメモリセルとを同
じ構造で同じ大きさに設定することで、それぞれの特性
を比較する上で条件の差がない半導体不揮発性記憶装置
を提供できる。
【００８３】ダミーメモリアレイのダミーメモリセルを
構成するメモリトランジスタは、消去および書き込みを
行なわず、プロセス上がりの閾値を使用するので、ダミ
ーメモリアレイへの書き込み回路が不要となりチップ面
積の増加を抑えることができる。
【００８４】ダミーメモリアレイのダミーメモリセルを
構成するメモリトトランジスタは、消去および書き込み
を行なわず、プロセス上がりの閾値を使用するので、ダ
ミーメモリアレイへの書き込み回路が不要となり、ダミ
ーメモリセルを構成するメモリトランジスタの誤書き込
み、誤消去を防ぐことが可能である。
【００８５】ダミーメモリアレイのダミーメモリセルを
構成するメモリトランジスタはゲートと他方の端子をグ
ランドに接続することで、常にプロセス上がりの閾値の
メモリ特性を出力することができ、センスレベルを一定
にすることができる。
【００８６】ダミーメモリセルの横列はロウアドレス選
択回路が出力するロウアドレス線と同じ数とし、ダミー
メモリセルの縦列は読み出し回路を構成する差動増幅回
路の数と同じ数とすることで、ダミーメモリアレイの大
きさを最小限することができる。
【００８７】メモリトランジスタへの書き込み回数を増
加するとメモリトランジスタも経時変化の収束値がシフ
トする特性に合わせて第１のプルアップ抵抗と第２のプ
ルアップ抵抗を調整し設定することで半導体不揮発性記
憶装置の寿命を長くすることができる。
【図面の簡単な説明】
【図１】本発明の実施例における半導体不揮発性記憶装
置の構成とメモリセルの構成とを示す図である。
【図２】本発明の実施例における半導体不揮発性記憶装
置のデータの読み出し手段を示す概略図である。
【図３】本発明の実施例におけるメモリトランジスタの
書き込みおよび消去後の閾値電圧の経時変化の特性を示
すグラフである。
【図４】従来例の半導体不揮発性記憶装置の構成とメモ
リセルの構成とを示す図である。
【図５】従来例の半導体不揮発性記憶装置におけるデー
タの読み出し手段を示す概略図である。
【符号の説明】
１０ メモリアレイブロック １１ メモリアレイ １３ メモリセル １５ 書き込み回路 １７ メモリゲート書き込み回路 １９ ロウアドレス選択回路 ２１ カラムアドレス選択回路 ２３ 読み出し回路 ２５ メモリトランジスタ ２７ アドレストランジスタ ４１ ダミーメモリアレイ ４５ ダミーメモリセル

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリアレイブロックとロウアドレス選
    択回路とカラムアドレス選択回路と読み出し回路とを備
    え、メモリアレイブロックは電気的にデータの書き込み
    消去が可能な不揮発性メモリトランジスタを備えるメモ
    リセルを横列および縦列に複数配置するメモリアレイ
    と、電気的にデータの書き込み消去を行わない不揮発性
    メモリトランジスタを備えるダミーメモリセルを横列お
    よび縦列に複数配置するダミーメモリアレイとを備え、
    読み出し回路はメモリセルを構成する不揮発性メモリト
    ランジスタにカラムアドレス選択回路を介して接続する
    第１のプルアップ抵抗と、ダミーメモリセルを構成する
    不揮発性メモリトランジスタにカラムアドレス選択回路
    を介して接続する第２のプルアップ抵抗と、メモリセル
    とダミーメモリセルとの不揮発性メモリトランジスタの
    データを比較するための差動増幅回路とを有することを
    特徴とする半導体不揮発性記憶装置。
  2. 【請求項２】 メモリアレイブロックとロウアドレス選
    択回路とカラムアドレス選択回路と読み出し回路とを備
    え、メモリアレイブロックは電気的にデータの書き込み
    消去が可能な不揮発性メモリトランジスタを備えるメモ
    リセルを横列および縦列に複数配置するメモリアレイ
    と、電気的にデータの書き込み消去を行わない不揮発性
    メモリトランジスタを備えるメモリセルと同じ構造で同
    じ大きさのダミーメモリセルを横列および縦列に複数配
    置するダミーメモリアレイとを備え、読み出し回路はメ
    モリセルを構成する不揮発性メモリトランジスタにカラ
    ムアドレス選択回路を介して接続する第１のプルアップ
    抵抗と、ダミーメモリセルを構成する不揮発性メモリト
    ランジスタにカラムアドレス選択回路を介して接続する
    第２のプルアップ抵抗と、メモリセルとダミーメモリセ
    ルとの不揮発性メモリトランジスタのデータを比較する
    ための差動増幅回路とを有することを特徴とする半導体
    不揮発性記憶装置。
  3. 【請求項３】 メモリアレイブロックとロウアドレス選
    択回路とカラムアドレス選択回路と読み出し回路とを備
    え、メモリアレイブロックは電気的にデータの書き込み
    消去が可能な不揮発性メモリトランジスタを備えるメモ
    リセルを横列および縦列に複数配置するメモリアレイ
    と、電気的にデータの書き込み消去を行わないプロセス
    上がり閾値の不揮発性メモリトランジスタを備えるダミ
    ーメモリセルを横列および縦列に複数配置するダミーメ
    モリアレイとを備え、読み出し回路はメモリセルを構成
    する不揮発性メモリトランジスタにカラムアドレス選択
    回路を介して接続する第１のプルアップ抵抗と、ダミー
    メモリセルを構成する不揮発性メモリトランジスタにカ
    ラムアドレス選択回路を介して接続する第２のプルアッ
    プ抵抗と、メモリセルとダミーメモリセルとの不揮発性
    メモリトランジスタのデータを比較するための差動増幅
    回路とを有することを特徴とする半導体不揮発性記憶装
    置。
  4. 【請求項４】 メモリアレイブロックとロウアドレス選
    択回路とカラムアドレス選択回路と読み出し回路とを備
    え、メモリアレイブロックは電気的にデータの書き込み
    消去が可能な不揮発性メモリトランジスタを備えるメモ
    リセルを横列および縦列に複数配置するメモリアレイ
    と、電気的にデータの書き込み消去を行わずゲートと他
    方の端子とをグランドレベルに接続する不揮発性メモリ
    トランジスタを備えるダミーメモリセルを横列および縦
    列に複数配置するダミーメモリアレイとを備え、読み出
    し回路はメモリセルを構成する不揮発性メモリトランジ
    スタにカラムアドレス選択回路を介して接続する第１の
    プルアップ抵抗と、ダミーメモリセルを構成する不揮発
    性メモリトランジスタにカラムアドレス選択回路を介し
    て接続する第２のプルアップ抵抗と、メモリセルとダミ
    ーメモリセルとの不揮発性メモリトランジスタのデータ
    を比較するための差動増幅回路とを有することを特徴と
    する半導体不揮発性記憶装置。
  5. 【請求項５】 メモリアレイブロックとロウアドレス選
    択回路とカラムアドレス選択回路と読み出し回路とを備
    え、メモリアレイブロックは電気的にデータの書き込み
    消去が可能な不揮発性メモリトランジスタを備えるメモ
    リセルを横列および縦列に複数配置するメモリアレイ
    と、電気的にデータの書き込み消去を行わない不揮発性
    メモリトランジスタを備えるダミーメモリセルを横列お
    よび縦列に複数配置するダミーメモリアレイとを備え、
    ダミーメモリアレイはメモリアレイの左側または右側あ
    るいは中央に配置し、読み出し回路はメモリセルを構成
    する不揮発性メモリトランジスタにカラムアドレス選択
    回路を介して接続する第１のプルアップ抵抗と、ダミー
    メモリセルを構成する不揮発性メモリトランジスタにカ
    ラムアドレス選択回路を介して接続する第２のプルアッ
    プ抵抗と、メモリセルとダミーメモリセルとの不揮発性
    メモリトランジスタのデータを比較するための差動増幅
    回路とを有することを特徴とする半導体不揮発性記憶装
    置。
  6. 【請求項６】 メモリアレイブロックとロウアドレス選
    択回路とカラムアドレス選択回路と読み出し回路とを備
    え、メモリアレイブロックは電気的にデータの書き込み
    消去が可能な不揮発性メモリトランジスタを備えるメモ
    リセルを横列および縦列に複数配置するメモリアレイ
    と、電気的にデータの書き込み消去を行わない不揮発性
    メモリトランジスタを備えるダミーメモリセルを横列お
    よび縦列に複数配置するダミーメモリアレイとを備え、
    ダミーメモリセルの横列はロウアドレス選択回路が出力
    するロウアドレス線と同じ数としダミーメモリセルの縦
    列は読み出し回路を構成する差動増幅回路の数と同じ数
    とし、読み出し回路はメモリセルを構成する不揮発性メ
    モリトランジスタにカラムアドレス選択回路を介して接
    続する第１のプルアップ抵抗と、ダミーメモリセルを構
    成する不揮発性メモリトランジスタにカラムアドレス選
    択回路を介して接続する第２のプルアップ抵抗と、メモ
    リセルとダミーメモリセルとの不揮発性メモリトランジ
    スタのデータを比較するための差動増幅回路とを有する
    ことを特徴とする半導体不揮発性記憶装置。
  7. 【請求項７】 メモリアレイブロックとロウアドレス選
    択回路とカラムアドレス選択回路と読み出し回路とを備
    え、メモリアレイブロックは電気的にデータの書き込み
    消去が可能な不揮発性メモリトランジスタを備えるメモ
    リセルを横列および縦列に複数配置するメモリアレイ
    と、電気的にデータの書き込み消去を行わない不揮発性
    メモリトランジスタを備えるダミーメモリセルを横列お
    よび縦列に複数配置するダミーメモリアレイとを備え、
    読み出し回路はメモリセルを構成する不揮発性メモリト
    ランジスタにカラムアドレス選択回路を介して接続する
    第１のプルアップ抵抗と、ダミーメモリセルを構成する
    不揮発性メモリトランジスタにカラムアドレス選択回路
    を介して接続する第２のプルアップ抵抗と、メモリセル
    とダミーメモリセルとの不揮発性メモリトランジスタの
    データを比較するための差動増幅回路とを有し、第１の
    プルアップ抵抗と第２のプルアップ抵抗との大きさは異
    なる大きさであることを特徴とする半導体不揮発性記憶
    装置。
  8. 【請求項８】 メモリアレイブロックとロウアドレス選
    択回路とカラムアドレス選択回路と読み出し回路とを備
    え、メモリアレイブロックは電気的にデータの書き込み
    消去が可能な不揮発性メモリトランジスタを備えるメモ
    リセルを横列および縦列に複数配置するメモリアレイ
    と、電気的にデータの書き込み消去を行わないプロセス
    上がり閾値でゲートと他方の端子とをグランドレベルに
    接続する不揮発性メモリトランジスタを備えるメモリセ
    ルと同じ構造で同じ大きさのダミーメモリセルを横列お
    よび縦列に複数配置するダミーメモリアレイとを備え、
    ダミーメモリセルの横列はロウアドレス選択回路が出力
    するロウアドレス線と同じ数としダミーメモリセルの縦
    列は読み出し回路を構成する差動増幅回路の数と同じ数
    とし、読み出し回路はメモリセルを構成する不揮発性メ
    モリトランジスタにカラムアドレス選択回路を介して接
    続する第１のプルアップ抵抗と、ダミーメモリセルを構
    成する不揮発性メモリトランジスタにカラムアドレス選
    択回路を介して接続する第２のプルアップ抵抗と、メモ
    リセルとダミーメモリセルとの不揮発性メモリトランジ
    スタのデータを比較するための差動増幅回路とを有し、
    第１のプルアップ抵抗と第２のプルアップ抵抗との大き
    さは異なる大きさであることを特徴とする半導体不揮発
    性記憶装置。
  9. 【請求項９】 メモリアレイのメモリセルを構成する不
    揮発性メモリトランジスタとダミーメモリアレイのダミ
    ーメモリセルを構成する不揮発性メモリトランジスタと
    はＭＯＮＯＳ（金属−酸化シリコン膜−窒化シリコン膜
    −酸化シリコン膜−半導体）型のメモリトランジスタで
    あることを特徴とする請求項１あるいは請求項２あるい
    は請求項３あるいは請求項４あるいは請求項５あるいは
    請求項６あるいは請求項７に記載の半導体不揮発性記憶
    装置。
  10. 【請求項１０】 メモリアレイブロックとロウアドレス
    選択回路とカラムアドレス選択回路と読み出し回路とを
    備え、メモリアレイブロックは電気的にデータの書き込
    み消去が可能な不揮発性メモリトランジスタを備えるメ
    モリセルを横列および縦列に複数配置するメモリアレイ
    と、電気的にデータの書き込み消去を行わない不揮発性
    メモリトランジスタを備えるダミーメモリセルを横列お
    よび縦列に複数配置するダミーメモリアレイとを備え、
    読み出し回路はメモリセルを構成する不揮発性メモリト
    ランジスタにカラムアドレス選択回路を介して接続する
    第１のプルアップ抵抗と、ダミーメモリセルを構成する
    不揮発性メモリトランジスタにカラムアドレス選択回路
    を介して接続する大きさの異なる第２のプルアップ抵抗
    と、メモリセルとダミーメモリセルとの不揮発性メモリ
    トランジスタのデータを比較するための差動増幅回路と
    を有し、ロウアドレス選択回路とカラムアドレス選択回
    路とでメモリアレイとダミーメモリアレイのメモリセル
    を構成する書き込みおよび消去データを記憶している不
    揮発性メモリトランジスタと、ダミーメモリセルを構成
    するプロセス上がりの閾値を記憶している不揮発性メモ
    リトランジスタとを選択し、それぞれの不揮発性メモリ
    トランジスタの出力を第１のプルアップ抵抗と第２のプ
    ルアップ抵抗を介して差動増幅回路に入力し、その出力
    を波形整形して出力することを特徴とする半導体不揮発
    性記憶装置の読み出し方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009080866A (ja) * 2007-09-25 2009-04-16 Citizen Watch Co Ltd 読み出し電圧発生装置

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JP2009080866A (ja) * 2007-09-25 2009-04-16 Citizen Watch Co Ltd 読み出し電圧発生装置

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