JPH08130659A - 高電圧発生回路 - Google Patents
高電圧発生回路Info
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- JPH08130659A JPH08130659A JP29215494A JP29215494A JPH08130659A JP H08130659 A JPH08130659 A JP H08130659A JP 29215494 A JP29215494 A JP 29215494A JP 29215494 A JP29215494 A JP 29215494A JP H08130659 A JPH08130659 A JP H08130659A
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Abstract
(57)【要約】
【目的】 ダイナミック応答性と立ち上がり特性が共に
優れている高電圧発生回路１を提供することである。 【構成】 高圧コイル５の高圧出力電圧ＥH の検出電圧
ＥS を検出し、ＥS に基づいてＥH の安定化の機能を備
えた高電圧発生回路１において、分割抵抗８には、ツェ
ナーダイオード10と立ち上がり補正コンデンサ12
（Ｃ2 ）との直列回路と、ダイナミック補正コンデンサ
11（Ｃ1 ）との並列回路17が並列に接続している。この
並列回路17の静電容量は、電源投入時の立ち上がり時に
はＣ1 の容量とＣ2 の容量との和となり、通常時にはツ
ェナーダイオード10によってＣ2 が機能しないためにＣ
1 の容量と等価になり、立ち上がり特性とダイナミック
応答性が共に向上する。
優れている高電圧発生回路１を提供することである。 【構成】 高圧コイル５の高圧出力電圧ＥH の検出電圧
ＥS を検出し、ＥS に基づいてＥH の安定化の機能を備
えた高電圧発生回路１において、分割抵抗８には、ツェ
ナーダイオード10と立ち上がり補正コンデンサ12
（Ｃ2 ）との直列回路と、ダイナミック補正コンデンサ
11（Ｃ1 ）との並列回路17が並列に接続している。この
並列回路17の静電容量は、電源投入時の立ち上がり時に
はＣ1 の容量とＣ2 の容量との和となり、通常時にはツ
ェナーダイオード10によってＣ2 が機能しないためにＣ
1 の容量と等価になり、立ち上がり特性とダイナミック
応答性が共に向上する。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン受像機や
ディスプレイ装置等の陰極線管のアノードに高電圧を印
加する高電圧発生回路に関するものである。
ディスプレイ装置等の陰極線管のアノードに高電圧を印
加する高電圧発生回路に関するものである。
【０００２】
【従来の技術】図３には、テレビジョン受像機やディス
プレイ装置等の陰極線管（ＣＲＴ）のアノードに高電圧
を印加する従来の高圧安定化の機能を備えた高電圧発生
回路１が示されている。この高電圧発生回路１は、フラ
イバックトランス３を有し、このフライバックトランス
３の低圧コイル４側にスイッチ素子Ｓ1 とダンパーダイ
オード19と共振コンデンサ21とクランプダイオード26，
27，28と電源＋Ｂを有し、高圧コイル５側に高圧整流ダ
イオード23とフォーカス抵抗７と分割抵抗８とスピード
アップコンデンサ13とダイナミック補正コンデンサ11と
を有し、また、前記スイッチ素子Ｓ1 のスイッチオン・
オフ動作を制御するパルス幅制御回路（ＰＷＭ回路）15
とを有して構成されている。
プレイ装置等の陰極線管（ＣＲＴ）のアノードに高電圧
を印加する従来の高圧安定化の機能を備えた高電圧発生
回路１が示されている。この高電圧発生回路１は、フラ
イバックトランス３を有し、このフライバックトランス
３の低圧コイル４側にスイッチ素子Ｓ1 とダンパーダイ
オード19と共振コンデンサ21とクランプダイオード26，
27，28と電源＋Ｂを有し、高圧コイル５側に高圧整流ダ
イオード23とフォーカス抵抗７と分割抵抗８とスピード
アップコンデンサ13とダイナミック補正コンデンサ11と
を有し、また、前記スイッチ素子Ｓ1 のスイッチオン・
オフ動作を制御するパルス幅制御回路（ＰＷＭ回路）15
とを有して構成されている。
【０００３】同図において、フライバックトランス３の
低圧コイル４のアース側には電源＋Ｂが直列に接続さ
れ、この低圧コイル４と電源＋Ｂとの直列回路に並列
に、共振コンデンサ21とクランプダイオード27との直列
回路と、ダンパーダイオード19と、スイッチ素子Ｓ1 と
クランプダイオード26との直列回路が接続されている。
また、低圧コイル４と電源＋Ｂの接続点ａと、共振コン
デンサ21とクランプダイオード27の接続点ｂとが、クラ
ンプダイオード28を介して接続されている。
低圧コイル４のアース側には電源＋Ｂが直列に接続さ
れ、この低圧コイル４と電源＋Ｂとの直列回路に並列
に、共振コンデンサ21とクランプダイオード27との直列
回路と、ダンパーダイオード19と、スイッチ素子Ｓ1 と
クランプダイオード26との直列回路が接続されている。
また、低圧コイル４と電源＋Ｂの接続点ａと、共振コン
デンサ21とクランプダイオード27の接続点ｂとが、クラ
ンプダイオード28を介して接続されている。
【０００４】フライバックトランス３の高圧コイル５の
出力側は高圧整流ダイオード23を介して陰極線管のアノ
ードに接続されている。また、高圧コイル５の出力側に
高圧側抵抗体であるフォーカス抵抗７（以下Ｒ0 と記
す）の一端側が接続され、このＲ0 の他端側には分割抵
抗体である分割抵抗８（以下Ｒ1 と記す）が直列に接続
されている。また、Ｒ0 にスピードアップコンデンサ13
（以下Ｃ0 と記す）が、Ｒ1 にダイナミック補正コンデ
ンサ11（以下Ｃ1 と記す）が並列に接続されている。
出力側は高圧整流ダイオード23を介して陰極線管のアノ
ードに接続されている。また、高圧コイル５の出力側に
高圧側抵抗体であるフォーカス抵抗７（以下Ｒ0 と記
す）の一端側が接続され、このＲ0 の他端側には分割抵
抗体である分割抵抗８（以下Ｒ1 と記す）が直列に接続
されている。また、Ｒ0 にスピードアップコンデンサ13
（以下Ｃ0 と記す）が、Ｒ1 にダイナミック補正コンデ
ンサ11（以下Ｃ1 と記す）が並列に接続されている。
【０００５】ＰＷＭ回路15の検出側は前記Ｒ0 とＲ1 と
の接続点Ａに接続され、出力側はスイッチ素子Ｓ1 に接
続されている。
の接続点Ａに接続され、出力側はスイッチ素子Ｓ1 に接
続されている。
【０００６】上記高電圧発生回路１において、スイッチ
素子Ｓ1 のオン時に低圧コイル４と共振コンデンサ21に
電磁エネルギが蓄積され、スイッチ素子Ｓ1 のオフ時
に、低圧コイル４と共振コンデンサ21とのＬＣ共振によ
ってフライバックパルスが発生する。このフライバック
パルスを高圧コイル５が昇圧し、得られた高圧出力電圧
ＥH を陰極線管のアノードに出力する。また、高圧コイ
ル５の高圧出力電圧ＥHが、Ｒ0 とＲ1 の抵抗回路によ
り分圧され、この高圧出力電圧の分圧電圧（検出電圧Ｅ
S ）が接続点ＡからＰＷＭ回路15によって検出される。
素子Ｓ1 のオン時に低圧コイル４と共振コンデンサ21に
電磁エネルギが蓄積され、スイッチ素子Ｓ1 のオフ時
に、低圧コイル４と共振コンデンサ21とのＬＣ共振によ
ってフライバックパルスが発生する。このフライバック
パルスを高圧コイル５が昇圧し、得られた高圧出力電圧
ＥH を陰極線管のアノードに出力する。また、高圧コイ
ル５の高圧出力電圧ＥHが、Ｒ0 とＲ1 の抵抗回路によ
り分圧され、この高圧出力電圧の分圧電圧（検出電圧Ｅ
S ）が接続点ＡからＰＷＭ回路15によって検出される。
【０００７】ＰＷＭ回路15には予め基準電圧が与えられ
ており、ＰＷＭ回路15は前記検出電圧ＥS と基準電圧を
比較し、検出電圧の降下量に応じたスイッチ素子Ｓ1 の
スイッチ制御信号（パルス信号）をスイッチ素子Ｓ1 に
出力する。このスイッチ制御信号は、検出電圧の降下量
が大きくなるにつれ、スイッチオンのパルス幅が大きく
なり、スイッチオフのパルス幅が小さくなるものであ
る。このスイッチ制御信号のスイッチオン信号をスイッ
チ素子Ｓ1 が受けてスイッチオン動作すると、電源＋Ｂ
から低圧コイル４に電流が流れる。したがって、スイッ
チ素子Ｓ1 のスイッチオン動作の時間が長い、つまり、
高圧出力電圧の降下量が大きいと、電源＋Ｂから低圧コ
イル４に多くの電流が流れ、低圧コイル４に電磁エネル
ギが多く蓄積されてフライバックパルスの波高値が高く
なり、高圧出力電圧の降下量が補償されて高圧出力電圧
の安定化が行われる。
ており、ＰＷＭ回路15は前記検出電圧ＥS と基準電圧を
比較し、検出電圧の降下量に応じたスイッチ素子Ｓ1 の
スイッチ制御信号（パルス信号）をスイッチ素子Ｓ1 に
出力する。このスイッチ制御信号は、検出電圧の降下量
が大きくなるにつれ、スイッチオンのパルス幅が大きく
なり、スイッチオフのパルス幅が小さくなるものであ
る。このスイッチ制御信号のスイッチオン信号をスイッ
チ素子Ｓ1 が受けてスイッチオン動作すると、電源＋Ｂ
から低圧コイル４に電流が流れる。したがって、スイッ
チ素子Ｓ1 のスイッチオン動作の時間が長い、つまり、
高圧出力電圧の降下量が大きいと、電源＋Ｂから低圧コ
イル４に多くの電流が流れ、低圧コイル４に電磁エネル
ギが多く蓄積されてフライバックパルスの波高値が高く
なり、高圧出力電圧の降下量が補償されて高圧出力電圧
の安定化が行われる。
【０００８】また、図４に示すような高圧安定化の機能
を備えた他の高電圧発生回路１も一般に知られている。
この高電圧発生回路１は、図３のように１個のスイッチ
素子Ｓ1 だけでなく、２個のスイッチ素子Ｓ1 ，Ｓ2 を
設けて高圧安定化の制御を行うもので、スイッチ素子Ｓ
2 には前記ＰＷＭ回路15が接続されており、この高電圧
発生回路１も前記同様に、高圧出力電圧の降下量に応じ
てスイッチ素子Ｓ2 のオン期間を制御し、高圧安定化が
行われる。
を備えた他の高電圧発生回路１も一般に知られている。
この高電圧発生回路１は、図３のように１個のスイッチ
素子Ｓ1 だけでなく、２個のスイッチ素子Ｓ1 ，Ｓ2 を
設けて高圧安定化の制御を行うもので、スイッチ素子Ｓ
2 には前記ＰＷＭ回路15が接続されており、この高電圧
発生回路１も前記同様に、高圧出力電圧の降下量に応じ
てスイッチ素子Ｓ2 のオン期間を制御し、高圧安定化が
行われる。
【０００９】
【発明が解決しようとする課題】ところで、前記Ｒ0 と
Ｒ1 とＣ0 とＣ1 は、Ｒ0 の抵抗値ｒ0 とＲ1 の抵抗値
ｒ1 と、Ｃ0 の容量Ｑ0 とＣ1 の容量Ｑ1 との関係がｒ
0 ：ｒ1 ＝Ｑ1 ：Ｑ0 （ｒ0 ×Ｑ0 ＝ｒ1 ×Ｑ1 ）とな
るように設定されている。
Ｒ1 とＣ0 とＣ1 は、Ｒ0 の抵抗値ｒ0 とＲ1 の抵抗値
ｒ1 と、Ｃ0 の容量Ｑ0 とＣ1 の容量Ｑ1 との関係がｒ
0 ：ｒ1 ＝Ｑ1 ：Ｑ0 （ｒ0 ×Ｑ0 ＝ｒ1 ×Ｑ1 ）とな
るように設定されている。
【００１０】しかし、前記高圧出力電圧の安定化補償の
応答性（ダイナミック応答性）をより良くする理想の条
件は、Ｃ1 の容量Ｑ1 を小さくして、ｒ0 ×Ｑ0 ＞ｒ1
×Ｑ1 の関係とすることである。この条件の下では、高
圧出力電圧ＥH の位相に対して検出電圧ＥS の位相に生
じる遅れを小さくすることができ、ダイナミック応答性
を良くすることができる。
応答性（ダイナミック応答性）をより良くする理想の条
件は、Ｃ1 の容量Ｑ1 を小さくして、ｒ0 ×Ｑ0 ＞ｒ1
×Ｑ1 の関係とすることである。この条件の下では、高
圧出力電圧ＥH の位相に対して検出電圧ＥS の位相に生
じる遅れを小さくすることができ、ダイナミック応答性
を良くすることができる。
【００１１】ところが、上記のように、Ｑ1 を小さくす
ると、高電圧発生回路１の電源投入時の立ち上がり時
（例えば、テレビジョン受像機の電源投入時）に、検出
電圧ＥS が高圧出力電圧ＥH と対応せず早く立ち上がっ
てしまう。このために、高圧出力電圧ＥH の不足分に見
合った補償動作が行われず、高電圧出力回路１の全体の
立ち上がり特性が悪化してしまうという問題が生じてし
まう。
ると、高電圧発生回路１の電源投入時の立ち上がり時
（例えば、テレビジョン受像機の電源投入時）に、検出
電圧ＥS が高圧出力電圧ＥH と対応せず早く立ち上がっ
てしまう。このために、高圧出力電圧ＥH の不足分に見
合った補償動作が行われず、高電圧出力回路１の全体の
立ち上がり特性が悪化してしまうという問題が生じてし
まう。
【００１２】上記のように、従来では、ダイナミック応
答性を良くすると立ち上がり特性が悪くなるというよう
に、両方の特性を共に満足させることが困難であった。
答性を良くすると立ち上がり特性が悪くなるというよう
に、両方の特性を共に満足させることが困難であった。
【００１３】本発明は上記課題を解決するためになされ
たものであり、その目的は、ダイナミック応答性と立ち
上がり特性が共に優れている高電圧発生回路を提供する
ことである。
たものであり、その目的は、ダイナミック応答性と立ち
上がり特性が共に優れている高電圧発生回路を提供する
ことである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は次のように構成されている。すなわち、本
発明の高電圧発生回路は、フライバックトランスの高圧
コイルの出力側に高圧側抵抗体の一端側が接続され、高
圧側抵抗体の他端側には分割側抵抗体が直列に接続さ
れ、この高圧側抵抗体と分割側抵抗体の接続部位から高
圧出力電圧の検出電圧が取り出されており、この検出電
圧に基づいて高圧出力電圧の安定化を図る高圧安定化回
路が設けられている高電圧発生回路において、前記高圧
側抵抗体には並列にスピードアップコンデンサが接続さ
れ、分割側抵抗体には並列に高圧安定化のダイナミック
応答を改善するダイナミック補正コンデンサが接続さ
れ、さらにこのダイナミック補正コンデンサには並列に
電源投入時の立ち上がり特性を改善する立ち上がり補正
コンデンサと電流制限素子との直列回路が接続されてい
ることを特徴として構成されている。
に、本発明は次のように構成されている。すなわち、本
発明の高電圧発生回路は、フライバックトランスの高圧
コイルの出力側に高圧側抵抗体の一端側が接続され、高
圧側抵抗体の他端側には分割側抵抗体が直列に接続さ
れ、この高圧側抵抗体と分割側抵抗体の接続部位から高
圧出力電圧の検出電圧が取り出されており、この検出電
圧に基づいて高圧出力電圧の安定化を図る高圧安定化回
路が設けられている高電圧発生回路において、前記高圧
側抵抗体には並列にスピードアップコンデンサが接続さ
れ、分割側抵抗体には並列に高圧安定化のダイナミック
応答を改善するダイナミック補正コンデンサが接続さ
れ、さらにこのダイナミック補正コンデンサには並列に
電源投入時の立ち上がり特性を改善する立ち上がり補正
コンデンサと電流制限素子との直列回路が接続されてい
ることを特徴として構成されている。
【００１５】
【作用】上記構成の本発明において、高電圧発生回路の
電源投入時の立ち上がり時に、立ち上がり補正コンデン
サとダイナミック補正コンデンサは共に電荷をチャジす
る方向に動作し、分割側抵抗体に並列に接続される並列
回路の静電容量は、ダイナミック補正コンデンサと立ち
上がり補正コンデンサの容量を加算した容量となる。こ
の容量成分によって、立ち上がり時の検出電圧の立ち上
がりが高圧出力電圧の立ち上がりに対応するように調整
され、高圧安定化の動作が円滑に行われ、高電圧発生回
路全体の立ち上がり特性が向上する。
電源投入時の立ち上がり時に、立ち上がり補正コンデン
サとダイナミック補正コンデンサは共に電荷をチャジす
る方向に動作し、分割側抵抗体に並列に接続される並列
回路の静電容量は、ダイナミック補正コンデンサと立ち
上がり補正コンデンサの容量を加算した容量となる。こ
の容量成分によって、立ち上がり時の検出電圧の立ち上
がりが高圧出力電圧の立ち上がりに対応するように調整
され、高圧安定化の動作が円滑に行われ、高電圧発生回
路全体の立ち上がり特性が向上する。
【００１６】また、通常の回路動作時には、電流制限素
子によって立ち上がり補正コンデンサに流れ込む電流が
制限されるために立ち上がり補正コンデンサは機能せ
ず、分割側抵抗体に並列に接続される並列回路の静電容
量はダイナミック補正コンデンサの容量のみとなる。つ
まり、前記立ち上げ時の並列回路の容量より立ち上がり
補正コンデンサの容量分少なくなり、その分ダイナミッ
ク応答性が向上する。
子によって立ち上がり補正コンデンサに流れ込む電流が
制限されるために立ち上がり補正コンデンサは機能せ
ず、分割側抵抗体に並列に接続される並列回路の静電容
量はダイナミック補正コンデンサの容量のみとなる。つ
まり、前記立ち上げ時の並列回路の容量より立ち上がり
補正コンデンサの容量分少なくなり、その分ダイナミッ
ク応答性が向上する。
【００１７】
【実施例】本発明の実施例を図面に基づいて以下に説明
する。なお、本実施例の説明において、従来例と同一名
称部分には同一符号を付し、その詳細な説明は省略す
る。
する。なお、本実施例の説明において、従来例と同一名
称部分には同一符号を付し、その詳細な説明は省略す
る。
【００１８】図１および図２には、本実施例の高電圧発
生回路１が示されている。なお、図１は図３の従来例に
対応したものであり、図２は図４に対応したものであ
る。本実施例が従来例と異なる特徴的なことは、Ｃ1 に
並列に立ち上がり補正コンデンサ12（以下Ｃ2 と記す）
と電流制限素子であるツェナーダイオード10の直列回路
が接続されていることである。
生回路１が示されている。なお、図１は図３の従来例に
対応したものであり、図２は図４に対応したものであ
る。本実施例が従来例と異なる特徴的なことは、Ｃ1 に
並列に立ち上がり補正コンデンサ12（以下Ｃ2 と記す）
と電流制限素子であるツェナーダイオード10の直列回路
が接続されていることである。
【００１９】上記Ｃ2 は、高電圧発生回路１の電源投入
時の立ち上がり時に、Ｃ1 と共に電荷をチャジする方向
に動作する。このことにより、ツェナーダイオード10と
Ｃ2の直列回路と、Ｃ1 との並列回路17の静電容量が、
Ｃ1 の容量Ｑ1 とＣ2 の容量Ｑ2 を加算した容量とな
る。この容量Ｑ1 とＱ2 の容量和（Ｑ1 ＋Ｑ2 ）が大き
く関与して、検出電圧ＥS の立ち上がりが高圧出力電圧
ＥH の立ち上がりに対応するように調整される。
時の立ち上がり時に、Ｃ1 と共に電荷をチャジする方向
に動作する。このことにより、ツェナーダイオード10と
Ｃ2の直列回路と、Ｃ1 との並列回路17の静電容量が、
Ｃ1 の容量Ｑ1 とＣ2 の容量Ｑ2 を加算した容量とな
る。この容量Ｑ1 とＱ2 の容量和（Ｑ1 ＋Ｑ2 ）が大き
く関与して、検出電圧ＥS の立ち上がりが高圧出力電圧
ＥH の立ち上がりに対応するように調整される。
【００２０】また、高圧出力電圧ＥH の安定化を行う通
常時には、ツェナーダイオード10によってツェナーダイ
オード10とＣ2 との直列回路の電流が制限されているた
めに、Ｃ2 は機能せず、Ｃ1 のみが機能する。つまり、
前記並列回路17の静電容量はＣ1 の容量Ｑ1 と等価とな
り、ダイナミック応答にはＣ1 の容量Ｑ1 のみが関与す
る。なお、Ｃ1 の容量Ｑ1 は、ダイナミック応答性を向
上させるために、Ｒ0の抵抗値ｒ0 とＲ1 の抵抗値ｒ1
とＣ0 の容量Ｑ0 とＣ1 の容量Ｑ1 との関係がｒ0 ×Ｑ
0 ＞ｒ1 ×Ｑ1 となるように設定されている。
常時には、ツェナーダイオード10によってツェナーダイ
オード10とＣ2 との直列回路の電流が制限されているた
めに、Ｃ2 は機能せず、Ｃ1 のみが機能する。つまり、
前記並列回路17の静電容量はＣ1 の容量Ｑ1 と等価とな
り、ダイナミック応答にはＣ1 の容量Ｑ1 のみが関与す
る。なお、Ｃ1 の容量Ｑ1 は、ダイナミック応答性を向
上させるために、Ｒ0の抵抗値ｒ0 とＲ1 の抵抗値ｒ1
とＣ0 の容量Ｑ0 とＣ1 の容量Ｑ1 との関係がｒ0 ×Ｑ
0 ＞ｒ1 ×Ｑ1 となるように設定されている。
【００２１】本実施例によれば、ツェナーダイオード10
とＣ2 との直列回路をＣ1 に並列に接続したので、高電
圧発生回路１の電源投入時の立ち上がり時に、並列接続
されているＣ1 とＣ2 とが共に電荷をチャジする方向に
動作し、検出電圧に大きく関与する並列回路17の静電容
量がＣ1 の容量Ｑ1 とＣ2 の容量Ｑ2 を加算した容量
（Ｑ1 ＋Ｑ2 ）となり、この容量によって、検出電圧Ｅ
S の立ち上がりが高圧出力電圧ＥH の立ち上がりに対応
するように（一致するように）調整され、正確に高圧出
力電圧ＥH の不足分に見合った高圧安定化の補償動作が
行われる。したがって、高圧出力電圧ＥH の高圧立ち上
がりが促進され、高電圧発生回路１全体の立ち上がり特
性を向上させることができる。
とＣ2 との直列回路をＣ1 に並列に接続したので、高電
圧発生回路１の電源投入時の立ち上がり時に、並列接続
されているＣ1 とＣ2 とが共に電荷をチャジする方向に
動作し、検出電圧に大きく関与する並列回路17の静電容
量がＣ1 の容量Ｑ1 とＣ2 の容量Ｑ2 を加算した容量
（Ｑ1 ＋Ｑ2 ）となり、この容量によって、検出電圧Ｅ
S の立ち上がりが高圧出力電圧ＥH の立ち上がりに対応
するように（一致するように）調整され、正確に高圧出
力電圧ＥH の不足分に見合った高圧安定化の補償動作が
行われる。したがって、高圧出力電圧ＥH の高圧立ち上
がりが促進され、高電圧発生回路１全体の立ち上がり特
性を向上させることができる。
【００２２】また、通常の回路動作時には、ツェナーダ
イオード10によってツェナーダイオード10とＣ2 との直
列回路に流れる電流が制限されているためにＣ2 は機能
せず、したがって、並列回路17の静電容量は、ダイナミ
ック応答性を良くするように設けられたＣ1 の容量Ｑ1
と等価になり、立ち上がり時の並列回路17の静電容量よ
りＣ2 の容量Ｑ2 分小さくなり、その分高電圧発生回路
１は優れたダイナミック応答性を示す。
イオード10によってツェナーダイオード10とＣ2 との直
列回路に流れる電流が制限されているためにＣ2 は機能
せず、したがって、並列回路17の静電容量は、ダイナミ
ック応答性を良くするように設けられたＣ1 の容量Ｑ1
と等価になり、立ち上がり時の並列回路17の静電容量よ
りＣ2 の容量Ｑ2 分小さくなり、その分高電圧発生回路
１は優れたダイナミック応答性を示す。
【００２３】以上のように、立ち上がり時とダイナミッ
ク応答時の各場合に応じて前記並列回路17の静電容量を
変化させることで、立ち上がり特性とダイナミック応答
性が共に優れた効果を示すことができる。
ク応答時の各場合に応じて前記並列回路17の静電容量を
変化させることで、立ち上がり特性とダイナミック応答
性が共に優れた効果を示すことができる。
【００２４】また、上記の如く、立ち上がり特性を向上
させるための大掛かりな立ち上がり補正回路を設けなく
ても、簡単な構成で立ち上がり特性とダイナミック応答
性を共に向上させることができるために、上記のように
優れた効果を示す高電圧発生回路１でも安価に提供する
ことが可能である。
させるための大掛かりな立ち上がり補正回路を設けなく
ても、簡単な構成で立ち上がり特性とダイナミック応答
性を共に向上させることができるために、上記のように
優れた効果を示す高電圧発生回路１でも安価に提供する
ことが可能である。
【００２５】なお、本発明は上記実施例に限定されるも
のではなく、様々な実施の態様を採り得る。例えば、上
記実施例では、電流制限素子としてツェナーダイオード
10を設けたが、大きな抵抗値を示す抵抗体を設けても良
い。また、上記実施例では高圧側抵抗体がフォーカス抵
抗７であったが、ブリーダ抵抗（高圧抵抗）でも、ブリ
ーダ抵抗とフォーカス抵抗７との直列回路でも良く、高
圧側抵抗体は、本回路１が組み込み使用される陰極線管
の仕様によって設定される。ただし、ブリーダ抵抗とフ
ォーカス抵抗７の直列回路においては、高圧側にブリー
ダ抵抗が形成されている。
のではなく、様々な実施の態様を採り得る。例えば、上
記実施例では、電流制限素子としてツェナーダイオード
10を設けたが、大きな抵抗値を示す抵抗体を設けても良
い。また、上記実施例では高圧側抵抗体がフォーカス抵
抗７であったが、ブリーダ抵抗（高圧抵抗）でも、ブリ
ーダ抵抗とフォーカス抵抗７との直列回路でも良く、高
圧側抵抗体は、本回路１が組み込み使用される陰極線管
の仕様によって設定される。ただし、ブリーダ抵抗とフ
ォーカス抵抗７の直列回路においては、高圧側にブリー
ダ抵抗が形成されている。
【００２６】
【発明の効果】本発明において、ダイナミック補正コン
デンサに並列に立ち上がり補正コンデンサと電流制限素
子との直列回路を接続したので、電源投入時の立ち上が
り時に、ダイナミック補正コンデンサと立ち上がり補正
コンデンサが共に電荷をチャジする方向に動作し、立ち
上がり補正コンデンサと電流制限素子の直列回路と、ダ
イナミック補正コンデンサとの並列回路（分割側抵抗体
に並列接続される並列回路）の静電容量は立ち上がり補
正コンデンサとダイナミック補正コンデンサの容量の和
となる。この静電容量によって、立ち上がり時の検出電
圧の立ち上がりが高圧出力電圧の立ち上がりに対応する
ように調整されて、高電圧発生回路全体の立ち上がり特
性を向上することができる。
デンサに並列に立ち上がり補正コンデンサと電流制限素
子との直列回路を接続したので、電源投入時の立ち上が
り時に、ダイナミック補正コンデンサと立ち上がり補正
コンデンサが共に電荷をチャジする方向に動作し、立ち
上がり補正コンデンサと電流制限素子の直列回路と、ダ
イナミック補正コンデンサとの並列回路（分割側抵抗体
に並列接続される並列回路）の静電容量は立ち上がり補
正コンデンサとダイナミック補正コンデンサの容量の和
となる。この静電容量によって、立ち上がり時の検出電
圧の立ち上がりが高圧出力電圧の立ち上がりに対応する
ように調整されて、高電圧発生回路全体の立ち上がり特
性を向上することができる。
【００２７】また、通常の回路動作時には、電流制限素
子によって立ち上がり補正コンデンサに流れ込む電流が
制限されるために立ち上がり補正コンデンサは機能せ
ず、前記分割側抵抗体に並列接続される並列回路の静電
容量はダイナミック補正コンデンサの容量と等価とな
る。したがって、この静電容量は、立ち上がり時の並列
回路の静電容量より立ち上がり補正コンデンサの容量分
小さいものとなり、その分、高電圧発生回路は優れたダ
イナミック応答性を示すことができる。
子によって立ち上がり補正コンデンサに流れ込む電流が
制限されるために立ち上がり補正コンデンサは機能せ
ず、前記分割側抵抗体に並列接続される並列回路の静電
容量はダイナミック補正コンデンサの容量と等価とな
る。したがって、この静電容量は、立ち上がり時の並列
回路の静電容量より立ち上がり補正コンデンサの容量分
小さいものとなり、その分、高電圧発生回路は優れたダ
イナミック応答性を示すことができる。
【００２８】以上のように、分割側抵抗体に並列接続さ
れる並列回路の静電容量は、立ち上がり時には立ち上が
り補正コンデンサとダイナミック補正コンデンサの容量
和となり、通常動作時にはダイナミック補正コンデンサ
のみの容量となって、立ち上がり特性とダイナミック応
答性を共に向上させることができる。
れる並列回路の静電容量は、立ち上がり時には立ち上が
り補正コンデンサとダイナミック補正コンデンサの容量
和となり、通常動作時にはダイナミック補正コンデンサ
のみの容量となって、立ち上がり特性とダイナミック応
答性を共に向上させることができる。
【図１】本実施例の高電圧発生回路を示す回路構成図で
ある。
ある。
【図２】本実施例の高電圧発生回路の他の例の回路構成
図である。
図である。
【図３】従来例を示す回路説明図である。
【図４】従来の他の例を示す回路説明図である。
１ 高電圧発生回路 ５ 高圧コイル ７ フォーカス抵抗 ８ 分割抵抗 10 ツェナーダイオード 11 ダイナミック補正コンデンサ 12 立ち上がり補正コンデンサ 13 スピードアップコンデンサ
Claims (1)
- 【請求項１】 フライバックトランスの高圧コイルの出
力側に高圧側抵抗体の一端側が接続され、高圧側抵抗体
の他端側には分割側抵抗体が直列に接続され、この高圧
側抵抗体と分割側抵抗体の接続部位から高圧出力電圧の
検出電圧が取り出されており、この検出電圧に基づいて
高圧出力電圧の安定化を図る高圧安定化回路が設けられ
ている高電圧発生回路において、前記高圧側抵抗体には
並列にスピードアップコンデンサが接続され、分割側抵
抗体には並列に高圧安定化のダイナミック応答を改善す
るダイナミック補正コンデンサが接続され、さらにこの
ダイナミック補正コンデンサには並列に電源投入時の立
ち上がり特性を改善する立ち上がり補正コンデンサと電
流制限素子との直列回路が接続されていることを特徴と
する高電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29215494A JP3239647B2 (ja) | 1994-11-01 | 1994-11-01 | 高電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29215494A JP3239647B2 (ja) | 1994-11-01 | 1994-11-01 | 高電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130659A true JPH08130659A (ja) | 1996-05-21 |
| JP3239647B2 JP3239647B2 (ja) | 2001-12-17 |
Family
ID=17778247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29215494A Expired - Fee Related JP3239647B2 (ja) | 1994-11-01 | 1994-11-01 | 高電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239647B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851672A2 (en) * | 1996-12-30 | 1998-07-01 | Murata Manufacturing Co., Ltd. | High-voltage generating circuit |
| EP0851671A2 (en) * | 1996-12-30 | 1998-07-01 | Murata Manufacturing Co., Ltd. | High-voltage generating circuit |
| KR20010083406A (ko) * | 2000-02-12 | 2001-09-01 | 김홍기 | 모니터의 고압 변동 보정 회로 |
| JP2009077180A (ja) * | 2007-09-20 | 2009-04-09 | Fuji Electric Fa Components & Systems Co Ltd | 検出装置 |
-
1994
- 1994-11-01 JP JP29215494A patent/JP3239647B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851672A2 (en) * | 1996-12-30 | 1998-07-01 | Murata Manufacturing Co., Ltd. | High-voltage generating circuit |
| EP0851671A2 (en) * | 1996-12-30 | 1998-07-01 | Murata Manufacturing Co., Ltd. | High-voltage generating circuit |
| EP0851672A3 (en) * | 1996-12-30 | 2000-01-12 | Murata Manufacturing Co., Ltd. | High-voltage generating circuit |
| EP0851671A3 (en) * | 1996-12-30 | 2000-01-12 | Murata Manufacturing Co., Ltd. | High-voltage generating circuit |
| KR20010083406A (ko) * | 2000-02-12 | 2001-09-01 | 김홍기 | 모니터의 고압 변동 보정 회로 |
| JP2009077180A (ja) * | 2007-09-20 | 2009-04-09 | Fuji Electric Fa Components & Systems Co Ltd | 検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3239647B2 (ja) | 2001-12-17 |
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Legal Events
| Date | Code | Title | Description |
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