JPH08125525A - 装置間位相差吸収回路 - Google Patents
装置間位相差吸収回路Info
- Publication number
- JPH08125525A JPH08125525A JP6256970A JP25697094A JPH08125525A JP H08125525 A JPH08125525 A JP H08125525A JP 6256970 A JP6256970 A JP 6256970A JP 25697094 A JP25697094 A JP 25697094A JP H08125525 A JPH08125525 A JP H08125525A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- rack
- circuit
- phase difference
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 複数のラックに別々に収納された回路でシス
テムが構成され、第１のラックから供給されたフレーム
パルス又はクロック信号に同期して第２のラックに収納
された信号処理回路が出力するデータ信号をさらに第１
のラックに戻す場合に、ラック間の伝送遅延によってデ
ータ信号に生じる位相差を吸収するための回路に関し、
ラック間の距離に比例した膨大な容量のエラスティクメ
モリを要することなく位相差を吸収することの可能なラ
ック間位相差吸収回路を提供する。 【構成】 位相同期発振器（ＰＬＯ）１０の一方の入力
にラックＡのマスタクロックを供給し、ＰＬＯ１０の出
力と他方の入力との間にラックＡとラックＢの間を往復
する伝送線１５を接続する。ラックＢの信号処理回路に
ＰＬＯ１０の出力を接続する。
テムが構成され、第１のラックから供給されたフレーム
パルス又はクロック信号に同期して第２のラックに収納
された信号処理回路が出力するデータ信号をさらに第１
のラックに戻す場合に、ラック間の伝送遅延によってデ
ータ信号に生じる位相差を吸収するための回路に関し、
ラック間の距離に比例した膨大な容量のエラスティクメ
モリを要することなく位相差を吸収することの可能なラ
ック間位相差吸収回路を提供する。 【構成】 位相同期発振器（ＰＬＯ）１０の一方の入力
にラックＡのマスタクロックを供給し、ＰＬＯ１０の出
力と他方の入力との間にラックＡとラックＢの間を往復
する伝送線１５を接続する。ラックＢの信号処理回路に
ＰＬＯ１０の出力を接続する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のラックに別々に
収納された回路でシステムが構成され、第１のラックか
ら供給されたフレームパルス又はクロック信号に同期し
て第２のラックに収納された信号処理回路が出力するデ
ータ信号をさらに第１のラックに戻す場合に、ラック間
の伝送遅延によってデータ信号に生じる位相差を吸収す
るための回路に関する。
収納された回路でシステムが構成され、第１のラックか
ら供給されたフレームパルス又はクロック信号に同期し
て第２のラックに収納された信号処理回路が出力するデ
ータ信号をさらに第１のラックに戻す場合に、ラック間
の伝送遅延によってデータ信号に生じる位相差を吸収す
るための回路に関する。
【０００２】
【従来の技術】近年、伝送装置の大型化、大規模化が進
み、それにともなって一つのシステムを構成する回路ユ
ニットが複数のラックにまたがって収納される場合が多
くなってきている。そのため、クロック、フレームパル
ス等を各装置に精度良く分配することが必要となってき
ている。
み、それにともなって一つのシステムを構成する回路ユ
ニットが複数のラックにまたがって収納される場合が多
くなってきている。そのため、クロック、フレームパル
ス等を各装置に精度良く分配することが必要となってき
ている。
【０００３】特に、既設のシステムにラックを増設する
場合、増設ラックに収納された信号処理回路が既設のラ
ックからマスタクロック又はフレームパルスをもらって
信号処理を行い、それが出力するデータ信号を元のラッ
クに戻す必要が生じることがしばしばある。その様な場
合にはラック間の往復による伝送遅延のために、既設の
ラック内で処理されたデータ信号と増設ラックで処理さ
れたデータ信号又は複数の増設ラックで処理されたデー
タ信号の間で位相差を生じる。従来ではこの位相差を吸
収するためにエラスティクメモリが使用されていた。
場合、増設ラックに収納された信号処理回路が既設のラ
ックからマスタクロック又はフレームパルスをもらって
信号処理を行い、それが出力するデータ信号を元のラッ
クに戻す必要が生じることがしばしばある。その様な場
合にはラック間の往復による伝送遅延のために、既設の
ラック内で処理されたデータ信号と増設ラックで処理さ
れたデータ信号又は複数の増設ラックで処理されたデー
タ信号の間で位相差を生じる。従来ではこの位相差を吸
収するためにエラスティクメモリが使用されていた。
【０００４】
【発明が解決しようとする課題】しかしながら、位相差
をエラスティクメモリのみで吸収する場合、ラック間の
距離が大きくなるにつれて必要なエラスティクメモリの
容量が増大し、それに伴って電力消費も増大する。例え
ばＳＤＨ（同期ディジタルハイアラーキ）のＳＴＭ（同
期伝送モジュール）−１６の場合、伝送速度は２．４ギ
ガビット／秒であるから、１０ｍの距離の往復によって
生じる１００ナノ秒の遅延は１，０００ビットに相当す
る。したがってこの場合、少なくとも１，０００ビット
の容量を有するエラスティクメモリが必要であり、ラッ
ク間の距離が増大するとともに必要なエラスティクメモ
リの容量は比例的に増大する。
をエラスティクメモリのみで吸収する場合、ラック間の
距離が大きくなるにつれて必要なエラスティクメモリの
容量が増大し、それに伴って電力消費も増大する。例え
ばＳＤＨ（同期ディジタルハイアラーキ）のＳＴＭ（同
期伝送モジュール）−１６の場合、伝送速度は２．４ギ
ガビット／秒であるから、１０ｍの距離の往復によって
生じる１００ナノ秒の遅延は１，０００ビットに相当す
る。したがってこの場合、少なくとも１，０００ビット
の容量を有するエラスティクメモリが必要であり、ラッ
ク間の距離が増大するとともに必要なエラスティクメモ
リの容量は比例的に増大する。
【０００５】したがって本発明の目的は、ラック間の距
離に比例した膨大な容量のエラスティクメモリを要する
ことなく位相差を吸収することの可能なラック間位相差
吸収回路を提供することにある。
離に比例した膨大な容量のエラスティクメモリを要する
ことなく位相差を吸収することの可能なラック間位相差
吸収回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、第１の
装置から伝送された信号に同期して第２の装置において
処理され第１の装置に伝送されるデータ信号において生
じる位相差を吸収するための装置間位相差吸収回路であ
って、該第１及び第２の装置の間の伝送によって生じる
遅延時間の実質的に２倍の遅延時間を有する信号遅延手
段と、該第１の装置内に存在する第１のクロック信号か
ら該第２の装置において使用する第２の信号を生成する
位相差吸収手段であって、該第２の信号を該信号遅延手
段により遅延した信号と該第１の信号との位相が一致す
るように第２の信号を生成する位相差吸収手段とを具備
する装置間位相差吸収回路が提供される。
装置から伝送された信号に同期して第２の装置において
処理され第１の装置に伝送されるデータ信号において生
じる位相差を吸収するための装置間位相差吸収回路であ
って、該第１及び第２の装置の間の伝送によって生じる
遅延時間の実質的に２倍の遅延時間を有する信号遅延手
段と、該第１の装置内に存在する第１のクロック信号か
ら該第２の装置において使用する第２の信号を生成する
位相差吸収手段であって、該第２の信号を該信号遅延手
段により遅延した信号と該第１の信号との位相が一致す
るように第２の信号を生成する位相差吸収手段とを具備
する装置間位相差吸収回路が提供される。
【０００７】
【作用】位相差吸収手段は第１のクロック信号よりも装
置間の伝送遅延時間の２倍の時間だけ早い第２のクロッ
ク信号を出力するので、第２の装置においてこの第２の
クロック信号に同期してデータ信号を処理することによ
り、第１のクロック信号が第１の装置から第２の装置へ
伝送されることによる遅延時間及びデータ信号が第２の
装置から第１の装置へ伝送されることによる遅延時間に
よる位相差がほぼ吸収され、必要なエラスティクメモリ
は装置間の距離にかかわらず小規模で良い。
置間の伝送遅延時間の２倍の時間だけ早い第２のクロッ
ク信号を出力するので、第２の装置においてこの第２の
クロック信号に同期してデータ信号を処理することによ
り、第１のクロック信号が第１の装置から第２の装置へ
伝送されることによる遅延時間及びデータ信号が第２の
装置から第１の装置へ伝送されることによる遅延時間に
よる位相差がほぼ吸収され、必要なエラスティクメモリ
は装置間の距離にかかわらず小規模で良い。
【０００８】
【実施例】図１は本発明の一実施例に係る装置間位相差
吸収回路の構成を表わすブロック図である。ラックＡ内
に収納された位相同期発振器（ＰＬＯ）１０は図２に示
すように位相比較器１２、ループフィルタ１４、及び電
圧制御発振器１６の直列接続で構成される。ＰＬＯ１０
の一方の入力にはラックＡ内で使用されているマスタク
ロック（例えば８kHz ）が供給される。ＰＬＯ１０の出
力ライン１５はラックＡからラックＢとの間を往復して
ＰＬＯ１０の他方の入力へ接続される。それとともに、
ラックＢに達したＰＬＯ１０の出力はラックＢに収容さ
れる信号処理回路１８へ供給される。入力されたクロッ
クに同期して信号処理回路１８が出力するデータ信号
（例えば２．４Ｇビット／sec ）はラックＡへ伝送され
る。ラックＡに収納された信号処理回路２０へは前記の
マスタクロックが供給される。マスタクロックに同期し
て信号処理回路２０が出力するデータ信号及びラックＢ
から伝送されたデータ信号はエラスティクメモリ２２へ
供給され、そこでフレーム位相の微調整が行われた後信
号処理回路２４へ送られる。
吸収回路の構成を表わすブロック図である。ラックＡ内
に収納された位相同期発振器（ＰＬＯ）１０は図２に示
すように位相比較器１２、ループフィルタ１４、及び電
圧制御発振器１６の直列接続で構成される。ＰＬＯ１０
の一方の入力にはラックＡ内で使用されているマスタク
ロック（例えば８kHz ）が供給される。ＰＬＯ１０の出
力ライン１５はラックＡからラックＢとの間を往復して
ＰＬＯ１０の他方の入力へ接続される。それとともに、
ラックＢに達したＰＬＯ１０の出力はラックＢに収容さ
れる信号処理回路１８へ供給される。入力されたクロッ
クに同期して信号処理回路１８が出力するデータ信号
（例えば２．４Ｇビット／sec ）はラックＡへ伝送され
る。ラックＡに収納された信号処理回路２０へは前記の
マスタクロックが供給される。マスタクロックに同期し
て信号処理回路２０が出力するデータ信号及びラックＢ
から伝送されたデータ信号はエラスティクメモリ２２へ
供給され、そこでフレーム位相の微調整が行われた後信
号処理回路２４へ送られる。
【０００９】ラックＡとラックＢの間を往復する前記の
伝送線はラックＡとラックＢの間に布設されたケーブル
に収容される。したがって、ラックＡとラックＢの間の
伝送遅延時間をＴ１とすると、ＰＬＯ１０の出力は２Ｔ
１時間遅れてＰＬＯ１０の一方の入力へ供給される。Ｐ
ＬＯ１０と往復伝送線１５とにより、位相同期ループ
（ＰＬＬ）が構成されているので、ループが安定した後
はＰＬＯ１０への２つの入力の位相は互いに一致する。
従ってＰＬＯ１０からはラックＡにおけるマスタクロッ
クよりも２Ｔ１だけ位相が早められたクロック信号が出
力される。
伝送線はラックＡとラックＢの間に布設されたケーブル
に収容される。したがって、ラックＡとラックＢの間の
伝送遅延時間をＴ１とすると、ＰＬＯ１０の出力は２Ｔ
１時間遅れてＰＬＯ１０の一方の入力へ供給される。Ｐ
ＬＯ１０と往復伝送線１５とにより、位相同期ループ
（ＰＬＬ）が構成されているので、ループが安定した後
はＰＬＯ１０への２つの入力の位相は互いに一致する。
従ってＰＬＯ１０からはラックＡにおけるマスタクロッ
クよりも２Ｔ１だけ位相が早められたクロック信号が出
力される。
【００１０】図３は図１の回路のａ〜ｆに示した点にお
ける信号のタイミングを表わすタイミングチャートであ
る。前述したように、ｂ点のクロックの位相はａ点のク
ロックの位相（ラックＡのマスタクロックの位相）より
も２Ｔ１だけ早められている。これがＴ１後にラックＢ
に到達するので、信号処理回路１８へ入力されるクロッ
クの位相（ｃ点の位相）はラックＡのマスタクロックの
位相（ａ点の位相）よりもＴ１だけ早い。信号処理回路
１８における遅延時間をＴ２とすると、入力されたクロ
ックに同期して信号処理回路１８において処理されラッ
クＡに戻されたデータ信号のフレームの位相（ｅ点の位
相）は入力クロック（ｃ点）よりもＴ１＋Ｔ２だけ遅れ
る。信号処理回路２０における遅延時間も信号処理回路
１８と同じくＴ２とすると、マスタクロック（ａ点）に
同期して信号処理回路１８から出力されるデータ信号の
フレームの位相（ｆ点）はａ点よりもＴ２だけ遅れる。
前述したようにａ点のクロックはｃ点のクロックよりも
Ｔ１だけ遅れているから、ｅ点及びｆ点におけるデータ
信号のフレームの位相はほぼ一致する。従ってエラステ
ィクメモリ２２の容量はラック内の伝送等によって生じ
る位相差を吸収するに充分な程度で良く、それはラック
ＡとラックＢの間の距離には依存しない。
ける信号のタイミングを表わすタイミングチャートであ
る。前述したように、ｂ点のクロックの位相はａ点のク
ロックの位相（ラックＡのマスタクロックの位相）より
も２Ｔ１だけ早められている。これがＴ１後にラックＢ
に到達するので、信号処理回路１８へ入力されるクロッ
クの位相（ｃ点の位相）はラックＡのマスタクロックの
位相（ａ点の位相）よりもＴ１だけ早い。信号処理回路
１８における遅延時間をＴ２とすると、入力されたクロ
ックに同期して信号処理回路１８において処理されラッ
クＡに戻されたデータ信号のフレームの位相（ｅ点の位
相）は入力クロック（ｃ点）よりもＴ１＋Ｔ２だけ遅れ
る。信号処理回路２０における遅延時間も信号処理回路
１８と同じくＴ２とすると、マスタクロック（ａ点）に
同期して信号処理回路１８から出力されるデータ信号の
フレームの位相（ｆ点）はａ点よりもＴ２だけ遅れる。
前述したようにａ点のクロックはｃ点のクロックよりも
Ｔ１だけ遅れているから、ｅ点及びｆ点におけるデータ
信号のフレームの位相はほぼ一致する。従ってエラステ
ィクメモリ２２の容量はラック内の伝送等によって生じ
る位相差を吸収するに充分な程度で良く、それはラック
ＡとラックＢの間の距離には依存しない。
【００１１】図４は本発明の他の実施例に係る装置間位
相差吸収回路の構成を表わすブロック図である。図１と
同様の構成要素については同一の参照番号を付して説明
を省略する。本実施例において、ＰＬＯ１０はマスタク
ロック、エラスティクメモリ２２及び信号処理回路２４
を有するラックＡではなくラックＢに収納され、伝送線
２６を経てマスタクロックがラックＡからラックＢへ伝
送されてＰＬＯ１０の一方の入力に入力される。
相差吸収回路の構成を表わすブロック図である。図１と
同様の構成要素については同一の参照番号を付して説明
を省略する。本実施例において、ＰＬＯ１０はマスタク
ロック、エラスティクメモリ２２及び信号処理回路２４
を有するラックＡではなくラックＢに収納され、伝送線
２６を経てマスタクロックがラックＡからラックＢへ伝
送されてＰＬＯ１０の一方の入力に入力される。
【００１２】図５は図４の回路のａ〜ｆに示した点にお
ける信号のタイミングを表わすフローチャートである。
本実施例においても、ＰＬＯ１０及び往復伝送線１５で
構成されるＰＬＬの働きにより、ラックＢの信号処理回
路１８へ供給されるクロックの位相（ｃ点の位相）がラ
ックＡにおけるマスタクロックの位相（ａ点の位相）よ
りもＴ１だけ早くなっているところは同じである（図１
では２Ｔ１だけ早められた後Ｔ１だけ遅れるのに対して
図４ではこれらの順序が入れ替わるだけである。）。従
って、エラスティクメモリ２２へ入力されるデータ信号
のフレーム位相（ｅ点及びｆ点における位相）はほぼ一
致する。
ける信号のタイミングを表わすフローチャートである。
本実施例においても、ＰＬＯ１０及び往復伝送線１５で
構成されるＰＬＬの働きにより、ラックＢの信号処理回
路１８へ供給されるクロックの位相（ｃ点の位相）がラ
ックＡにおけるマスタクロックの位相（ａ点の位相）よ
りもＴ１だけ早くなっているところは同じである（図１
では２Ｔ１だけ早められた後Ｔ１だけ遅れるのに対して
図４ではこれらの順序が入れ替わるだけである。）。従
って、エラスティクメモリ２２へ入力されるデータ信号
のフレーム位相（ｅ点及びｆ点における位相）はほぼ一
致する。
【００１３】図１及び図４に示した回路において、ラッ
クＡを既設のラック、ラックＢを増設ラックとすると、
図１の回路では既設ラックＡを組立てる際に将来の増設
を見込んでＰＬＯ１０を予め必要な数だけ組み込んでお
くか、又は増設する毎にラックＡにおいてＰＬＯ１０を
追加する改造を行う必要があるのに対して、図４の回路
ではＰＬＯ１０は増設ラックＢに収納されるので、既設
ラックＡでは伝送線の戻りをつくるための配線を用意す
るだけで良い点で有利である。
クＡを既設のラック、ラックＢを増設ラックとすると、
図１の回路では既設ラックＡを組立てる際に将来の増設
を見込んでＰＬＯ１０を予め必要な数だけ組み込んでお
くか、又は増設する毎にラックＡにおいてＰＬＯ１０を
追加する改造を行う必要があるのに対して、図４の回路
ではＰＬＯ１０は増設ラックＢに収納されるので、既設
ラックＡでは伝送線の戻りをつくるための配線を用意す
るだけで良い点で有利である。
【００１４】図６は本発明のさらに他の実施例に係る装
置間位相差吸収回路の構成を表わすブロック図である。
本実施例では、ＰＬＯ１０がマスタクロック、エラステ
ィクメモリ２２及び信号処理回路２４を有するラックＡ
に存在する点は図１を参照して説明した実施例と同様で
あるが、ＰＬＯ１０が複数のラックＢ及びＣとの伝送遅
延時間Ｔ１及びＴ３の相互の差を吸収するために複数個
設けられる点が異なる。
置間位相差吸収回路の構成を表わすブロック図である。
本実施例では、ＰＬＯ１０がマスタクロック、エラステ
ィクメモリ２２及び信号処理回路２４を有するラックＡ
に存在する点は図１を参照して説明した実施例と同様で
あるが、ＰＬＯ１０が複数のラックＢ及びＣとの伝送遅
延時間Ｔ１及びＴ３の相互の差を吸収するために複数個
設けられる点が異なる。
【００１５】図７は図６の回路のａ〜ｇに示した点にお
ける信号のタイミングを表わすタイミングチャートであ
る。図１の回路と同様に、ＰＬＯ１０の働きにより、ラ
ックＢの信号処理回路１８へ供給される信号の位相（ｃ
点）はマスタクロックの位相（ａ点）よりもＴ１（Ａ−
Ｂ間の伝送遅延時間）だけ早くなり、ラックＣの信号処
理回路１８へ供給される信号の位相（ｆ点）はマスタク
ロックの位相（ａ点）よりもＴ３（Ａ−Ｃ間の伝送遅延
時間）だけ早い。したがってエラスティクメモリ２２へ
供給されるデータ信号のフレーム位相（ｅ点及びｇ点）
は互いにほぼ一致する。
ける信号のタイミングを表わすタイミングチャートであ
る。図１の回路と同様に、ＰＬＯ１０の働きにより、ラ
ックＢの信号処理回路１８へ供給される信号の位相（ｃ
点）はマスタクロックの位相（ａ点）よりもＴ１（Ａ−
Ｂ間の伝送遅延時間）だけ早くなり、ラックＣの信号処
理回路１８へ供給される信号の位相（ｆ点）はマスタク
ロックの位相（ａ点）よりもＴ３（Ａ−Ｃ間の伝送遅延
時間）だけ早い。したがってエラスティクメモリ２２へ
供給されるデータ信号のフレーム位相（ｅ点及びｇ点）
は互いにほぼ一致する。
【００１６】図８は本発明のさらに他の実施例に係る装
置間位相差吸収回路の構成を表わすブロック図である。
本実施例では、ＰＬＯ１０がラックＡの外に設けられる
点は図４を参照して説明した実施例と同様であり、ま
た、図６の実施例と同様に複数のラックＢ及びＣとの伝
送遅延時間Ｔ１及びＴ３の相互の差を吸収するため、複
数のＰＬＯがラックＢ，Ｃにそれぞれ設けられる。
置間位相差吸収回路の構成を表わすブロック図である。
本実施例では、ＰＬＯ１０がラックＡの外に設けられる
点は図４を参照して説明した実施例と同様であり、ま
た、図６の実施例と同様に複数のラックＢ及びＣとの伝
送遅延時間Ｔ１及びＴ３の相互の差を吸収するため、複
数のＰＬＯがラックＢ，Ｃにそれぞれ設けられる。
【００１７】図９は図８の回路のａ〜ｋに示した点にお
ける信号のタイミングを表わすタイミングチャートであ
る。前述と同様に、ラックＢに収納されるＰＬＯ１０の
働きによりラックＢの信号処理回路１８へ供給される信
号の位相（ｄ点の位相）はマスタクロックの位相（ａ点
の位相）よりもＴ１（Ａ−Ｂ間の伝送遅延時間）だけ早
くなり、ラックＣに収納されるＰＬＯ１０の働きにより
ラックＣの信号処理回路１８へ供給される信号の位相
（ｈ点の位相）はマスタクロックの位相（ａ点の位相）
よりもＴ３（Ａ−Ｃ間の伝送遅延時間）だけ早くなる。
したがってエラスティクメモリ２２へ供給されるデータ
信号のフレーム位相（ｆ点及びｋ点）は互いにほぼ一致
する。
ける信号のタイミングを表わすタイミングチャートであ
る。前述と同様に、ラックＢに収納されるＰＬＯ１０の
働きによりラックＢの信号処理回路１８へ供給される信
号の位相（ｄ点の位相）はマスタクロックの位相（ａ点
の位相）よりもＴ１（Ａ−Ｂ間の伝送遅延時間）だけ早
くなり、ラックＣに収納されるＰＬＯ１０の働きにより
ラックＣの信号処理回路１８へ供給される信号の位相
（ｈ点の位相）はマスタクロックの位相（ａ点の位相）
よりもＴ３（Ａ−Ｃ間の伝送遅延時間）だけ早くなる。
したがってエラスティクメモリ２２へ供給されるデータ
信号のフレーム位相（ｆ点及びｋ点）は互いにほぼ一致
する。
【００１８】図１０は本発明のさらに他の実施例に係る
装置間位相差吸収回路の構成を表わすブロック図であ
る。本実施例においてはラックＡ及びラックＢに設けら
れる信号処理回路３０がデューティー比がほぼ５０％の
クロック信号でなくフレームパルスに同期して信号処理
を行う点が図１の実施例と異なる。そのため、ラックＡ
ではＰＬＯ１０にデューティー比５０％の信号を供給す
るためフレームパルス変換回路３２が設けられ、ラック
Ｂではフレームパルスを復元するためのフレームパルス
復元回路３４が設けられる。図４，６，８の実施例につ
いても同様な変形が可能であることは勿論である。
装置間位相差吸収回路の構成を表わすブロック図であ
る。本実施例においてはラックＡ及びラックＢに設けら
れる信号処理回路３０がデューティー比がほぼ５０％の
クロック信号でなくフレームパルスに同期して信号処理
を行う点が図１の実施例と異なる。そのため、ラックＡ
ではＰＬＯ１０にデューティー比５０％の信号を供給す
るためフレームパルス変換回路３２が設けられ、ラック
Ｂではフレームパルスを復元するためのフレームパルス
復元回路３４が設けられる。図４，６，８の実施例につ
いても同様な変形が可能であることは勿論である。
【００１９】
【発明の効果】以上述べたように本発明によれば、装置
間の伝送によって生じる位相差がほぼ吸収され、装置間
の距離によらず小規模のエラスティクメモリで位相を一
致させることができる。
間の伝送によって生じる位相差がほぼ吸収され、装置間
の距離によらず小規模のエラスティクメモリで位相を一
致させることができる。
【図１】本発明の一実施例に係る装置間位相差吸収回路
のブロック図である。
のブロック図である。
【図２】図１のＰＬＯ１０の詳細な構成を示すブロック
図である。
図である。
【図３】図１の回路の動作を示すタイミングチャートで
ある。
ある。
【図４】本発明の他の実施例に係る装置間位相差吸収回
路のブロック図である。
路のブロック図である。
【図５】図４の回路の動作を示すタイミングチャートで
ある。
ある。
【図６】本発明のさらに他の実施例に係る装置間位相差
吸収回路のブロック図である。
吸収回路のブロック図である。
【図７】図６の回路の動作を示すタイミングチャートで
ある。
ある。
【図８】本発明のさらに他の実施例に係る装置間位相差
吸収回路のブロック図である。
吸収回路のブロック図である。
【図９】図８の回路の動作を示すタイミングチャートで
ある。
ある。
【図１０】本発明のさらに他の実施例に係る装置間位相
差吸収回路のブロック図である。
差吸収回路のブロック図である。
１０…位相同期発振器 １５…往復伝送線
Claims (9)
- 【請求項１】 第１の装置から伝送された信号に同期し
て第２の装置において処理され第１の装置に伝送される
データ信号において生じる位相差を吸収するための装置
間位相差吸収回路であって、 該第１及び第２の装置の間の伝送によって生じる遅延時
間の実質的に２倍の遅延時間を有する信号遅延手段と、 該第１の装置内に存在する第１の信号から該第２の装置
において使用する第２の信号を生成する位相差吸収手段
であって、該第２の信号を該信号遅延手段により遅延し
た信号と該第１の信号との位相が一致するように第２の
信号を生成する位相差吸収手段とを具備する装置間位相
差吸収回路。 - 【請求項２】 前記信号遅延手段は前記第１及び第２の
装置の間に布設されたケーブルに収容されて該第１及び
第２の装置間を往復する往復伝送線を含む請求項１記載
の回路。 - 【請求項３】 前記位相差吸収手段は前記第１の装置に
含まれる請求項２記載の回路。 - 【請求項４】 前記第１及び第２の装置はそれぞれ第１
及び第２のラック内に収納される回路で構成され、 前記位相差吸収手段は、前記第１の信号と前記往復伝送
線で遅延された第２の信号との位相差に応じて周波数が
制御された第２の信号を出力する位相同期発振器を含
み、 該第１のラック及び該第２のラックはそれぞれ該第１及
び第２の信号に同期してデータ信号を処理する第１及び
第２の信号処理回路を収納する請求項３記載の回路。 - 【請求項５】 前記第１の装置は第１のラックに収納さ
れる回路で構成され、 前記第２の装置は複数の第２のラックに収納される回路
で構成され、 前記信号遅延手段は、該第１のラックと該複数の第２の
ラックのそれぞれとの間に布設されたケーブルに収容さ
れて該第１のラックと該複数の第２のラックのそれぞれ
との間を往復する複数の往復伝送線を含み、 前記位相差吸収手段は、前記第１の信号と前記複数の往
復伝送線でそれぞれ遅延された第２の信号との位相差に
応じて周波数が制御された複数の第２の信号をそれぞれ
出力する複数の位相同期発振器を含み、 該複数の第２のラックは該複数の第２の信号にそれぞれ
同期してデータ信号を処理する複数の信号処理回路を収
納する請求項３記載の回路。 - 【請求項６】 前記位相差吸収手段は前記第２の装置に
含まれる請求項２記載の回路。 - 【請求項７】 前記第１及び第２の装置はそれぞれ第１
及び第２のラック内に収納される回路で構成され、 前記位相差吸収手段は、前記第１の信号と前記往復伝送
線で遅延された第２の信号との位相差に応じて周波数が
制御された第２の信号を出力する位相同期発振器を含
み、 該第１のラック及び該第２のラックはそれぞれ該第１及
び第２の信号に同期してデータ信号を処理する第１及び
第２の信号処理回路を収納する請求項６記載の回路。 - 【請求項８】 前記第１の装置は第１のラックに収納さ
れる回路で構成され、 前記第２の装置は複数の第２のラックに収納される回路
で構成され、 前記信号遅延手段は、該第１のラックと該複数の第２の
ラックのそれぞれとの間に布設されたケーブルに収納さ
れて該第１のラックと該複数の第２のラックのそれぞれ
との間を往復する複数の往復伝送線を含み、 前記位相差吸収手段は、前記第１の信号と前記複数の往
復伝送線でそれぞれ遅延された第２の信号との位相差に
応じて周波数が制御された複数の第２の信号をそれぞれ
出力する複数の位相同期発振器を含み、 該複数の第２のラックは該複数の第２の信号にそれぞれ
同期してデータ信号を処理する複数の信号処理回路を収
納する請求項３記載の回路。 - 【請求項９】 前記第１及び第２の信号はそれぞれ第１
及び第２のクロック信号であり、前記第１の装置におけ
るフレームパルスを該第１のクロック信号に変換するフ
レームパルス変換回路と、該第２のクロック信号から前
記第２の装置に含まれる信号処理回路のためのフレーム
パルスを復元するフレームパルス復元回路とをさらに具
備する請求項１〜８のいずれか１項記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6256970A JPH08125525A (ja) | 1994-10-21 | 1994-10-21 | 装置間位相差吸収回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6256970A JPH08125525A (ja) | 1994-10-21 | 1994-10-21 | 装置間位相差吸収回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125525A true JPH08125525A (ja) | 1996-05-17 |
Family
ID=17299907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6256970A Pending JPH08125525A (ja) | 1994-10-21 | 1994-10-21 | 装置間位相差吸収回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139903A (ja) * | 2006-11-29 | 2008-06-19 | Fujitsu Ltd | 情報処理装置および位相制御方法 |
-
1994
- 1994-10-21 JP JP6256970A patent/JPH08125525A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139903A (ja) * | 2006-11-29 | 2008-06-19 | Fujitsu Ltd | 情報処理装置および位相制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5059925A (en) | Method and apparatus for transparently switching clock sources | |
| US6188286B1 (en) | Method and system for synchronizing multiple subsystems using one voltage-controlled oscillator | |
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| JP2002217715A (ja) | ヒットレス基準切替えを用いた多重入力位相同期ループ | |
| WO2015161640A1 (zh) | 一种时间数字转换器、频率跟踪装置及方法 | |
| JPH08298503A (ja) | 非整数倍クロック変換器およびその方法 | |
| KR970031357A (ko) | 소수배 시스템에 있어서 클록 동기 체계(clock synchronization scheme for fractional multiplication systems) | |
| US5881113A (en) | Redundancy clock supply module for exchange system | |
| KR100273238B1 (ko) | 클럭버퍼의지연시간보상회로 | |
| JPH08125525A (ja) | 装置間位相差吸収回路 | |
| JP3269079B2 (ja) | クロック分配回路 | |
| CN113472347B (zh) | 电子装置以及采样方法 | |
| SU1290282A1 (ru) | Устройство дл синхронизации вычислительной системы | |
| JPH0741228Y2 (ja) | デジタル信号多重化装置 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| JP2929837B2 (ja) | 信号同期回路 | |
| US20040057548A1 (en) | Quasi-synchronous multi-stage event synchronization apparatus | |
| KR970005112Y1 (ko) | 위상동기장치 | |
| JP2918943B2 (ja) | 位相同期回路 | |
| JP2977955B2 (ja) | サンプリング回路 | |
| JP2001292119A (ja) | タイミング抽出回路 | |
| JPH1056362A (ja) | ディジタル信号処理集積回路 | |
| JPH03204251A (ja) | クロック同期回路 | |
| SU1332553A1 (ru) | Устройство фазовой синхронизации | |
| JPS61245648A (ja) | 注入同期形パルス発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |