JPH08124745A

JPH08124745A - 薄膜回路およびその製造方法

Info

Publication number: JPH08124745A
Application number: JP28449394A
Authority: JP
Inventors: Masahiro Kawamura; 昌廣川村
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 1994-10-24
Filing date: 1994-10-24
Publication date: 1996-05-17

Abstract

(57)【要約】【目的】所定形状の導体層または抵抗体層が形成され
た薄膜回路において、成膜時の導体層や抵抗体層の断面
形状の変化が電気的特性に影響を与えないようにする。【構成】基板１０の上に下地金属膜１２が形成され、
その上に所定パターンのレジスト層１１が形成され、レ
ジスト層１１の間に導体層Ｌａ〜ＬｄおよびＬｐ１がメ
ッキにより形成される。導体層Ｌａ，Ｌｂ，Ｌｃにより
薄膜コイル体が形成される。最外部に位置する導体層Ｌ
ｄは隣接する位置に他の導体層が設けられていないた
め、メッキ工程での内部応力により（イ）の部分に断面
形状の太りが生じやすくなる。よって、最外部の導体層
Ｌｄを回路には使用せずダミーラインとする。したがっ
て回路を構成する導体層Ｌａ，Ｌｂ，Ｌｃの断面形状が
安定し、インダクタンスのばらつきなどが小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜インダクタや薄膜磁
気ヘッドを構成する薄膜コイル体、または薄膜抵抗体な
どの薄膜回路に係り、特に導体層または抵抗体層をメッ
キなどの手段で成膜する際に、断面積の太りを原因とす
るインダクタンスや抵抗値の精度の低下を防止できるよ
うにした薄膜回路およびその製造方法に関する。

【０００２】

【従来の技術】図６は薄膜回路の製造過程を示す断面図
である。符号１は基板または基層であり、Ｓｉ（シリコ
ン）やＳｉＯ₂（酸化ケイ素）またはＡｌ₂Ｏ₃（アルミ
ナ）などの非磁性体または非導電体により形成されてい
る。Ｌ１〜Ｌ５は回路構成ラインとなる導体層または抵
抗体層である。導体層または抵抗体層Ｌ１〜Ｌ５は、紙
面に直交する方向へ互いに平行に延び、また紙面左右方
向へのピッチｐが一定となるように形成されている。回
路構成ラインが薄膜インダクタや薄膜磁気ヘッドを構成
する薄膜コイル体である場合には、Ｌ１〜Ｌ５が、Ｃｕ
（銅）などの電気抵抗の小さい導体層により構成され、
導体層Ｌ１〜Ｌ５は平面的に螺旋状に形成される。また
回路構成ラインが薄膜抵抗体を構成する場合には、Ｌ１
〜Ｌ５は所定の電気抵抗を有する抵抗体層により構成さ
れる。

【０００３】Ｌ１〜Ｌ５が導体層によりメッキ形成され
る場合を例として、その製造工程を説明する。基板（基
層）１の表面には、下地金属膜２が形成されている。こ
の下地金属膜２はＣｕ（銅）などの導電体膜である。こ
の下地金属膜２の上にレジスト層３がパターン成形され
る。レジスト層３は、導体層Ｌ１〜Ｌ５が形成される部
分が抜けたパターンとなるように成形される。レジスト
層３が形成された基板（基層）１に対して、電解メッキ
により導体層Ｌ１〜Ｌ５が形成される。その後に、レジ
スト層３が除去され、さらに導体層Ｌ１〜Ｌ５で覆われ
ていない部分の下地金属膜２がエッチングにより除去さ
れ、その結果、基板（基層）１上に平行な導体層Ｌ１〜
Ｌ５が形成される。

【０００４】

【発明が解決しようとする課題】図６に示す回路構成ラ
インのうち、中間に位置している導体層Ｌ２，Ｌ３，Ｌ
４のそれぞれは、図示左右両側に一定ピッチｐにて他の
導体層が隣接して設けられているが、図示右側の最外端
に位置する導体層Ｌ１の右側には他の導体層が存在して
おらず、同様に図示左側の最外端に位置する導体層Ｌ５
の左側にも他の導体層が存在していない。導体層がメッ
キにより形成される際に、メッキ層に内部応力が発生す
るが、導体層の両側に短いピッチｐにて他の導体層が隣
接して設けられている場合には、各導体層の内部応力が
相殺されて応力による導体層の断面形状の変化はほとん
ど生じない。ところが、導体層Ｌ１またはＬ５のように
その側方に隣接する導体層が設けられていない場合に
は、メッキ成型時の内部応力により導体層Ｌ１とＬ５の
断面形状の変化が生じやすくなる。

【０００５】上記の内部応力は、導体層Ｌ１またはＬ５
の膜厚が厚くなるにつれて大きくなる。したがって、導
体層Ｌ１の右端と導体層Ｌ５の左端は（イ）で示すよう
に上方に向かうにしたがって断面の幅寸法が大きくな
る。上記のように回路構成ラインとなる導体層のうちの
Ｌ１とＬ５の断面形状が他の導体層Ｌ２〜Ｌ４よりも大
きくなってしまうと、電気回路に影響を生じることにな
る。例えば回路構成ラインが薄膜コイル体の場合には、
インダクタンスが設計値と異なることになり、インダク
タまたは磁気ヘッドとして構成された場合に周波数特性
などに影響を生じる。

【０００６】またＬ１〜Ｌ５が抵抗体層であって回路構
成ラインにより薄膜抵抗体が形成される場合には、左右
の抵抗体層Ｌ１とＬ５の電気抵抗が中間の抵抗体層Ｌ２
〜Ｌ４の電気抵抗と異なることになり、抵抗体全体とし
て設計値通りの抵抗値が得られなくなる。さらに、導体
層または抵抗体層Ｌ１〜Ｌ５がメッキにより形成された
後に、レジスト層３が除去され且つ下地金属膜２がエッ
チングにより除去されるが、左右の層Ｌ１とＬ５の左右
両側の（ロ）で示す部分では、その上方の（イ）の部分
がオーバーハングしているので、（ロ）の部分での下地
金属膜２のエッチングが不十分になり、この部分の下地
金属膜２に残りが生じる。その結果、図６に示す回路構
成パターンに隣接する他の回路に（ロ）の部分の下地金
属膜２が接近し短絡を生じるおそれがある。

【０００７】また、薄膜磁気ヘッドなどでは、レジスト
層３が除去され下地金属膜２が除去された後に、導体層
Ｌ１〜Ｌ５の上にＡｌ₂Ｏ₃などによる層間絶縁層が形成
され、その上に上部コア層などが成膜される。このと
き、（ロ）の部分では上に導体層がオーバーハングして
いるため、（ロ）の部分に層間絶縁層の材料が充分に回
り込めず、空隙が形成されやすくなる。この空隙が生じ
ることによって層間絶縁層による絶縁機能が低下するこ
とになる。このように導体層や抵抗体層が形成される際
の断面形状の太りの問題は、電解メッキによる成膜のと
きにのみ生じるものではなく、無電解メッキによる導体
層または抵抗体層の成膜時においても同様に生じる。ま
たスパッタリングによりカーボンを主体とした抵抗体層
などを成膜しあるいはスパッタリングにより導体層を成
膜する場合にも内部応力の発生により同様にこの種の問
題が発生する。

【０００８】本発明は上記従来の課題を解決するもので
あり、メッキなどの成膜時に導体層または抵抗体層の断
面の太りが生じた場合であっても、回路上でのインダク
タンスや抵抗値の変化が生じないようにした薄膜回路お
よびその製造方法を提供することを目的としている。

【０００９】

【課題を解決するための手段】本発明の薄膜回路は、所
定厚さの単一または複数の導体層または抵抗体層による
回路構成ラインが形成され、前記回路構成ラインと同じ
材料により形成され且つ回路を構成しないダミーライン
が、前記回路構成ラインの外側端と平行に形成されてい
ることを特徴とするものである。

【００１０】上記回路構成ラインは、例えば導体層によ
り平面的に螺旋形成されて薄膜コイル体を構成するもの
であり、この場合には、薄膜コイル体の最外周の外側に
ダミーラインが形成される。

【００１１】あるいは回路構成ラインが抵抗体層により
形成される場合には、回路構成ラインにより薄膜抵抗体
が構成される。

【００１２】上記手段は、回路構成ラインの導体層また
は抵抗体層の断面での幅寸法をｗとし、膜厚をｈとした
ときに、アスペクト比（ｈ／ｗ）が０．５以上である場
合に特に有効である。

【００１３】また本発明による薄膜回路の製造方法は、
基板上に所定パターンのレジスト層を形成し、レジスト
層が形成されていない部分に、複数条の導体層または抵
抗体層をメッキなどにより平行に形成し、レジスト層を
除去したのちの複数条の導体層または抵抗体層のうち、
最外部に位置するものを回路を構成しないダミーライン
とし、ダミーラインよりも内側に位置するものを回路構
成ラインとして使用することを特徴とするものである。

【００１４】

【作用】導体層または抵抗体層が電解メッキまたは無電
解メッキあるいはスパッタリングなどにより形成される
場合に、積層時（析出時）に内部応力が生じる。ただし
導体層または抵抗体層に隣接する位置に他の導体層また
は抵抗体層が形成されている場合には、層の断面積の変
化はほとんど生じない。一方、複数条の導体層または抵
抗体層のうちの最も外端に位置しているものは、その外
側に隣接する導体層または抵抗体層が形成されていない
ため、前記応力による層の断面形状の太りが生じやすく
な。

【００１５】本発明では、最も外端に位置し、メッキな
どにより断面形状の太りが生じやすくなっている導体層
または抵抗体層を、回路構成ラインとして使用せずにダ
ミーラインとする。そして中間に位置して断面形状の変
化が生じにくい導体層または抵抗体層を回路構成ライン
として使用する。回路構成ラインとして使用する導体層
または抵抗体層は断面形状がほぼ均一となる。したがっ
て回路構成ラインにより薄膜コイル体が形成される場合
にはインダクタンスのばらつきが生じず、また回路構成
ラインにより薄膜抵抗体が形成される場合には抵抗値の
ばらつきが生じなくなる。

【００１６】また導体層または抵抗体層の断面形状が縦
に長ければ長いほど、メッキなどによる内部応力が高く
なり、断面形状が変化しやすくなる。特に導体層または
抵抗体層の断面での幅寸法をｗとし、膜厚をｈとしたと
きに、アスペクト比（ｈ／ｗ）が０．５以上の場合に、
断面の太りが大きくなり、インダクタンスや抵抗値の変
化（ばらつき）が顕著になる。したがってアスペクト比
が０．５以上の層が形成される場合に、本発明は特に有
効である。

【００１７】また、本発明による薄膜回路の製造方法
は、レジスト層の抜けた部分にメッキなどにより導体層
または抵抗体層が形成されるものであり、レジスト層が
除去されたときに残る導体層または抵抗体層のうち最も
外端に位置しているものを、回路を構成しないダミーラ
インとするものである。

【００１８】また本発明による薄膜回路には、上記のレ
ジスト層を用いた製造方法により複数の導体層または抵
抗体層を形成した後に、ダミーラインとなる最外端の導
体層または抵抗体層が除去され、またはダミーラインと
回路構成ラインとの間で基板などが分離され、その結
果、断面形状の変化がほとんどない導体層または抵抗体
層による回路構成ラインのみが基板上に残されたものも
含まれる。

【００１９】

【実施例】図１は本発明による薄膜回路の一実施例を示
す斜視図、図２は図１のＩＩ−ＩＩ線の拡大断面図、図
３（Ａ）〜（Ｃ）はその製造方法を示す拡大断面図であ
る。図１に示す薄膜回路は、基板または基層１０の表面
に、回路構成ラインＬ０が平面上にて螺旋状に形成され
たものであり、この回路構成ラインＬ０により薄膜コイ
ル体が構成される。上記基板１０は、ＳｉまたはＳｉＯ
₂あるいはＡｌ₂Ｏ₃などの非導電性で且つ非磁性の材料
により形成されたものである。図１では、薄膜コイル体
を構成する回路構成ラインＬ０が平面的に矩形の螺旋状
に形成されている。図１では図示の都合上、回路構成ラ
インＬ０が３ターンから４ターンの螺旋形状として示し
ているが、実際の薄膜回路では、回路構成ラインＬ０の
ターン数はさらに多くなり、１０ターン以上となるのが
一般的である。また、回路構成ラインＬ０の螺旋形状は
図１に示す矩形の螺旋パターンに限られず、円形渦巻き
状のパターンや楕円渦巻き状のパターンなどであっても
よい。

【００２０】回路構成ライン（薄膜コイル体）Ｌ０の最
内端には所定表面積のパッド部Ｌｐ１が連続して形成さ
れ、同様に回路構成ラインＬ０の最外端には同様に所定
表面積のパッド部Ｌｐ２が形成されている。薄膜コイル
体の回路構成ラインＬ０は、このパッド部Ｌｐ１とＬｐ
２とにより外部回路に接続される。回路構成ラインＬ０
の最外端に位置しているラインの外側には平行なダミー
ラインＬｄが形成され、このダミーラインＬｄにより螺
旋パターンの回路構成ラインＬ０の外周が囲まれてい
る。このダミーラインＬｄは、薄膜コイル体の回路構成
ライン１０には導通されておらず、ダミーラインＬｄは
回路を構成していないものとなっている。回路構成ライ
ンＬ０およびダミーラインＬｄは、同じ導電性材料（例
えばＣｕなど）により形成された導体層である。

【００２１】図２の断面図には、回路構成ラインＬ０の
螺旋パターンの一部となる３ターンの導体層Ｌａ，Ｌ
ｂ，Ｌｃの断面形状と、内端側のパッド部Ｌｐ１の一部
分の断面と、ダミーラインＬｄの断面形状が現れてい
る。図２では、パッド部Ｌｐ１と導体層Ｌａとの間隔
（ピッチ）がｐで示されているが、導体層ＬａとＬｂと
の間隔、導体層ＬｂとＬｃとの間隔、および導体層Ｌｃ
とダミーラインＬｄとの間隔（ピッチ）は、全て同じ寸
法ｐである。また薄膜コイル体を構成する導体層Ｌａ，
Ｌｂ，Ｌｃの断面形状は全て同じであり、その高さを
ｈ、幅寸法をｗで示している。なお、ダミーラインＬｄ
の断面での高さと幅寸法の設計値（図３（Ａ）の工程で
のレジスト層１１の抜き寸法）は、導体層Ｌａ，Ｌｂ，
Ｌｃの高さｈおよび幅ｗと同じ値である。ただし、ダミ
ーラインＬｄは、回路を構成していないため、幅寸法の
設計値が導体層の幅寸法ｗと相違していても問題はな
い。

【００２２】図２において、基板（基層）１０と、導体
層Ｌａ，Ｌｂ，Ｌｃとパッド部Ｌｐ１，Ｌｐ２およびダ
ミーラインＬｄとの間には、電解メッキのための下地金
属膜１２が残されている。また、導体層Ｌａ，Ｌｂ，Ｌ
ｃとパッド部Ｌｐ１，Ｌｐ２およびダミーラインＬｄの
各層は、層間絶縁層１３により覆われている。この層間
絶縁層１３は、例えばＡｌ₂Ｏ₃などをスパッタ成膜した
ものあるいはポリイミドなどの高分子材料により形成さ
れたものである。薄膜インダクタや薄膜磁気ヘッドなど
では層間絶縁層１３の上に他の層、例えば上部コア層な
どが形成される。

【００２３】次に上記薄膜回路の製造方法を図３（Ａ）
（Ｂ）（Ｃ）を参照して説明する。基板（基層）１０
は、例えばシリコン基板の表面を酸化して、酸化ケイ素
（ＳｉＯ2）膜を形成したものである。基板１０の表面
の全面には下地金属膜１２が形成される。下地金属膜１
２は、Ｃｕ（銅）やＡｌ（アルミニウム）などの導電性
材料をきわめて薄くスパッタリングすることにより形成
されている。

【００２４】上記下地金属膜１２の上にレジスト層１１
が形成される。まず下地金属膜１２の表面に１０数μｍ
の厚さでフォトレジスト樹脂をコーティングする。これ
を、クリーンオーブン内で熱硬化させた後、フォトマス
クを使用して密着露光を行う。使用するフォトマスク
は、回路構成ライン（薄膜コイル体）Ｌ０およびダミー
ラインＬｄの部分で光を透過し、それ以外の部分が光を
透過しないものである。密着露光した後の基板１０を現
像液で現像すると、回路構成ラインＬ０とダミーライン
Ｌｄのパターンの部分にてレジスト樹脂が除去され、図
３（Ａ）に示すレジスト層１１が形成される。電解メッ
キ工程では、基板１０を硫化銅メッキ浴，ピロリン酸銅
メッキ浴，またはシアン銅メッキ浴などのメッキ液中に
入れ、レジスト層１１が抜けている部分に、Ｃｕ（銅）
の導体層（メッキ層）を析出させる（図３（Ｂ）参
照）。電解メッキによる導体層の膜厚（高さ）ｈは１０
μｍである。

【００２５】次に、基板１０をアセトンに浸し同時に超
音波を印加するなどして、レジスト層１１を除去し、さ
らにエッチングにより、Ｃｕ（銅）がメッキされていな
い部分の下地金属膜１２を除去する。その結果、基板１
０上に、Ｃｕの導体層（メッキ層）によって、回路構成
ラインＬ０とダミーラインＬｄとが形成される。

【００２６】図３は図２と同じ断面を示しており、図３
（Ｃ）には、回路構成ラインＬ０の３ターン分の導体層
Ｌａ，Ｌｂ，Ｌｃと、回路構成ラインＬ０の内端のパッ
ド部Ｌｐ１の一部と、ダミーラインＬｄとが示されてい
る。図３（Ａ）において、導体層Ｌｃを形成する部分
（ａ）とダミーラインＬｄを形成する部分（ｂ）とで、
レジスト層１１の抜き部分の幅寸法は共に同じｗであ
る。図３（Ｂ）においてレジスト層１１の間にＣｕのメ
ッキ層が形成される際、メッキ層内に析出時の内部応力
が発生する。この内部応力はメッキ層が厚くなるにした
がって大きくなる。ただし、導体層Ｌａでは左右に同じ
寸法ｐだけ離れた位置にパッド部Ｌｐ１と導体層Ｌｂが
設けられ、また、導体層Ｌｂでは左右に同じ寸法ｐだけ
離れた位置に導体層ＬａとＬｃが設けられている。同様
に導体層Ｌｃでは左右に導体層ＬｂとダミーラインＬｄ
が設けられている。したがって導体層ＬａとＬｂとＬｃ
では、メッキ時に層内の応力が高くなっても、左右に隣
接するメッキ層の内部応力とでバランスがとれ互いに応
力が相殺するように作用する。よって導体層Ｌａ，Ｌ
ｂ，Ｌｃの断面形状はほとんど変化しない。

【００２７】ただし最外端に位置しているダミーライン
Ｌｄは、その図示左側に隣接する導体層（メッキ層）が
無いため、メッキ工程での内部応力により断面形状に太
りが生じる。一般的にこの太りはメッキ層が厚くなるに
したがって顕著になり、よって（イ）で示す部分の断面
の幅寸法は設計値のｗよりも大きくなる。またレジスト
層１１が除去され下地金属膜１２がエッチングにより除
去された後の図３（Ｃ）の状態では、（イ）の部分でメ
ッキ層が太ってオーバーハングしているため、（ロ）の
部分にて下地金属膜１２に残りが生じ、場合によって
（ロ）の部分にレジスト層が残ることもある。図３
（Ｃ）に示したものが層間絶縁層１３により覆われる
と、図２に示すように上記（ロ）の部分に下地金属膜１
２が残りまたはレジスト膜が残り、あるいは空間が形成
されることがある。

【００２８】ただし、この薄膜回路では、最外端の導体
層がダミーラインＬｄであり、薄膜コイル体による回路
を構成しないものとなっている。すなわち薄膜コイル体
を形成する回路構成ラインＬ０上の各導体層Ｌａ，Ｌ
ｂ，Ｌｃは断面形状が安定したものとなっているため、
インダクタンスの変動（ばらつき）がほとんどなく、イ
ンダクタンスを高精度に設定でき、周波数特性の安定し
た薄膜コイル体を得ることができる。また、ダミーライ
ンＬｄでは（ロ）の部分に下地金属膜１２が残り、また
層間絶縁層１３が形成される際に（ロ）の部分に空隙が
形成されるなどして、ダミーラインＬｄの電気的絶縁性
の低下や、隣接する他の回路との短絡などが生じやすく
なる。ただし、このダミーラインＬｄは薄膜回路の最外
周に位置し、且つ電気回路を構成していないものである
ため、絶縁性の低下などによる回路上の問題は生じにく
くなる。

【００２９】なお、図３（Ｂ）などに示すパッド部Ｌｐ
１や外端のパッド部Ｌｐ２は回路導通用の層であり薄膜
コイル体のインダクタンスに対する影響が少ない。よっ
てこれらのパッド部Ｌｐ１とＬｐ２の断面の太りはあま
り問題とならない。したがって、図１において外端のパ
ッド部Ｌｐ２を囲むダミーラインは特に設ける必要がな
い。

【００３０】図１および図２に示す実施例では、回路構
成ラインＬ０の導体層Ｌａ，Ｌｂ，Ｌｃの断面での幅寸
法ｗが５μｍ、高さｈが１０μｍで、ピッチｐが５μｍ
である。よって、導体層Ｌａ，Ｌｂ，Ｌｃの断面形状の
アスペクト比（ｈ／ｗ）は２．０である。導体層を銅な
どのメッキにより形成する場合に、上記のアスペクト比
が大きければ大きいほど内部応力による断面形状の太り
が生じやすくなる。よって本発明では導体層Ｌａ，Ｌ
ｂ，Ｌｃの断面でのアスペクト比が大きいものにおいて
有効である。アスペクト比が０．５以上になると、導体
層の断面形状の太りがインダクタンスに与える影響が大
きくなり、薄膜コイル体としての機能に影響が生じる。
よって本発明は、アスペクト比が０．５以上のものにお
いて特に有効である。

【００３１】次に図４は、導体層Ｌａ，Ｌｂ，Ｌｃとパ
ッド部Ｌｐ１，Ｌｐ２およびダミーラインＬｄの各導体
層が無電解メッキにより形成される場合を示している。
この場合には、基板（基層）１０の表面に無電解メッキ
用の触媒を塗布する。そして図３（Ａ）に示したのと同
様にレジスト層１１を形成し、導電材料を無電解メッキ
して導体層Ｌａ，Ｌｂ，Ｌｃとパッド部Ｌｐ１，Ｌｐ２
およびダミーラインＬｄを形成し、さらにレジスト層１
１を除去する。この場合もダミーラインＬｄの断面形状
の太りなどが生じるが、ダミーラインを薄膜コイル体に
導通させずダミーラインが回路を構成しないようにすれ
ば、断面形状の変化が回路に与える影響をなくすことが
できる。

【００３２】図５は本発明の他の実施例を示している。
この実施例の薄膜回路は、薄膜抵抗体である。基板（基
層）２０上には、回路構成ラインＲ０として複数条の抵
抗体層Ｒ１，Ｒ２，Ｒ３が互いに平行で且つ幅方向に同
じピッチｐにて形成されている。また、左右両外端に位
置する抵抗体層Ｒ１とＲ３の外側にダミーラインＲｄ，
Ｒｄが形成されている。このダミーラインＲｄ，Ｒｄは
抵抗体層Ｒ１，Ｒ２と平行であり、両者のピッチ（間
隔）は前記ｐである。

【００３３】抵抗体層Ｒ１，Ｒ２，Ｒ３とダミーライン
Ｒｄ，Ｒｄは、カーボンなどを含む抵抗材料をスパッタ
することなどにより形成され、この場合に、図３に示し
たのと同様のレジスト層が使用される。この場合も、ダ
ミーラインＲｄ，Ｒｄの外面の（イ）で示す部分に成膜
時の応力による太りが生じる。ただしダミーラインＲ
ｄ，Ｒｄは、あくまでもダミーであって回路構成ライン
Ｒ０に含まれていない。したがって回路構成ラインＲ０
を構成する抵抗体層Ｒ１，Ｒ２，Ｒ３は断面形状のばら
つきが小さく、薄膜抵抗体としての電気抵抗値の変動を
小さくできる。

【００３４】この薄膜回路では、回路構成ラインＲ０の
抵抗体層Ｒ１，Ｒ２，Ｒ３上を摺動する可動接点を設け
て可変抵抗器を構成でき、また抵抗値の変化を利用した
位置検出センサとしても使用できる。また回路構成ライ
ンは１条の抵抗体層（または導体層）により構成されて
いてもよい。なお、図５の例でも抵抗体層の断面でのア
スペクト比が０．５以上のものに有効である。

【００３５】本発明による薄膜回路は、図１に示すよう
に薄膜コイル体を構成する回路構成ラインＬ０の外周に
ダミーラインＬｄが形成されている形態、または図５に
示すように回路構成ラインＲ０を構成する抵抗体層の外
側にダミーラインＲｄ，Ｒｄが形成される形態となる。
ただし、図１や図５に示すものにおいて、ダミーライン
ＬｄまたはＲｄを後から除去したもの、または回路構成
ラインＬ０とダミーラインＬｄとの中間、または回路構
成ラインＲ０とダミーラインＲｄとの中間にて基板（基
層）が切断され、結果的に基板（基層）上に回路構成ラ
インＬ０またはＲ０のみが設けられた外観となっている
ものであっても本発明に含まれる。

【００３６】

【発明の効果】以上のように本発明では、複数の導体層
または抵抗体層のうち、成膜時の内部応力により断面形
状が変化しやすい最外端のものをダミーラインとし回路
を構成しないものとしている。これにより、回路構成ラ
インでの導体層または抵抗体層は断面形状が安定したも
のとなり、インダクタンスや抵抗値などの電気的特性の
変動が小さくなる。よって高精度にインダクタンスや抵
抗値を設定することが可能になる。

【図面の簡単な説明】

【図１】本発明の薄膜回路の一実施例として薄膜コイル
体を構成するものを示す斜視図、

【図２】図１のＩＩ−ＩＩ線の拡大断面図、

【図３】（Ａ）（Ｂ）（Ｃ）は、図１に示す薄膜回路の
製造方法を工程別に示す拡大断面図、

【図４】薄膜コイル体を構成する他の実施例の薄膜回路
を示す拡大断面図、

【図５】本発明の他の実施例として薄膜抵抗体を構成す
るものを示す斜視図、

【図６】従来の薄膜回路の問題点を説明する拡大断面
図、

【符号の説明】

１０基板（基層）１１レジスト層１２下地金属膜１３層間絶縁層Ｌ０，Ｒ０回路構成ラインＬａ，Ｌｂ，Ｌｃ導体層Ｒ１，Ｒ２，Ｒ３抵抗体層Ｌｄ，Ｒｄダミーライン

Claims

【特許請求の範囲】

【請求項１】所定厚さの単一または複数の導体層また
は抵抗体層による回路構成ラインが形成され、前記回路
構成ラインと同じ材料により形成され且つ回路を構成し
ないダミーラインが、前記回路構成ラインの外側端と平
行に形成されていることを特徴とする薄膜回路。
【請求項２】回路構成ラインは、導体層を平面的に螺
旋形成した薄膜コイル体を構成し、この薄膜コイル体の
最外周の外側にダミーラインが形成されている請求項１
記載の薄膜回路。
【請求項３】回路構成ラインの導体層または抵抗体層
の断面での幅寸法をｗとし、膜厚をｈとしたときに、ア
スペクト比（ｈ／ｗ）が０．５以上である請求項１また
は２記載の薄膜回路。
【請求項４】基板上に所定パターンのレジスト層を形
成し、レジスト層が形成されていない部分に、複数条の
導体層または抵抗体層を平行に形成し、レジスト層を除
去した後の複数条の導体層または抵抗体層のうち、最外
部に位置するものを回路を構成しないダミーラインと
し、ダミーラインよりも内側に位置するものを回路構成
ラインとして使用することを特徴とする薄膜回路の製造
方法。