JPH08123765A - データ処理システムの待機調停のコンピュータ装置及び方法 - Google Patents

データ処理システムの待機調停のコンピュータ装置及び方法

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JPH08123765A
JPH08123765A JP7252499A JP25249995A JPH08123765A JP H08123765 A JPH08123765 A JP H08123765A JP 7252499 A JP7252499 A JP 7252499A JP 25249995 A JP25249995 A JP 25249995A JP H08123765 A JPH08123765 A JP H08123765A
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JP7252499A
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Ravi K Arimilli
ラビ・クマー・アリミリ
John Michael Kaiser
ジョン・マイケル・カイサー
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International Business Machines Corp
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Abstract

(57)【要約】 【課題】 【解決の手段】 待機調停メカニズムは、待機中のプロ
セッサ・バス・リクエスト全てを集中管理システム・コ
ントローラ／アービタに、記述的パイプライン方式で転
送する。これら記述的パイプライン・バス・リクエスト
をシステム・コントローラに転送することで、システム
・コントローラは、要求された全てのバス動作の優先度
づけと、対応するバス・グラントのパイプライン処理を
通してシステム・バスの使用を最適化する。システム・
コントローラには、コード化と直列化の方式によりイン
テリジェント・バス・リクエスト情報が転送される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にデータ処
理システムに関し、特に、データ処理システム内のバス
・リクエストとバス・グラントのインテリジェント通信
の装置とその方法に関する。
【０００２】
【従来の技術】従来のデータ処理システム、特にマルチ
プロセッサ・システムは、各種バス装置をシステム・メ
モリに接続した共有システム・バスへのアクセスを、個
々のバス装置がそれぞれシステム・バスへのアクセスを
制御するメカニズムを通して割当てる。通常、各バス装
置は、各種操作のためのその個々のバス・リクエストを
内部で待機させる。次に各バス装置は、対応するバス・
リクエストをシステム・コントローラに送ることで各種
操作のうちシステム・バスで実行しようとするものを決
定する。従って、各バス装置は、そのバス・リクエスト
のうち優先度が高いものを内部で決定する。そこでシス
テム・コントローラは、個々のバス装置から受信したバ
ス・リクエスト間の調停を行なう必要がある。
【０００３】この調停メカニズムの欠点は、システム・
バスに接続された各種リソースにアクセスするための決
定プロセスの１部が各バス装置に委ねられることであ
る。その結果、システム・コントローラは、個々のバス
装置からの各種の全てのリクエストの１部しか見られな
い。個々のバス装置は、かなりの数のバス・リクエスト
を保持し待機させるからである。従って、システム・バ
スへのアクセスを許可するためにより効率的な調停メカ
ニズムが求められる。
【０００４】
【課題を解決するための手段】本発明の目的は、システ
ム・バスへのアクセスを許可するための決定プロセスを
集中管理することである。本発明は、この目的を達成す
るために、待機中のバス・リクエスト全てを個々のバス
装置からシステム・コントローラへ転送するメカニズム
を提供する。コントローラは、システム・バスに接続さ
れた全てのシステム・リソースの可用性について、集中
管理された知識を持つ。
【０００５】システム・コントローラは、バス装置のリ
クエストをサイクル毎にサンプリングする。リクエスト
はコード化される。これにより各バス装置は、それらの
内部で「待機した」操作それぞれをシステム・コントロ
ーラに正確に通知することができる。これら「記述的パ
イプライン処理」されたバス・リクエストを各バス装置
から集中管理点に素早く転送することで、システム・コ
ントローラは、要求されたバス動作に優先度を付け、対
応するバス・グラントをパイプライン処理することによ
りシステム・バスの使用を「最適化」することができ
る。
【０００６】本発明の利点の１つは、各バス装置からシ
ステム・コントローラに「インテリジェント」なバス・
リクエスト情報を転送する機能を提供すること、またバ
ス・リクエスト情報の複数のパケットを転送する（コー
ド化と直列化の手法を通して）機能を提供することであ
る。
【０００７】本発明の他の利点は、バス・リクエストが
コンパクトであり、パイプライン方式で発行できるこ
と、またバス・グラントを同じバス装置か別のバス装置
にパイプラインで送れることである。
【０００８】本発明の他の利点は、ラッチ・ツー・ラッ
チまたは非ラッチ・ツー・ラッチをサポートすることで
ある。当業者にはこれら両方に対応する利点を評価でき
よう。（ラッチ・ツー・ラッチでは、システム・バスの
クロック速度が高くなり、非ラッチ・ツー・ラッチでは
システム・バスの待ち時間が短くなる。）
【０００９】本発明の他の利点は、記述的バス・リクエ
ストのキューイングによって、システム・コントローラ
がシステム・バス・リソースの制御、分配、割当てを効
率的に行なえることである。
【００１０】本発明の他の利点は、システム・コントロ
ーラは、デッドロック、ライブロック等、システム・レ
ベルのマルチプロセッサの問題を解決できることであ
る。本発明のバスでは、従来の調停方式とは異なり、バ
ス装置が調停「フェアネス」プロトコルに準拠する必要
はない。
【００１１】本発明の他の利点は、バス装置は投機的バ
ス・リクエストをサポートでき、システム・コントロー
ラは投機的バス・グラントをサポートできることであ
る。
【００１２】以上は、以下で本発明の詳しい説明の理解
が深められるように、本発明の特徴や技術的利点をいく
らか広く示した。本発明の特許請求範囲の主題をなす本
発明の他の特徴や利点については以下に説明する。
【００１３】
【発明の実施の形態】前記のハードウェアが念頭にあれ
ば、本発明のプロセス関係の特徴について説明すること
ができる。本発明のこれらの特徴をよりはっきり説明す
るために、他の従来の特徴の説明は、当業者には明らか
なものとして省略している。当業者は、マルチユーザ、
マルチプロセッサのオペレーティング・システム、特に
このようなオペレーティング・システムの、仮想メモリ
を含むメモリ管理条件、プロセッサのスケジューリン
グ、プロセスとプロセッサ両方の同期化機構、メッセー
ジのやりとり、普通のデバイス・ドライバ、端末とネッ
トワークのサポート、システムの初期化、割込み管理、
システム・コール機構、及び管理機構に詳しいと仮定し
ている。
【００１４】図１を参照し、本発明を都合よく取り入れ
たデータ処理システムについて説明する。マルチプロセ
ッサ・システム１００は、システム・バス１０８に動作
可能に接続された複数のプロセッサ１０２、１０４、１
０６を含む。システム・バス１０８にはメモリ・コント
ローラ１１０も接続される。コントローラ１１０はシス
テム・メモリ１１２、及びＩ／Ｏチャネル・コントロー
ラ１１４、１１６、１１８へのアクセスを制御する。ま
たシステム・バス１０８には高性能Ｉ／Ｏ装置１２０を
接続できる。装置の構成要素１０２乃至１２０はそれぞ
れ、システム・コントローラ１３０の制御下で動作す
る。コントローラ１３０はシステム・バス１０８に接続
された各装置と、ポイント・ツー・ポイント・ラインで
通信する。このラインは、プロセッサ１０２への１３
２、プロセッサ１０４への１３４、プロセッサ１０６へ
の１３６、メモリ・コントローラ１１０への１４０、Ｉ
／Ｏチャネル・コントローラ１１４への１４４、Ｉ／Ｏ
チャネル・コントローラ１１６への１４６、Ｉ／Ｏチャ
ネル・コントローラ１１８への１４８、高性能Ｉ／Ｏ装
置１２０への１５０等である。バス・アクセスのリクエ
ストとグラントは全てシステム・コントローラ１３０に
よって制御される。
【００１５】Ｉ／Ｏチャネル・コントローラ１１４は、
システムＩ／Ｏサブシステム／ネイティブＩ／Ｏサブシ
ステム１６０を制御しこれに接続される。
【００１６】各プロセッサ１０２、１０４、１０６はプ
ロセッサとキャッシュ記憶装置を追加できる。
【００１７】本発明は、クロック同期システム・バス及
びアドレスとデータが別々のバスで実現することができ
る。また図１に示す通り、バス・リクエストとバス・グ
ラントは、好適な実施例では、バス装置とシステム・コ
ントローラ１３０との間でポイント・ツー・ポイント
（単方向か双方向）に転送される。単方向ポイント・ツ
ー・ポイントのこのトポロジは完全に独立した、同時の
アドレスとデータのバス・リクエスト及びアドレスとデ
ータのバス・グラントをサポートすることができる。更
にこれは、リクエストからグラントまでのスピードに影
響を与えずにシステムのスケーラビリティに対応し、各
種バス装置とシステム・コントローラ１３０の間の「プ
ライベート」通信プロトコルをサポートすることができ
る。
【００１８】バス・リクエストのコード化は次のように
なる。
【表１】
【００１９】バス・グラントは次のようにコード化され
る。
【表２】
【００２０】前記の表で、ＸＢＲは制御ビットを表わ
し、−ＡＢＲと−ＤＢＲはそれぞれアドレス・バス・リ
クエストとデータ・バス・リクエストを表わす。−ＡＢ
Ｇと−ＤＢＧはそれぞれアドレス・バス・グラントとデ
ータ・バス・グラントを表わす。前記バス・リクエスト
表からわかるように、バス・リクエスト・コードのＸＢ
Ｒ部の"１"は、あるバス装置が待機予定ではなく、その
バス装置からの先に待機したリクエストを全て取り消す
リクエストを送っていることを表わす。
【００２１】「キャスト・アウト」、「格納」、「プッ
シュ」、「ロード」、「アドレスのみ」、「ロード応
答」、「介入」、「投機的ロード」、「投機的格納」、
「再試行格納」、「再試行ロード」といった用語は全て
周知の操作についての用語であり、従来の意味で解釈さ
れるものである。
【００２２】図２を参照する。システム・コントローラ
１３０のブロック図が示してある。システム・コントロ
ーラ１３０は、図１で示した通り、ライン１３２、１３
４、１３６、１４０、１４４、１４６、１４８、１５０
を通して各種バス装置に接続される。これらのラインは
バス装置との間で、コード化されたバス・リクエストを
運び、コード化されたバス・グラント情報を転送する。
【００２３】以下の説明で参照するのは、ライン１３２
を通してプロセッサ１０２に接続された入力ラッチ２０
１、デコーダ２０３、リセット・リクエスト・ラッチ２
０５、及びリクエスト・ラッチ２０７乃至２０９だけで
ある。構成要素２０２、２０４、２０６、２１０、２１
１、２１３も同じように動作し、ライン１４８を通して
Ｉ／Ｏチャネル・コントローラ１１８に接続できる。
【００２４】プロセッサ１０２等のバス装置が、ライン
１３２を通してシステム・コントローラ１３０にバス・
リクエストを送ると、これは入力ラッチ２０１によって
受信される。ラッチ２０１、２０２、２１６、２１７
は、システム１００のバス装置と共にシステム・コント
ローラ１３０をラッチ・ツー・ラッチ構成内で実現する
の助ける。
【００２５】バス・リクエストは、プロセッサ１０２か
らシステム・コントローラ１３０に送られると、入力ラ
ッチにラッチされデコーダ２０３によってデコードされ
る。バス・リクエストは待機リクエストになる場合に
は、リクエスト・ラッチ２０７乃至２０９に連続的にラ
ッチされる。本発明の好適な実施例では、システム・コ
ントローラ１３０は３段階の深さのキューを適用する。
もちろんシステム・コントローラ１３０は、Ｎ段階の深
さの様々なキューを実現するように当業者が設計でき
る。ここでＮ＞０である。プロセッサ１０２が上述のよ
うにシステム・コントローラ１３０に待機リクエストを
送ると同時に、Ｉ／Ｏチャネル・コントローラ１１８
等、他のバス装置も待機リクエストであってもなくて
も、リクエスト・ラッチ２１０乃至２１２にラッチされ
るバス・リクエストを送信することができる。
【００２６】次に、待機リクエスト優先度付けロジック
２１３は、全てのバス装置からラッチ２０７乃至２１２
を通してラッチされた全てのリクエストをチェックし、
それらのリクエストに優先度をつけて、どれにバス・グ
ラントを最初に与えるかを決定する。例えば前記バス・
リクエスト表によると、優先度の高いリクエストは、優
先度の低いリクエストより前にシステム・バス１０８へ
のアクセスが与えられる。またロジック２１３は、この
特別なシステム１００が格納のバス・リクエストの前に
ロードのバス・リクエストに対してバス１０８を与える
ように設計することもできる。当業者であれば、ロジッ
ク２１３内で実現するために、バス１０８のグラントを
どのリクエストが受取るか、どの順序で受取るかを決定
する優先度を任意に簡単に適用できよう。
【００２７】ロジック２１３は、次にどの待機リクエス
トにバスを与えるかを決定すると、バス・グラント生成
ロジック２１５に、どのコード化グラントをどのバス装
置に対して生成するかを通知する。
【００２８】デコーダ２０３は、バス・リクエスト・テ
ーブルからバス・リクエストの１つを受取り、それが先
に待機したリクエストの取り消しを求めるものだった場
合は、リセット・リクエスト・ラッチ２０５に通知を出
す。ラッチ２０５はリクエスト・ラッチ２０７乃至２０
９をリセットし、先のリクエストをプロセッサ１０２か
ら取り消す。デコーダ２０３はまた、これら待機状態を
解除されたリクエストを待機解除リクエスト優先度付け
ロジック２１４に送る。ロジック２１４も、これが受信
した待機状態を解除されたリクエスト間の優先度付けを
行なう。ロジック２１４は、待機状態を解除されたリク
エストのうち次にシステム・バス１０８へのアクセスを
与えられるリクエストを決定して、この決定をロジック
２１５に通知する。ここでも当業者であれば、待機状態
を解除されたリクエストのうちバス１０８のグラントを
受取るリクエストを決定する優先度を任意に簡単に適用
できよう。ロジック２１５は、優先度がついた待機リク
エストと優先度がついた待機解除リクエストを受取り、
それらのうち次にシステム・バス１０８へのアクセスが
与えられるリクエストを決定する。一般には、待機解除
リクエストは優先度が高いので、それらは待機リクエス
トより先にシステム・バス１０８へのアクセスを与えら
れる。
【００２９】バス・グラント生成ロジック２１５は、前
記の表に示したコード化バス・グラントを生成する。こ
れらバス・グラントは出力ラッチ２１６、２１７によっ
てシステム・コントローラ１３０からラッチアウトされ
る。従って、プロセッサ１０２からの待機リクエストが
次のバス・グラントを受取ることをロジック２１３が決
定した場合、バス・グラント生成ロジック２１５は対応
するコード化グラントを生成する。これはラッチ２１６
からプロセッサ１０２にラッチされ、プロセッサ１０２
はそこで、要求されたようにシステム・バス１０８を使
用する。
【００３０】また、バス・グラント生成ロジック２１５
からのコード化グラントは、リセット・リクエスト・ラ
ッチ２０５によって、対応する待機リクエスト・ラッチ
２０７、２０８、または２０９をリセットするために用
いられる。
【００３１】ここで図３を参照する。プロセッサ１０２
等のバス装置の１つについてバス・リクエストとバス・
グラントのプロトコル例が示してある。バス・リクエス
トは図示の通りパイプライン処理され、ライン１３２を
通してプロセッサ１０２からシステム・コントローラ１
３０に送られる。システム・コントローラは前記のプロ
セスを通して、図３に示したバス・グラントのパイプラ
インを作る。グラントのパイプラインには多数の「グラ
ントなし」（ＮＧ）がある。これは、システム１００の
他のバス装置がシステム・コントローラ１３０による処
理を現在受けていることを示す。「ヌル」はプロセッサ
１０２がバス・リクエストを現在転送していないことを
示す。
【００３２】プロセッサ１０２によって先に待機バス・
リクエストが転送されているかもしれないので、「ヌ
ル」・リクエストは、プロセッサ１０２はシステム・バ
ス１０８へのアクセスを必要としないことを意味しな
い。
【００３３】この例は、プロセッサ１０２が最初は、格
納かプッシュのバス操作（コードＡで示してある）を必
要とし、次にはロードかアドレスだけの操作（コードＢ
で示してある）を必要とすることを示している。その後
の時点でシステム・コントローラ１３０は、コードＡが
要求された操作に対してアドレスとデータのバスを与
え、その後、コードＢリクエストに応答してアドレス・
バスのみを与える。
【００３４】例のバス・リクエスト・パイプラインはま
た、あるバス装置からの連続した２つのコード化リクエ
ストが、バス・リクエストは優先度が低いリクエストで
あることをシステム・コントローラ１３０に示す直列化
方式も示している。このような優先度の低いリクエスト
は、他のバス装置の１つから先に「再試行された」バス
操作に対する応答かもしれない。システム・バス１０８
での再試行では、ライブロックが長引いたり、デッドロ
ックが生じたりすることが少なくない。デッドロックは
無限ライブロックと定義できよう。ライブロックはバス
装置"Ａ"はバス装置"Ｂ"によって操作を再試行し、バス
装置"Ｂ"はバス装置"Ａ"によって操作を再試行して、こ
の循環パターンが別の状態がこのパターンを「変更」す
るまで続く、システム・バス１０８の状態と定義できよ
う。ライブロック状態については周知の通りである。ラ
イブロック状態は、システム・バス・リソースの使用効
率が悪いためにシステム・パフォーマンスを大幅に低下
させる。従って、バス・リクエストは先に再試行された
バス・リクエストと区別すれば都合がよい。また、再試
行のバス・リクエストは、システム・リソースが「使用
中」のためまた再試行されることがしばしばある。従っ
て、これら再試行のバス・リクエストは、システム・バ
ス・リソースを効率よく使用するために、優先度を低く
した方が都合がよい。更にその場合、優先度の低いリク
エストについてはランダムな形で、優先度の高いリクエ
ストについては優先度の順にバスへのアクセスを与える
ことが望ましい。優先度の低いリクエストに対してグラ
ントをランダムに生成することで、システム・バスの循
環的な再試行が避けられ、よってライブロックやデッド
ロックが防止される。優先度の高いリクエストと優先度
の低いリクエストに対してグラントを優先度順に生成す
れば、システム・バス帯域幅が効率よく得られる。
【００３５】図３に示す通り、ロード応答または介入と
してコード化されたバス・リクエストには、優先度の低
いリクエスト（Ａでコード化）に応答したアドレスとデ
ータのバス・グラントの前にデータのみのバス・グラン
トが与えられる。これはシステム・コントローラ１３０
が、優先度の低いリクエストではなく優先度の高いリク
エストにバス１０８へのアクセスをどのように与えたか
を示す。
【００３６】また第２バス・リクエストＢがバス・リク
エストＤによってどのように取り消されるかも示してい
る。リクエストＤは、バス・リクエスト・テーブルに示
してある通り、待機リクエストになるものではなく、シ
ステム・コントローラ１３０にプロセッサ１０２からの
先のリクエストを全て取り消すよう通知する。バス・リ
クエストＤはコントローラ１３０内部で待機しないの
で、グラントを受取るまではアクティブなままである。
このような状況はデコーダ２０３によってデコードさ
れ、待機解除リクエスト優先度付けロジック２１４に転
送される。ロジック２１４は、バス・グラント生成ロジ
ック２１５に待機解除リクエストを通知する。またデコ
ーダ２０３は、リセット・リクエスト・ラッチ２０５に
待機リクエスト・ラッチ２０７乃至２０９内の先の全て
のリクエストを取り消すよう伝える。
【００３７】前記バス・リクエストとバス・グラントの
テーブルの介入は、別のバス装置がバス・リクエストを
詮索して、要求されたデータの「ダーティ」・バージョ
ンすなわち変更版がそのバス装置の内部キャッシュにあ
ることを確認した状況をいう。ここであるメカニズムの
処理が開始され、要求側バス装置はデータがシステム・
メモリからではなく他のバス装置から受信されることを
通知される。これ以上の「介入」についての説明は、米
国特許出願番号第（ＨＱ９９４０３４）号を参照された
い。
【００３８】バス・リクエスト信号ＸＢＲは全ての装置
に適用する必要はない。低コスト装置の場合、ＸＢＲ情
報は、ある特定のバス装置についてシステム・コントロ
ーラ１３０のある値に設定することもできる。
【００３９】直列化手法を通して、或いはバス・リクエ
ストとバス・グラントの信号を追加することで他のコー
ド化リクエスト、グラントを入れる余地もある。更に、
必要に応じて他のタイプのリクエスト及び他のプロトコ
ルを本発明の装置に作り込むこともできる。
【００４０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４１】（１）プロセッサと記憶装置を含む複数の
バス装置と、システム・コントローラと、前記複数のバ
ス装置と前記システム・コントローラを接続するバス・
アーキテクチャと、アドレスとデータの各バス・リクエ
ストを、前記アドレスとバスの各バス・リクエストが前
記複数のバス装置によって生成されたとき前記複数のバ
ス装置から前記システム・コントローラに前記アドレス
とバスの各バス・リクエストを転送するようにされた第
１手段と、前記アドレスとデータの各バス・リクエスト
に対する応答を、前記システム・コントローラから前記
複数のバス装置に転送するようにされた第２手段とを含
む、コンピュータ装置。 （２）前記アドレスとデータの各バス・リクエストは、
前記システム・コントローラ内に待機し、前記複数のバ
ス装置には待機しない、前記（１）記載のコンピュータ
装置。 （３）前記転送用第１手段は、前記複数のバス装置のそ
れぞれからのバス・リクエストをパイプライン処理する
手段を含む、前記（１）記載のコンピュータ装置。 （４）前記転送用第２手段は、前記複数のバス装置のそ
れぞれに対するバス・グラントをパイプライン処理する
手段を含む、前記（１）記載のコンピュータ装置。 （５）前記転送用第２手段は、バス・グラントの再順序
付け手段を含む、前記（１）記載のコンピュータ装置。 （６）前記アドレスとデータの各バス・リクエストの少
なくとも１つは投機的バス・リクエストである、前記
（１）記載のコンピュータ装置。 （７）前記アドレスとデータの各バス・リクエストに対
する前記応答の少なくとも１つは投機的バス・グラント
である、前記（１）記載のコンピュータ装置。 （８）前記アドレスとデータの各バス・リクエストと前
記アドレスとデータの各バス・リクエストに対する前記
応答は、前記複数のバス装置と前記システム・コントロ
ーラとの間でポイント・ツー・ポイントに実行される、
前記（１）記載のコンピュータ装置。 （９）前記バス・アーキテクチャは、別々のアドレス・
バスとデータ・バスを含み、前記記憶装置はメモリ装置
に接続されたメモリ・コントローラからなる、前記
（８）記載のコンピュータ装置。 （１０）前記システム・コントローラは、前記アドレス
とデータの各バス・リクエストをバス・サイクル毎にサ
ンプリングする、前記（９）記載のコンピュータ装置。 （１１）前記アドレスとデータの各バス・リクエストの
１つは、先の全てのバス・リクエストを取り消す前記ア
ドレスとデータの各バス・リクエストの前記１つを生成
する前記複数のバス装置の１つからの前記先の全てのバ
ス・リクエストを取り消す、前記（９）記載のコンピュ
ータ装置。 （１２）連続した少なくとも２つのバス・サイクルでの
前記アドレスとデータの各バス・リクエストの１つの発
行は、前記システム・コントローラによって優先度の低
いバス・リクエストとして扱われ、前記システム・コン
トローラは、連続した少なくとも２つのバス・サイクル
での前記アドレスとデータの各バス・リクエストの前記
１つの前記発行に応答してバス・グラントを発行する前
に、連続した少なくとも２つのバス・サイクルでの前記
アドレスとデータの各バス・リクエストの前記１つの前
記発行に続いて受信されたバス・リクエストに応答して
バス・グラントを発行できる、前記（９）記載のコンピ
ュータ装置。 （１３）前記応答は、前記アドレスとデータの各バス・
リクエストの優先度に従って、またシステム・リソース
の可用性に従って、前記システム・コントローラによっ
て順序付けられる、前記（１）記載のコンピュータ装
置。 （１４）前記プロセッサは仮想プロセッサである、前記
（１）記載のコンピュータ装置。 （１５）マルチプロセッサ・システムにおいてバス・ア
クセスを調停する方法であって、前記マルチプロセッサ
内の複数のバス装置からのバス・リクエストを、前記複
数のバス装置のそれぞれにおける前記バス・リクエスト
のキューイングを軽減するようにサンプリングするステ
ップと、前記複数のバス装置からの前記バス・リクエス
トに応答するステップとを含む、方法。 （１６）前記サンプリングはバス・サイクル毎に行なわ
れる、前記（１５）記載の方法。 （１７）前記バス・リクエストの前記サンプリングは、
前記複数のバス装置にポイント・ツー・ポイント方式で
接続されたシステム・コントローラによって実行され、
前記サンプリングされたバス・リクエストを前記システ
ム・コントローラにキューイングするステップを含む、
前記（１５）記載の方法。 （１８）前記バス・リクエストそれぞれの前記サンプリ
ング・ステップの前に、前記複数のバス装置によって前
記バス・リクエストを発行するステップを含む、前記
（１７）記載の方法。 （１９）前記発行ステップは、前記バス・リクエストの
１つを格納操作のリクエストになるようコード化するス
テップを含む、前記（１８）記載の方法。 （２０）前記発行ステップは、前記バス・リクエストの
１つをロード操作のリクエストになるようコード化する
ステップを含む、前記（１８）記載の方法。 （２１）前記発行ステップは、前記バス・リクエストの
１つをロード応答のリクエストになるようコード化する
ステップを含む、前記（１８）記載の方法。 （２２）前記発行ステップは、前記バス・リクエストの
１つを再試行格納操作のリクエストになるようコード化
するステップを含む、前記（１８）記載の方法。 （２３）前記応答ステップは、前記バス・リクエストの
前記１つに対する応答を前記ロード操作に対するバス・
グラントになるようコード化するステップを含む、前記
（２０）記載の方法。 （２４）前記応答ステップは、前記バス・リクエストの
前記１つに対する応答を前記格納操作に対するバス・グ
ラントになるようコード化するステップを含む、前記
（２０）記載の方法。 （２５）前記発行ステップは、前記バス・リクエストの
１つをコード化して、前記バス・リクエストの前記コー
ド化された１つを生成する前記複数のバス装置の１つか
らの先の全てのバス・リクエストを取り消すステップを
含む、前記（１８）記載の方法。 （２６）前記発行ステップは、前記バス・リクエストの
１つを優先度の高いバス・リクエストになるようコード
化するステップを含む、前記（１８）記載の方法。 （２７）前記発行ステップは、連続した２つのバス・リ
クエストを優先度の低いバス・リクエストになるようコ
ード化するステップを含む、前記（１８）記載の方法。 （２８）システム・バスを通して記憶装置に接続され、
ポイント・ツー・ポイントのバス・アーキテクチャを通
してアービタに接続された第１及び第２のバス装置から
なり、前記第１及び第２のバス装置は詮索機能を有す
る、マルチプロセッサ・システムにおいて、前記第１バ
ス装置の第１キャッシュから前記第２バス装置の第２キ
ャッシュにデータを転送する方法であって、前記第１キ
ャッシュの前記データは前記第１バス装置によって変更
されており、前記記憶装置から前記データを読出そうと
する前記第２バス装置からの読出し動作としてコード化
されたバス・リクエストを前記アービタによって受信す
るステップと、前記第２バス装置からの読出し操作とし
てコード化された前記バス・リクエストを前記第１バス
装置によって詮索するステップと、前記データは前記第
１キャッシュ内にあり、前記第１バス装置によって変更
されていることを示す信号を前記第１バス装置から前記
アービタによって受信するステップと、前記データが前
記第１キャッシュにあり、前記第１バス装置によって変
更されていることを示す前記信号に応答して前記第２バ
ス装置からの読出し操作としてコード化された前記バス
・リクエストを取り消すステップと、前記データは前記
第１キャッシュから前記第２キャッシュに供給されると
のメッセージを前記アービタから前記第２バス装置に送
信するステップと、前記データを前記第１キャッシュか
ら前記第２キャッシュに送信するステップとを含む、方
法。
【００４２】
【発明の効果】上述のとうり本願発明によって、システ
ム・バスへのアクセスを許可するための決定プロセスを
集中管理することが可能となった。
【図面の簡単な説明】
【図１】本発明に従ったデータ処理システムのブロック
図である。
【図２】図１に示したシステム・コントローラのブロッ
ク図である。
【図３】図１に示したバス装置の１つからのバス・リク
エストに対してバス・グラントを与えるプロトコルの１
例を示す図である。
【符号の説明】
１００ マルチプロセッサ・システム １０２、１０４、１０６ プロセッサ １０８ システム・バス １１０ メモリ・コントローラ １１２ システム・メモリ １１４、１１６、１１８ Ｉ／Ｏチャネル・コントロー
ラ １２０ 高性能Ｉ／Ｏ装置 １３０ システム・コントローラ ２０１ 入力ラッチ ２０３ デコーダ ２０５ リセット・リクエスト・ラッチ ２０７、２０８、２０９、２１０、２１１、２１２ リ
クエスト・ラッチ ２１３ 待機リクエスト優先度付けロジック ２１４ 待機解除リクエスト優先度付けロジック ２１５ バス・グラント生成ロジック ２１６、２１７ 出力ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・マイケル・カイサー アメリカ合衆国、テキサス州セダー・パー ク、キャプリン・マウント 204

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】プロセッサと記憶装置を含む複数のバス装
    置と、 システム・コントローラと、 前記複数のバス装置と前記システム・コントローラを接
    続するバス・アーキテクチャと、 アドレスとデータの各バス・リクエストを、前記アドレ
    スとバスの各バス・リクエストが前記複数のバス装置に
    よって生成されたとき前記複数のバス装置から前記シス
    テム・コントローラに前記アドレスとバスの各バス・リ
    クエストを転送する第１手段と、 前記アドレスとデータの各バス・リクエストに対する応
    答を、前記システム・コントローラから前記複数のバス
    装置に転送する第２手段と、を含む、コンピュータ装
    置。
  2. 【請求項２】前記アドレスとデータの各バス・リクエス
    トは、前記システム・コントローラ内に待機し、前記複
    数のバス装置には待機しない、請求項１記載のコンピュ
    ータ装置。
  3. 【請求項３】前記転送用第１手段は、前記複数のバス装
    置のそれぞれからのバス・リクエストをパイプライン処
    理する手段を含む、請求項１記載のコンピュータ装置。
  4. 【請求項４】前記転送用第２手段は、前記複数のバス装
    置のそれぞれに対するバス・グラントをパイプライン処
    理する手段を含む、請求項１記載のコンピュータ装置。
  5. 【請求項５】前記転送用第２手段は、バス・グラントの
    再順序付け手段を含む、請求項１記載のコンピュータ装
    置。
  6. 【請求項６】前記アドレスとデータの各バス・リクエス
    トの少なくとも１つは投機的バス・リクエストである、
    請求項１記載のコンピュータ装置。
  7. 【請求項７】前記アドレスとデータの各バス・リクエス
    トに対する前記応答の少なくとも１つは投機的バス・グ
    ラントである、請求項１記載のコンピュータ装置。
  8. 【請求項８】前記アドレスとデータの各バス・リクエス
    トと前記アドレスとデータの各バス・リクエストに対す
    る前記応答は、前記複数のバス装置と前記システム・コ
    ントローラとの間でポイント・ツー・ポイントに実行さ
    れる、請求項１記載のコンピュータ装置。
  9. 【請求項９】前記バス・アーキテクチャは、別々のアド
    レス・バスとデータ・バスを含み、前記記憶装置はメモ
    リ装置に接続されたメモリ・コントローラからなる、請
    求項８記載のコンピュータ装置。
  10. 【請求項１０】前記システム・コントローラは、前記ア
    ドレスとデータの各バス・リクエストをバス・サイクル
    毎にサンプリングする、請求項９記載のコンピュータ装
    置。
  11. 【請求項１１】前記アドレスとデータの各バス・リクエ
    ストの１つは、先の全てのバス・リクエストを取り消す
    前記アドレスとデータの各バス・リクエストの前記１つ
    を生成する前記複数のバス装置の１つからの前記先の全
    てのバス・リクエストを取り消す、請求項９記載のコン
    ピュータ装置。
  12. 【請求項１２】連続した少なくとも２つのバス・サイク
    ルでの前記アドレスとデータの各バス・リクエストの１
    つの発行は、前記システム・コントローラによって優先
    度の低いバス・リクエストとして扱われ、前記システム
    ・コントローラは、連続した少なくとも２つのバス・サ
    イクルでの前記アドレスとデータの各バス・リクエスト
    の前記１つの前記発行に応答してバス・グラントを発行
    する前に、連続した少なくとも２つのバス・サイクルで
    の前記アドレスとデータの各バス・リクエストの前記１
    つの前記発行に続いて受信されたバス・リクエストに応
    答してバス・グラントを発行できる、請求項９記載のコ
    ンピュータ装置。
  13. 【請求項１３】前記応答は、前記アドレスとデータの各
    バス・リクエストの優先度に従って、またシステム・リ
    ソースの可用性に従って、前記システム・コントローラ
    によって順序付けられる、請求項１記載のコンピュータ
    装置。
  14. 【請求項１４】前記プロセッサは仮想プロセッサであ
    る、請求項１記載のコンピュータ装置。
  15. 【請求項１５】マルチプロセッサ・システムにおいてバ
    ス・アクセスを調停する方法であって、 前記マルチプロセッサ内の複数のバス装置からのバス・
    リクエストを、前記複数のバス装置のそれぞれにおける
    前記バス・リクエストのキューイングを軽減するように
    サンプリングするステップと、 前記複数のバス装置からの前記バス・リクエストに応答
    するステップと、 を含む、方法。
  16. 【請求項１６】前記サンプリングはバス・サイクル毎に
    行なわれる、請求項１５記載の方法。
  17. 【請求項１７】前記バス・リクエストの前記サンプリン
    グは、前記複数のバス装置にポイント・ツー・ポイント
    方式で接続されたシステム・コントローラによって実行
    され、 前記サンプリングされたバス・リクエストを前記システ
    ム・コントローラにキューイングするステップを含む、
    請求項１５記載の方法。
  18. 【請求項１８】前記バス・リクエストそれぞれの前記サ
    ンプリング・ステップの前に、前記複数のバス装置によ
    って前記バス・リクエストを発行するステップを含む、
    請求項１７記載の方法。
  19. 【請求項１９】前記発行ステップは、前記バス・リクエ
    ストの１つを格納操作のリクエストになるようコード化
    するステップを含む、請求項１８記載の方法。
  20. 【請求項２０】前記発行ステップは、前記バス・リクエ
    ストの１つをロード操作のリクエストになるようコード
    化するステップを含む、請求項１８記載の方法。
  21. 【請求項２１】前記発行ステップは、前記バス・リクエ
    ストの１つをロード応答のリクエストになるようコード
    化するステップを含む、請求項１８記載の方法。
  22. 【請求項２２】前記発行ステップは、前記バス・リクエ
    ストの１つを再試行格納操作のリクエストになるようコ
    ード化するステップを含む、請求項１８記載の方法。
  23. 【請求項２３】前記応答ステップは、前記バス・リクエ
    ストの前記１つに対する応答を前記ロード操作に対する
    バス・グラントになるようコード化するステップを含
    む、請求項２０記載の方法。
  24. 【請求項２４】前記応答ステップは、前記バス・リクエ
    ストの前記１つに対する応答を前記格納操作に対するバ
    ス・グラントになるようコード化するステップを含む、
    請求項２０記載の方法。
  25. 【請求項２５】前記発行ステップは、前記バス・リクエ
    ストの１つをコード化して、前記バス・リクエストの前
    記コード化された１つを生成する前記複数のバス装置の
    １つからの先の全てのバス・リクエストを取り消すステ
    ップを含む、請求項１８記載の方法。
  26. 【請求項２６】前記発行ステップは、前記バス・リクエ
    ストの１つを優先度の高いバス・リクエストになるよう
    コード化するステップを含む、請求項１８記載の方法。
  27. 【請求項２７】前記発行ステップは、連続した２つのバ
    ス・リクエストを優先度の低いバス・リクエストになる
    ようコード化するステップを含む、請求項１８記載の方
    法。
  28. 【請求項２８】システム・バスを通して記憶装置に接続
    され、ポイント・ツー・ポイントのバス・アーキテクチ
    ャを通してアービタに接続された第１及び第２のバス装
    置からなり、前記第１及び第２のバス装置は詮索機能を
    有する、マルチプロセッサ・システムにおいて、前記第
    １バス装置の第１キャッシュから前記第２バス装置の第
    ２キャッシュにデータを転送する方法であって、前記第
    １キャッシュの前記データは前記第１バス装置によって
    変更されており、 前記記憶装置から前記データを読出そうとする前記第２
    バス装置からの読出し動作としてコード化されたバス・
    リクエストを前記アービタによって受信するステップ
    と、 前記第２バス装置からの読出し操作としてコード化され
    た前記バス・リクエストを前記第１バス装置によって詮
    索するステップと、 前記データは前記第１キャッシュ内にあり、前記第１バ
    ス装置によって変更されていることを示す信号を前記第
    １バス装置から前記アービタによって受信するステップ
    と、 前記データが前記第１キャッシュにあり、前記第１バス
    装置によって変更されていることを示す前記信号に応答
    して前記第２バス装置からの読出し操作としてコード化
    された前記バス・リクエストを取り消すステップと、 前記データは前記第１キャッシュから前記第２キャッシ
    ュに供給されるとのメッセージを前記アービタから前記
    第２バス装置に送信するステップと、 前記データを前記第１キャッシュから前記第２キャッシ
    ュに送信するステップと、 を含む、方法。
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Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6363447B1 (en) * 1999-06-12 2002-03-26 Micron Technology, Inc. Apparatus for selectively encoding bus grant lines to reduce I/O pin requirements
US6363446B1 (en) * 1999-06-12 2002-03-26 Micron Technology, Inc. Method for selectively encoding bus grant lines to reduce I/O pin requirements
US6487637B1 (en) * 1999-07-30 2002-11-26 International Business Machines Corporation Method and system for clearing dependent speculations from a request queue
US6725307B1 (en) * 1999-09-23 2004-04-20 International Business Machines Corporation Method and system for controlling data transfers with physical separation of data functionality from address and control functionality in a distributed multi-bus multiprocessor system
US6609171B1 (en) * 1999-12-29 2003-08-19 Intel Corporation Quad pumped bus architecture and protocol
US6651128B1 (en) * 2000-02-10 2003-11-18 Advanced Micro Devices, Inc. Systems and methods for arbitrating between asynchronous and isochronous data for access to data transport resources
US6882649B1 (en) 2000-03-31 2005-04-19 Sun Microsystems, Inc. Least choice first arbiter
US7020161B1 (en) 2000-03-31 2006-03-28 Sun Microsystems, Inc. Prescheduling arbitrated resources
US7006501B1 (en) * 2000-03-31 2006-02-28 Sun Microsystems, Inc. Distributed least choice first arbiter
US6807165B2 (en) 2000-11-08 2004-10-19 Meshnetworks, Inc. Time division protocol for an ad-hoc, peer-to-peer radio network having coordinating channel access to shared parallel data channels with separate reservation channel
US6873839B2 (en) 2000-11-13 2005-03-29 Meshnetworks, Inc. Prioritized-routing for an ad-hoc, peer-to-peer, mobile radio access system
US7072650B2 (en) 2000-11-13 2006-07-04 Meshnetworks, Inc. Ad hoc peer-to-peer mobile radio access system interfaced to the PSTN and cellular networks
US7151769B2 (en) * 2001-03-22 2006-12-19 Meshnetworks, Inc. Prioritized-routing for an ad-hoc, peer-to-peer, mobile radio access system based on battery-power levels and type of service
WO2002103610A2 (en) * 2001-06-14 2002-12-27 Meshnetworks, Inc. Routing algorithms in a mobile ad-hoc network
US7349380B2 (en) * 2001-08-15 2008-03-25 Meshnetworks, Inc. System and method for providing an addressing and proxy scheme for facilitating mobility of wireless nodes between wired access points on a core network of a communications network
US7072323B2 (en) * 2001-08-15 2006-07-04 Meshnetworks, Inc. System and method for performing soft handoff in a wireless data network
US7206294B2 (en) * 2001-08-15 2007-04-17 Meshnetworks, Inc. Movable access points and repeaters for minimizing coverage and capacity constraints in a wireless communications network and a method for using the same
US7613458B2 (en) * 2001-08-28 2009-11-03 Meshnetworks, Inc. System and method for enabling a radio node to selectably function as a router in a wireless communications network
US7145903B2 (en) * 2001-09-06 2006-12-05 Meshnetworks, Inc. Multi-master bus architecture for system-on-chip designs
CA2461021A1 (en) * 2001-09-25 2003-04-03 Meshnetworks, Inc. A system and method employing algorithms and protocols for optimizing carrier sense multiple access (csma) protocols in wireless networks
US6754188B1 (en) 2001-09-28 2004-06-22 Meshnetworks, Inc. System and method for enabling a node in an ad-hoc packet-switched wireless communications network to route packets based on packet content
US6768730B1 (en) 2001-10-11 2004-07-27 Meshnetworks, Inc. System and method for efficiently performing two-way ranging to determine the location of a wireless node in a communications network
US6771666B2 (en) 2002-03-15 2004-08-03 Meshnetworks, Inc. System and method for trans-medium address resolution on an ad-hoc network with at least one highly disconnected medium having multiple access points to other media
WO2003037009A1 (en) * 2001-10-23 2003-05-01 Meshnetworks, Inc. System and method for providing a congestion optimized address resolution protocol for wireless ad-hoc networks
US6982982B1 (en) 2001-10-23 2006-01-03 Meshnetworks, Inc. System and method for providing a congestion optimized address resolution protocol for wireless ad-hoc networks
US7181214B1 (en) 2001-11-13 2007-02-20 Meshnetworks, Inc. System and method for determining the measure of mobility of a subscriber device in an ad-hoc wireless network with fixed wireless routers and wide area network (WAN) access points
US7136587B1 (en) 2001-11-15 2006-11-14 Meshnetworks, Inc. System and method for providing simulated hardware-in-the-loop testing of wireless communications networks
US6968431B2 (en) * 2001-11-15 2005-11-22 International Business Machines Corporation Method and apparatus for livelock prevention in a multiprocessor system
US6728545B1 (en) 2001-11-16 2004-04-27 Meshnetworks, Inc. System and method for computing the location of a mobile terminal in a wireless communications network
US7221686B1 (en) 2001-11-30 2007-05-22 Meshnetworks, Inc. System and method for computing the signal propagation time and the clock correction for mobile stations in a wireless network
US7190672B1 (en) 2001-12-19 2007-03-13 Meshnetworks, Inc. System and method for using destination-directed spreading codes in a multi-channel metropolitan area wireless communications network
US7280545B1 (en) 2001-12-20 2007-10-09 Nagle Darragh J Complex adaptive routing system and method for a nodal communication network
US7180875B1 (en) 2001-12-20 2007-02-20 Meshnetworks, Inc. System and method for performing macro-diversity selection and distribution of routes for routing data packets in Ad-Hoc networks
US7106707B1 (en) 2001-12-20 2006-09-12 Meshnetworks, Inc. System and method for performing code and frequency channel selection for combined CDMA/FDMA spread spectrum communication systems
US7080174B1 (en) * 2001-12-21 2006-07-18 Unisys Corporation System and method for managing input/output requests using a fairness throttle
US7072618B1 (en) 2001-12-21 2006-07-04 Meshnetworks, Inc. Adaptive threshold selection system and method for detection of a signal in the presence of interference
US7073005B1 (en) * 2002-01-17 2006-07-04 Juniper Networks, Inc. Multiple concurrent dequeue arbiters
US6674790B1 (en) 2002-01-24 2004-01-06 Meshnetworks, Inc. System and method employing concatenated spreading sequences to provide data modulated spread signals having increased data rates with extended multi-path delay spread
US7352741B2 (en) * 2002-02-21 2008-04-01 Sun Microsystems, Inc. Method and apparatus for speculative arbitration
US6617990B1 (en) 2002-03-06 2003-09-09 Meshnetworks Digital-to-analog converter using pseudo-random sequences and a method for using the same
US7058018B1 (en) 2002-03-06 2006-06-06 Meshnetworks, Inc. System and method for using per-packet receive signal strength indication and transmit power levels to compute path loss for a link for use in layer II routing in a wireless communication network
KR20040097176A (ko) 2002-03-15 2004-11-17 메시네트웍스, 인코포레이티드 인터넷 프로토콜(ｉｐ) 대 미디어 액세스컨트롤(ｍａｃ)의 어드레스 매핑 및 게이트웨이 존재의발견 및 자동적인 구성을 위한 시스템 및 방법과 컴퓨터판독 가능한 매체
US6904021B2 (en) 2002-03-15 2005-06-07 Meshnetworks, Inc. System and method for providing adaptive control of transmit power and data rate in an ad-hoc communication network
US7085889B2 (en) 2002-03-22 2006-08-01 Intel Corporation Use of a context identifier in a cache memory
US6987795B1 (en) 2002-04-08 2006-01-17 Meshnetworks, Inc. System and method for selecting spreading codes based on multipath delay profile estimation for wireless transceivers in a communication network
US7200149B1 (en) 2002-04-12 2007-04-03 Meshnetworks, Inc. System and method for identifying potential hidden node problems in multi-hop wireless ad-hoc networks for the purpose of avoiding such potentially problem nodes in route selection
US7697420B1 (en) 2002-04-15 2010-04-13 Meshnetworks, Inc. System and method for leveraging network topology for enhanced security
US7107498B1 (en) 2002-04-16 2006-09-12 Methnetworks, Inc. System and method for identifying and maintaining reliable infrastructure links using bit error rate data in an ad-hoc communication network
US6580981B1 (en) 2002-04-16 2003-06-17 Meshnetworks, Inc. System and method for providing wireless telematics store and forward messaging for peer-to-peer and peer-to-peer-to-infrastructure a communication network
US7142524B2 (en) * 2002-05-01 2006-11-28 Meshnetworks, Inc. System and method for using an ad-hoc routing algorithm based on activity detection in an ad-hoc network
US6970444B2 (en) 2002-05-13 2005-11-29 Meshnetworks, Inc. System and method for self propagating information in ad-hoc peer-to-peer networks
US7284268B2 (en) 2002-05-16 2007-10-16 Meshnetworks, Inc. System and method for a routing device to securely share network data with a host utilizing a hardware firewall
US7016306B2 (en) * 2002-05-16 2006-03-21 Meshnetworks, Inc. System and method for performing multiple network routing and provisioning in overlapping wireless deployments
US7167715B2 (en) * 2002-05-17 2007-01-23 Meshnetworks, Inc. System and method for determining relative positioning in AD-HOC networks
US7106703B1 (en) 2002-05-28 2006-09-12 Meshnetworks, Inc. System and method for controlling pipeline delays by adjusting the power levels at which nodes in an ad-hoc network transmit data packets
US7610027B2 (en) * 2002-06-05 2009-10-27 Meshnetworks, Inc. Method and apparatus to maintain specification absorption rate at a wireless node
US6744766B2 (en) 2002-06-05 2004-06-01 Meshnetworks, Inc. Hybrid ARQ for a wireless Ad-Hoc network and a method for using the same
US7054126B2 (en) * 2002-06-05 2006-05-30 Meshnetworks, Inc. System and method for improving the accuracy of time of arrival measurements in a wireless ad-hoc communications network
US6687259B2 (en) 2002-06-05 2004-02-03 Meshnetworks, Inc. ARQ MAC for ad-hoc communication networks and a method for using the same
WO2003105353A2 (en) * 2002-06-11 2003-12-18 Meshnetworks, Inc. System and method for multicast media access using broadcast transmissions with multiple acknowledgments in an ad-hoc communications network
US7215638B1 (en) 2002-06-19 2007-05-08 Meshnetworks, Inc. System and method to provide 911 access in voice over internet protocol systems without compromising network security
US7072432B2 (en) * 2002-07-05 2006-07-04 Meshnetworks, Inc. System and method for correcting the clock drift and maintaining the synchronization of low quality clocks in wireless networks
US7796570B1 (en) 2002-07-12 2010-09-14 Meshnetworks, Inc. Method for sparse table accounting and dissemination from a mobile subscriber device in a wireless mobile ad-hoc network
US7046962B1 (en) 2002-07-18 2006-05-16 Meshnetworks, Inc. System and method for improving the quality of range measurement based upon historical data
US7042867B2 (en) * 2002-07-29 2006-05-09 Meshnetworks, Inc. System and method for determining physical location of a node in a wireless network during an authentication check of the node
WO2004064303A2 (en) * 2003-01-13 2004-07-29 Meshnetworks, Inc. Method for continuous connectivity to an access point in a wireless network
US7076259B2 (en) * 2003-03-13 2006-07-11 Meshnetworks, Inc. Real-time system and method for improving the accuracy of the computed location of mobile subscribers in a wireless ad-hoc network using a low speed central processing unit
US7171220B2 (en) * 2003-03-14 2007-01-30 Meshnetworks, Inc. System and method for analyzing the precision of geo-location services in a wireless network terminal
US7308510B2 (en) * 2003-05-07 2007-12-11 Intel Corporation Method and apparatus for avoiding live-lock in a multinode system
WO2004109476A2 (en) * 2003-06-05 2004-12-16 Meshnetworks, Inc. System and method to maximize channel utilization in a multi-channel wireless communication network
US7215966B2 (en) * 2003-06-05 2007-05-08 Meshnetworks, Inc. System and method for determining location of a device in a wireless communication network
US7116632B2 (en) * 2003-06-05 2006-10-03 Meshnetworks, Inc. System and method for determining synchronization point in OFDM modems for accurate time of flight measurement
US7280483B2 (en) * 2003-06-05 2007-10-09 Meshnetworks, Inc. System and method to improve the network performance of a wireless communications network by finding an optimal route between a source and a destination
CN1890992A (zh) * 2003-06-06 2007-01-03 网状网络公司 用于使用接收信号强度指示与信号传播时间来确定需要帮助的消防员所在的楼层号的系统与方法
US7075890B2 (en) 2003-06-06 2006-07-11 Meshnetworks, Inc. System and method to provide fairness and service differentation in ad-hoc networks
JP2006527524A (ja) * 2003-06-06 2006-11-30 メッシュネットワークス インコーポレイテッド 無線ネットワークにおけるリンク品質を特徴付けるためのシステムおよび方法
US7061925B2 (en) * 2003-06-06 2006-06-13 Meshnetworks, Inc. System and method for decreasing latency in locating routes between nodes in a wireless communication network
KR20050043426A (ko) * 2003-11-06 2005-05-11 삼성전자주식회사 파이프라인 버스 시스템에서 커맨드 전송 방법 및 장치
US7167463B2 (en) * 2004-10-07 2007-01-23 Meshnetworks, Inc. System and method for creating a spectrum agile wireless multi-hopping network
US7808904B2 (en) * 2004-11-18 2010-10-05 Fortinet, Inc. Method and apparatus for managing subscriber profiles
US8307147B2 (en) 2005-09-09 2012-11-06 Freescale Semiconductor, Inc. Interconnect and a method for designing an interconnect
KR100818298B1 (ko) * 2005-12-08 2008-03-31 한국전자통신연구원 가변 시리얼 정합 방식의 메모리 시스템 및 그 메모리액세스 방법
US20100169525A1 (en) * 2006-08-23 2010-07-01 Frescale Semiconductor Inc. Pipelined device and a method for executing transactions in a pipelined device
US8078781B2 (en) 2006-08-23 2011-12-13 Freescale Semiconductor, Inc. Device having priority upgrade mechanism capabilities and a method for updating priorities
GB2447690B (en) * 2007-03-22 2011-06-08 Advanced Risc Mach Ltd A Data processing apparatus and method for performing multi-cycle arbitration
US7801852B2 (en) * 2007-07-31 2010-09-21 Oracle International Corporation Checkpoint-free in log mining for distributed information sharing
US9230002B2 (en) * 2009-01-30 2016-01-05 Oracle International Corporation High performant information sharing and replication for single-publisher and multiple-subscriber configuration
US9996431B2 (en) 2016-03-23 2018-06-12 GM Global Technology Operations LLC Architecture and apparatus for advanced arbitration in embedded controls

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4482949A (en) * 1981-07-20 1984-11-13 Motorola, Inc. Unit for prioritizing earlier and later arriving input requests
US4481572A (en) * 1981-10-13 1984-11-06 Teledyne Industries, Inc. Multiconfigural computers utilizing a time-shared bus
JPH01305461A (ja) 1988-06-03 1989-12-08 Hitachi Ltd バス使用権制御方式
US4924380A (en) 1988-06-20 1990-05-08 Modular Computer Systems, Inc. (Florida Corporation) Dual rotating priority arbitration method for a multiprocessor memory bus
JPH0279153A (ja) 1988-09-16 1990-03-19 Mitsubishi Electric Corp バス使用権制御装置
US5050066A (en) * 1988-10-14 1991-09-17 Intel Corporation Apparatus with a single memory and a plurality of queue counters for queuing requests and replies on a pipelined packet bus
US5006982A (en) * 1988-10-21 1991-04-09 Siemens Ak. Method of increasing the bandwidth of a packet bus by reordering reply packets
US4953081A (en) * 1988-12-21 1990-08-28 International Business Machines Corporation Least recently used arbiter with programmable high priority mode and performance monitor
JPH02222058A (ja) 1989-02-23 1990-09-04 Mitsubishi Electric Corp マルチプロセッサシステム
US5345578A (en) * 1989-06-30 1994-09-06 Digital Equipment Corporation Competitive snoopy caching for large-scale multiprocessors
US5303382A (en) * 1989-09-21 1994-04-12 Digital Equipment Corporation Arbiter with programmable dynamic request prioritization
US5168570A (en) * 1989-12-29 1992-12-01 Supercomputer Systems Limited Partnership Method and apparatus for a multiple request toggling priority system
US5103393A (en) * 1990-06-29 1992-04-07 Digital Equipment Corporation Method of dynamically allocating processors in a massively parallel processing system
US5210741A (en) * 1990-06-29 1993-05-11 Digital Equipment Corporation Low cost ISDN switch
JPH04116762A (ja) 1990-09-07 1992-04-17 Nec Corp スピン・ロック制御方式
CA2051029C (en) * 1990-11-30 1996-11-05 Pradeep S. Sindhu Arbitration of packet switched busses, including busses for shared memory multiprocessors
JP2751660B2 (ja) 1991-04-09 1998-05-18 日本電気株式会社 マルチプロセッサ・システム
US5276887A (en) * 1991-06-06 1994-01-04 Commodore Electronics Limited Bus arbitration system for granting bus access to devices following two-wire bus arbitration protocol and devices following three-wire bus arbitration protocol
US5335335A (en) * 1991-08-30 1994-08-02 Compaq Computer Corporation Multiprocessor cache snoop access protocol wherein snoop means performs snooping operations after host bus cycle completion and delays subsequent host bus cycles until snooping operations are completed
US5426765A (en) * 1991-08-30 1995-06-20 Compaq Computer Corporation Multiprocessor cache abitration
US5202966A (en) * 1991-09-06 1993-04-13 Rockwell International Corporation Centralized bus arbitration circuit
US5485586A (en) * 1992-01-10 1996-01-16 Digital Equipment Corporation Queue based arbitration using a FIFO data structure
JPH05210640A (ja) 1992-01-31 1993-08-20 Hitachi Ltd マルチプロセッサシステム
EP0559408B1 (en) * 1992-03-04 1998-08-26 Motorola, Inc. A method and apparatus for performing bus arbitration using an arbiter in a data processing system
EP0559409B1 (en) * 1992-03-04 1998-07-22 Motorola, Inc. A method and apparatus for performing a bus arbitration protocol in a data processing system
US5442634A (en) * 1992-03-26 1995-08-15 Motorola, Inc. Resource allocation to non-critical users
JPH05313923A (ja) 1992-05-07 1993-11-26 Ricoh Co Ltd 共有資源の排他制御装置
JPH0660015A (ja) * 1992-06-08 1994-03-04 Mitsubishi Electric Corp 情報処理装置
US5448701A (en) * 1992-12-22 1995-09-05 International Business Machines Corporation Flow controller for shared bus used by plural resources
US5557528A (en) * 1993-11-23 1996-09-17 Storage Technology Corporation Task prioritization for a tape storage system
US5473762A (en) * 1994-01-25 1995-12-05 Apple Computer Inc. Method and system for pipelining bus requests
US5623628A (en) * 1994-03-02 1997-04-22 Intel Corporation Computer system and method for maintaining memory consistency in a pipelined, non-blocking caching bus request queue

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