KR100203441B1 - 시스템 버스의 중앙집중화된 중재 제어를 행하는 컴퓨터 시스템 및 멀티프로세서시스템 - Google Patents

시스템 버스의 중앙집중화된 중재 제어를 행하는 컴퓨터 시스템 및 멀티프로세서시스템 Download PDF

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쿠마 아리밀리 라비
마이클 카이저 존
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윌리암 티. 엘리스
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Abstract

큐잉된 중재 메카니즘은 모든 큐잉된 프로세서 버스 요구를 서술적이고 파이프라인된 방식으로 중앙 집중화된 시스템 제어기/중재자로 전송한다. 이들 서술적이고 파이프라인된 버스요구를 시스템 제어기로 전송함으로써, 시스템 제어기는 모든 요구되는 버스 동작의 우선 순위화 및 적절한 버스 승인의 파이프라이닝을 통해 시스템 버스 활용을 최적화하게 된다. 인텔리전트 버스 요구 정보는 인코딩 및 직렬화 기법을 통해 시스템 제어기로 전송된다.

Description

시스템 버스의 중앙집중화된 중재 제어를 행하는 컴퓨터 시스템 및 멀티프로세서 시스템
제1도는 본 발명에 따른 데이터 처리 시스템의 블록도.
제2도는 제1도에 도시된 시스템 제어기의 블록도.
제3도는 제1도에 도시된 버스 장치들중 하나로부터의 버스 요구 및 그에 대한 버스 승인을 예시하는 프로토콜을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : 멀티프로세서 시스템 102, 104, 106 : 처리 장치
110 : 메모리 제어기 112 : 시스템 메모리
114, 116, 118 : 입/출력 채널 제어기 120 : 고성능 입/출력 장치
160 : 서브시스템 및 고유 입/출력 서브시스템
201, 202 : 입력 래치 203, 204 : 디코더
205, 206 : 리셋 요구 래치
208, 209, 210, 211, 212 : 요구 래치
213 : 큐잉 요구 우선순위 로직 214 : 큐잉해제 요구 우선수위 로직
215 : 버스 승인 발생 로직 216 : 출력 래치
217 : 출력 래치
본 발명은 전반적으로 데이터 처리 시스템에 관한 것으로, 특히 데이터 처리 시스템내의 버스 요구(bus requests) 및 버스 승인(bus grants)의 인텔리전트 통신(intelligent communication) 방법 및 그 시스템에 관한 것이다.
통상적인 데이터 처리 시스템, 특히 멀티프로세서 시스템은 각종 버스 장치를 시스템 메모리에 접속하는 공유 시스템 버스에 대한 액세스를, 개개의 버스 장치가 각기 시스템 버스의 액세스를 제어하는 메카니즘을 통해 할당한다. 이를 위해, 각각의 버스 장치는 각종 동작을 위한 개개의 버스 요구를 내부적으로 큐잉(queue)한다. 이후, 각 버스 장치는 시스템 제어기로 적절한 대응하는 버스 요구를 전송함으로써, 각종 동작들중에서 시스템 버스상에서 실행시키고자 하는 동작을 결정한다. 따라서, 개개의 버스 장치는 각기 자신의 버스 요구들중 더 높은 우선 순위를 갖는 버스 요구를 내부적으로 결정한다. 그후, 시스템 제어기는 개개의 버스 장치로부터 수신된 버스 요구들간을 중재한다.
이러한 중재 메카니즘의 한가지 단점은, 시스템 버스에 접속된 각종 자원을 액세스하기 위한 판정 처리의 일부가 각 버스 장치에 위임된다는 것이다. 그 결과, 개개의 버스 장치가 각기 상당 수의 버스 요구를 유지 및 큐잉하므로, 시스템 제어기는 개개의 버스 장치로 부터의 전체적인 각종 요구중 단지 일부만을 알 수 있다. 따라서, 당 분야에서는 시스템 버스에 대한 액세스를 승인하는 보다 효율적인 중재 메카니즘이 필요하였다.
본 발명의 목적은 시스템 버스에 대한 액세스를 승인하기 위한 판정 처리를 중앙집중화시키는 것이다. 이러한 목적을 성취하기 위해, 본 발명은 개별적인 버스 장치로부터 모든 큐잉 요구를 시스템 제어기로 전송하는 메카니즘을 제공하며, 시스템 제어기는 시스템 버스에 접속된 모든 시스템 자원의 사용가능성(availability)에 대한 중앙 집중화된 지식을 구비한다.
시스템 제어기는 버스 장치의 요구를 사이클 단위로 샘플링한다. 이러한 요구는 인코드되어, 각 버스 장치가 자신의 내부에 큐잉된(queued) 동작들을 시스템 제어기로 정확히 전달할 수 있게 한다. 이들 기술적이며 파이프라이닝된(descriptive and pipelined) 버스 요구는 각각의 버스 장치로부터 중앙 제어점(centralized control point)으로 신속히 전송되며, 시스템 제어기는 모든 요구된 버스 동작들을 우선순위화하고 적절한 버스 승인을 파이프라인 처리함으로써 시스템 버스 이용을 최적화한다.
본 발명의 한가지 장점은 각 버스 장치로부터 시스템 제어기로의 버스 요구 정보 전송을 인텔리전트(intelligent)하게 수행할 수 있는 능력을 제공하며, 버스 요구 정보를 다중 패킷(multiple packets)으로 전송할 수 있는 능력을 제공한다는 것이다.
본 발명의 또 다른 장점은 버스 요구가 컴팩트(compact)하며 파이프라인 방식으로 송출될 수 있고, 또한 동일한 버스 장치 혹은 상이한 버스 장치로의 버스 승인이 파이프라인 처리될 수 있다는 것이다.
본 발명의 또 다른 장점은 래치 대 래치(latch-to-latch) 혹은 비래치 대 래치(non-latch-to-latch) 구현을 지원한다는 것이다. 당업자라면 이 두가지 구현을 수용함으로써 얻어지는 이익을 알 수 있을 것이다. (래치 대 래치 구현은 고속의 시스템 버스 클럭 속도를 허용하며, 비래치 대 래치 구현은 저지연 시스템 버스(lower system bus latencies)를 제공한다.)
본 발명의 또 다른 장점은, 시스템 제어기가 기술적 버스 요구(queuing of descriptive bus requests)를 큐잉함으로써, 시스템 버스 자원을 효율적으로 제어, 분배 및 할당할 수 있게 한다는 것이다.
본 발명의 또 다른 장점은, 시스템 제어기가 데드록(deadlocks) 혹은 라이브록(livelocks)과 같은 시스템 수준에서의 멀티프로세서 문제를 해결할 수 있다는 것이다. 종래의 중재 기법과는 달리, 본 발명의 버스에서는 버스 장치가 임의의 중재 공평성(fairness) 프로토콜을 고수할 것을 요구받지 않는다는 것이다.
본 발명의 또 다른 장점은, 버스 장치가 잠정적 버스 요구(speculative bus requests)를 지원할 수도 있으며, 시스템 제어기는 잠정적 버스 승인(speculative bus grants)을 지원할 수도 있다는 것이다.
이상, 본 발명의 특징들 및 기술적 장점들이 개략적으로 설명되었으며, 이는 후속하는 본 발명의 상세한 설명을 이해하는데 도움을 줄 것이다. 본 발명의 다른 특징 및 장점들은 이하에서 설명된다.
도면에 도시된 하드웨어를 참조하여, 본 발명의 처리와 관련된 처리를 설명할 수 있다. 본 발명의 이들 특징을 더욱 명확히 설명하기 위해, 당업자에게 자명한 다른 통상의 특징에 대한 설명은 생략한다. 당업자는 다수 사용자(multiuser), 멀티프로세서 오퍼레이팅 시스템 및, 특히, 이와 같은 오퍼레이팅 시스템의, 가상 메모리를 포함하는 메모리 관리, 프로세서 스케줄링, 처리 및 프로세서들을 위한 동기화 설비, 메시지 전달, 정규 장치 드라이버, 터미널 및 네트워크 지원, 시스템 초기화, 인터럽트 관리, 시스템 호출 설비 및 관리 설비에 대한 요건을 잘 알고 있다고 가정한다.
제1도를 참조하여, 본 발명을 포함하는 데이터 처리 시스템을 설명한다. 멀티프로세서 시스템(100)은 시스템 버스(108)에 동작가능하게 접속된 다수의 처리장치(102, 104, 106)를 포함한다. 시스템 버스(108)에는 또한 시스템 메모리(112)에 대한 액세스를 제어하는 메모리 제어기(110)와 입/출력 채널 제어기(114, 116, 118)가 접속된다. 부가적으로, 고성능 입/출력 장치(120)가 시스템 버스(108)에 접속될 수 있다. 이들 시스템 요소(102-120)들 각각은 시스템 제어기(130)의 제어하에 동작하며, 시스템 제어기(130)는, 예를 들면, 프로세서(102)에 대한 라인(132), 프로세서(104)에 대한 라인(134), 프로세서(106)에 대한 라인(136), 메모리 제어기(110)에 대한 라인(140), 입/출력 채널 제어기(114)에 대한 라인(144), 입/출력 채널 제어기(116)에 대한 라인(146), 입/출력 채널 제어기(118)에 대한 라인(148) 및 고성능 입/출력 장치(120)에 대한 라인(150)과 같은 라인에 의해 시스템 버스(108)에 접속된 각 장치와 통신한다. 버스 액세스의 요구 및 승인은 모두 시스템 제어기(130)에 의해 제어된다.
입/출력 채널 제어기(114)는 시스템 입/출력 서브시스템 및 고유 입/출력 서브시스템(160)에 접속되어, 그를 제어한다.
각 처리 장치(102, 104, 106)는 프로세서 및 캐시 저장 장치를 포함할 수도 있다.
본 발명은 클럭 동기화 시스템 버스와, 별도의 어드레스 및 데이터 버스로 구현될 수 있다. 또한, 제1도에 도시된 바와 같이, 바람직한 실시예에서, 버스 요구 및 버스 승인은 버스 장치와 시스템 제어기(130)간에 점 대 점(point-to-point) 방식(양방향 혹은 단방향)으로 전송된다. 단방향성 점 대 점 방식은 완전히 독립적으로 동시 발생된 어드레스 및 데이터 버스 요구와 어드레스 및 데이터 버스 승인을 지원할 수 있다. 또한, 이 방식은 요구 대 승인 속도에 영향을 주지 않고 시스템 확장성(scalability)을 제공할 수 있으며, 각종 버스 장치와 시스템 제어기(130)간의 전용(private) 통신 프로토콜을 지원할 수 있다.
몇몇 가능한 인코딩된 버스 요구는 다음과 같다.
가능한 버스 승인은 다음과 같이 인코드될 수 있다.
상기 테이블에서, XBR은 제어 비트를, -ABR 및 -DBR은 각기 어드레스 버스 요구 및 데이터 버스 요구를 나타낸다. -ABG 및 -DBG는 각기 어드레스 버스 승인 및 데이터 버스 승인을 나타낸다. 전술한 버스 요구 테이블에서 알 수 있는 바와 같이, 버스 요구 코드의 XBR 부분의 1 은, 특정의 버스 장치가 큐잉되어서는 안되는 요구를 송신하고 있음을 나타내며, 이것은 해당하는 특정 버스로부터의 이전에 큐잉된 요구를 모두 취소한다.
캐스트 아웃(Cast Out), 저장, 푸시(Push), 로드(Load), 어드레스만(Address only), 응답 로드(Load Reply), 중재(Intervention), 잠정적 로드(Speculative Load), 잠정적 저장(Speculative Store), 재시도된 저장(Retried Store), 재시도된 로드(Retried Load)는 모두 당 분야에서는 잘 알려진 동작에 대한 용어이며, 당 분야의 통상적인 참조에 따라 해석되어야 한다.
다음으로, 제2도를 참조하면, 시스템 제어기(130)의 블록도가 도시되어 있다. 시스템 제어기(130)는, 제1도에 이미 도시된 바와 같이, 라인(132, 134, 136, 140, 144, 146, 148, 150)을 통해 각종 버스 장치에 접속된다. 이들 라인은 인코딩된 버스 요구를 전달하는데, 버스 장치와 인코딩된 버스 승인 정보를 송수신 한다.
이하의 설명에서는, 접속 라인(132)을 통해 프로세서(102)에 접속된 입력 래치(201), 디코더(203), 리셋 요구 래치(205) 및 요구 래치(207-209)만을 참조한다. 접속 라인(148)을 통해 입/출력 채널 제어기(118)에 접속된 구성요소들(202, 204, 206, 210, 211, 212)도 유사한 방식으로 동작한다.
예를 들어, 프로세서(102)와 같은 버스 장치가 라인(132)을 통해 시스템 제어기(130)로 버스 요구를 전송하면, 이 요구는 입력 래치(201)에 의해 수신된다. 래치(201, 202, 216, 217)는 시스템(100)의 버스 장치와 시스템 제어기(130)를 래치 대 래치 구성으로 구현하는 것을 돕는다.
버스 요구가 프로세서(102)로부터 시스템 제어기(130)로 전송되면, 이들 요구는 입력 래치(201)에 래치되며, 디코더(203)에 의해 디코딩된다. 이들 버스 요구가 큐잉될 요구이면, 이들 버스 요구는 요구 래치(207-209)내로 연속하여 래치된다. 본 발명의 바람직한 실시예에서, 시스템 제어기(130)는 3단계 깊이의 큐(3-deep queue)를 구비한다. 물론, 시스템 제어기(130)는 당업자에 의해 다양한 다른 N단계(N0) 깊이의 큐를 구비하도록 설계될 수 있다. 전술한 바와 같이, 프로세서(102)가 큐잉 요구를 시스템 제어기(130)로 송신함과 동시에, 입/출력 채널 제어기(118)와 같은 다른 버스 장치가 또한, 큐잉되든 혹은 큐잉되지 않든, 요구 래치(210-212)로 래치될 버스 요구를 송신할 수도 있다.
그리고 나서, 큐잉 요구 우선순위화 로직(213)은 래치(207~212)를 통해 모든 버스 장치로부터의 모든 래치된 큐를 관찰하며, 그들의 요구를 우선순위화하여 버스 승인이 먼저 제공되어야 할 버스 요구를 결정한다. 예를 들어, 앞서의 버스 요구 테이블을 참조함으로써, 낮은 우선순위 요구에 앞서 높은 우선순위 요구가 시스템 버스(108)에 대한 액세스를 승인받게 된다. 또한, 로직(213)은 특정한 시스템(100)에 대하여 버스 요구 저장 이전에 버스 요구 로드를 위해 버스(108)를 승인 하도록 설계될 수 있다. 당업자라면, 로직(213)내의 구현을 위해, 버스(108)의 승인을 수신할 요구가 어느것인지 및 어떤 순서로 수신할지를 결정하기 위한 임의의 원하는 우선순위를 쉽게 구현할 수 있을 것이다.
로직(213)이 어느 큐잉 요구에게 버스를 승인할지를 결정하면, 버스 승인 발생 로직(215)에게 어느 인코딩된 승인을 어느 버스 장치에게 발생할지를 통지한다.
디코더(203)가 버스 요구 테이블로부터의 버스 요구들중, 이전에 큐잉 요구의 취소를 요구하는 버스 요구를 수신하면, 디코더(203)는 리셋 요구 래치(205)에게 이를 신호하여, 요구 래치(207~209)를 리셋함으로써, 프로세서(102)로부터의 이전의 요구들을 취소한다. 디코더(203)는 또한 큐잉해제 요구들을 큐잉해제 요구 우선순위화 로직(214)으로 전송하며, 로직(214)에 의해 수신된 큐잉해제 요구들간의 우선순위화 처리가 수행된다. 로직(214)은, 큐잉해제 요구들중 어느 것이 다음으로 시스템 버스(108)에 대한 액세스를 승인받을지를 결정하여, 이러한 결정을 로직(215)에게 신호한다. 또한, 당업자라면, 어느 큐잉해제 요구가 버스(108)의 승인을 수신할지를 결정하는 임의의 바람직한 우선순위를 쉽게 구현할 수 있다. 로직(215)은 우선순위화된 큐잉 요구 및 우선순위화된 큐잉해제 요구를 수신하여, 이들중 어느 요구가 다음으로 시스템 버스(108)에 대한 액세스를 승인받을지를 결정한다. 통상, 큐잉해제 요구가 높은 우선순위를 가지므로, 큐잉해제 요구가 큐잉요구에 앞서 시스템 버스(108)에 대한 액세스를 승인받게 된다.
버스 승인 발생 로직(215)은 전술한 테이블에 도시된 인코딩된 버스 승인을 발생한다. 이들 버스 승인은 시스템 제어기(130)로부터 출력 래치(216, 217)에 의해 래치된다. 따라서, 로직(213)이 프로세서(102)로부터의 큐잉 요구가 다음 버스 승인을 수신해야 한다고 판정하면, 버스 승인 발생 로직(215)은 적절한 인코딩된 승인을 발생하고, 이것은 래치(216)로부터 프로세서(102)로 래치되며, 프로세서(102)는 이후 요구된 방식으로 시스템 버스(108)를 이용하게 된다.
또한, 버스 승인 발생 로직(215)으로부터의 인코딩된 승인은 리셋 요구 래치(205)에 의해 적절한 큐잉 요구 래치(207, 208, 209)를 리셋시키는데 사용된다.
제3도를 참조하면, 프로세서(102)와 같은 버스 장치들중 한 버스 장치의 버스 요구 및 버스 승인에 대한 예시적인 프로토콜이 도시되어 있다. 버스 요구는 파이프라인 처리되어, 도시된 바와 같이 프로세서(102)로부터 라인(132)을 통해 시스템 제어기(130)로 전송된다. 앞서 설명된 처리에 따라, 시스템 제어기는 제3도에 도시된 바와 같은 버스 승인 파이프라인을 발생한다. 이러한 버스 승인 파이프라인내에는, 시스템(100)내의 다른 버스 장치들중 하나 이상이 시스템 제어기(130)에 의해 현재 서비스되고 있음을 표시할 수 있는 다수의 비승인(nogrants;NGs)이 존재함에 유의하자. 널(null) 표시는 프로세서(102)가 현재 버스 요구를 전송하지 않음을 나타낸다.
큐잉된 버스 요구가 이전에 프로세서(102)에 의해 전송되었을 수 있으므로, 널 요구는, 프로세서(102)가 시스템 버스(108)에 대한 액세스를 필요로 하지 않음을 의미하지는 않는다.
이 실시예는 프로세서(102)가 먼저 저장 혹은 푸시의 버스 동작(코드 A로 표시됨)을 필요로 하고, 다음에 로드 혹은 어드레스만의 버스 동작(코드 B로 표시됨)을 필요로 한다는 것을 나타낸다. 얼마 후, 시스템 제어기(130)는 코드 A의 요구된 동작에 대해 어드레스 및 데이터 버스를 승인하며, 그리고 나서 코드 B 요구에 응답하여 어드레스 버스만 승인한다.
예시적인 버스 요구 파이프라이닝은 또한 직렬화 기법을 나타내는데, 여기서 특정 버스 장치로 부터의 두개의 연속적인 인코딩된 요구는 이 버스 요구가 낮은 우선순위 요구임을 시스템 제어기(130)에게 표시한다. 이러한 낮은 우선순위 요구는, 다른 버스 장치들중 하나로부터의 이전에 재시도된 버스 동작에 응답한 것일 수 있다. 시스템 버스(108)상에서 재시도는 종종 연장된 라이브록(livelocks)을 초래하며 심지어 데드록(deadlock)을 초래할 수도 있다. 데드록은 무한 라이브록으로서 정의될 수 있다. 라이브록은 버스 장치 A가 버스 장치 B에 의한 동작을 재시도하고, 버스 장치 B가 버스 장치 A에 의한 동작을 재시도하는 시스템 버스상의 상태로 정의될 수 있으며, 이 순환적인 패턴(cyclical pattern)은 다른 상태가 이 패턴을 변경(alter)시킬 때까지 계속된다. 라이브록 상태는 당 분야에 잘 알려져 있다. 라이브록 상태는 시스템 버스 자원의 비효율적인 사용으로 인해 심각한 시스템 성능 저하를 초래한다. 따라서, 임의의 버스 요구를 이전에 재시도된 버스 요구로부터 구별하는 것이 유리하다. 또한, 재시도된 버스 요구는 종종 시스템 자원이 사용중인(busy)데에 기인하여 다시 재시도된다. 따라서, 시스템 버스 자원을 더욱 효율적으로 이용하기 위해 이들 재시도된 버스 요구가 낮은 우선순위를 갖게 하는 것이 유리하다. 그리고 나서, 낮은 우선순위의 요구에 대해서는 무작위의 방법으로 버스 액세스를 승인하고, 높은 우선순위의 요구에 대해서는 우선순위화된 방법으로 높은 우선순위 요구를 승인하는 것이 더 바람직할 수 있다. 낮은 우선순위 요구에 대한 버스 승인을 무작위의 방법으로 발생함으로써 순환하는 시스템 버스 재시도를 방지할 수 있고 따라서 라이브록 및 데드록을 방지할 수 있다. 높고 낮은 우선순위의 요구에 대한 버스 승인을 우선순위화하여 발생함으로써 시스템 버스 대역폭이 효율적으로 구현된다.
제3도에 도시된 바와 같이, 응답 로드(load reply) 혹은 중재로서 인코딩된 버스 요구에는 낮은 우선순위 요구(A로 인코딩됨)에 응답한 어드레스 및 데이터 버스 승인에 앞서 데이터만의 버스 승인이 제공된다. 이는 시스템 제어기(130)가 낮은 우선순위 요구 대신에 높은 우선순위 요구에 대해 버스(108)에 대한 액세스를 승인받는 방법을 나타낸다.
또한 제 2 버스 요구 B가 버스 요구 D에 의해 취소되는 방법이 도시되는데, 버스 요구 D는, 버스 요구 테이블에 도시된 바와 같이 큐잉 요구로 되는 것이 아니라, 프로세서(102)로부터의 모든 이전의 요구를 취소하도록 시스템 제어기(130)에 통지한다. 버스 요구 D는 시스템 제어기(130)내에 큐잉되지 않으므로, 버스 요구 D는 승인을 수신할 때까지 활성 상태로 유지된다. 이러한 상황은 디코더(203)에 의해 디코딩되어 큐잉해제 요구 우선순위화 로직(214)으로 전송되며, 이 로직(214)은 버스 승인 발생 로직(215)에게 큐잉해제 요구를 통지한다. 또한, 디코더(203)는 큐잉 요구 래치(207~209)내의 모든 이전의 요구를 취소하도록 리셋 요구 래치(205)에 통지한다.
전술한 버스 요구 및 버스 승인 테이블에서, 중재는, 다른 버스 장치가 버스 요구를 스누프(snoop)해서, 자신의 내부 캐시내에 오염(dirty) 또는 수정된 버전의 요구된 데이터를 포함한다고 판정한 경우를 나타낸다. 이 때, 요구중인 버스 장치에게 데이터가 시스템 메모리 대신에 다른 버스 장치로부터 수신되어야 함을 알리는 메카니즘이 동작된다. 이러한 중재에 관하여는 당 분야에 공지되어 있다.
XBR 버스 요구 신호는 모든 시스템에서 구현될 필요가 없음에 유의해야 한다. 저가의 시스템인 경우, XBR 정보는 특정 버스 장치에 대해서 시스템 제어기(130)내에 특정 값으로 구현될 수 있다.
직렬화 기법에 의해 혹은 버스 요구 및 버스 승인 신호의 부가를 통해 다른 인코딩된 요구 및 승인을 수용할 수 있다. 또한, 원한다면 다른 유형의 요구 및 다른 프로토콜이 본 발명의 시스템내에 설계될 수 있다.
이상 본 발명이 바람직한 실시예로서 구체적으로 설명되었지만, 본 발명은 이러한 실시예에 한정되지 않으며, 본 발명의 사상 및 범주를 이탈하지 않는 범위 내에서 여러 가지로 변경, 대체 및 수정이 가능함은 물론이다.

Claims (4)

  1. 하나 이상의 프로세서 및 하나 이상의 저장 장치를 포함하는 다수의 버스 장치(a plurality of bus devices)와,시스템 제어기와,상기 다수의 버스 장치와 상기 시스템 제어기를 연결하는 버스 아키텍쳐(a bus architecture)와,상기 다수의 버스 장치에 의해 각 어드레스 및 데이터 버스 요구(bus request)가 발생됨에 따라, 상기 다수의 버스 장치로부터 상기 시스템 제어기로 상기 각 어드레스 및 데이터 버스 요구를 전송하는 제 1 수단과,상기 시스템 제어기로부터 상기 다수의 버스 장치로, 상기 각 어드레스 및 데이터 버스 요구에 대한 응답을 전송하는 제 2 수단-상기 각 어드레스 및 데이터 버스 요구중 적어도 하나는 잠정적 버스 요구(a speculative bus request)임-과,상기 시스템 제어기에 의해 비잠정적 버스 요구(a non-speculative bus request)가 수신되기 전에 상기 잠정적 버스 요구가 수신되더라도, 상기 잠정적 버스 요구에 대한 버스 승인(a bus grant)을 송출하기 전에 상기 비잠정적 버스 요구에 대한 버스 승인을 송출하는 수단을 포함하는 컴퓨터 시스템.
  2. 하나 이상의 프로세서 및 하나 이상의 저장 장치를 포함하는 다수의 버스 장치와,시스템 제어기와,상기 다수의 버스 장치와 상기 시스템 제어기를 연결하는 버스 아키텍쳐와,상기 다수의 버스 장치에 의해 각각의 어드레스 및 데이터 버스 요구가 발생됨에 따라, 상기 다수의 버스 장치로부터 상기 시스템 제어기로 상기 각 어드레스 및 데이터 버스 요구를 전송하는 제 1 수단과,상기 시스템 제어기로부터 상기 다수의 버스 장치로 상기 각 어드레스 및 데이터 버스 요구에 대한 응답을 전송하는 제 2 수단을 포함하되, 상기 시스템 제어기는 두 개 이상의 연속적인 버스 사이클상의 상기 각 어드레스 및 데이터 버스 요구중 하나의 송출을 낮은 우선순위의 버스 요구로서 취급하며, 상기 두 개 이상의 연속적인 버스 사이클상의 상기 각 어드레스 및 데이터 버스 요구중 하나의 상기 송출에 응답하여 버스 승인을 송출하기 전에, 상기 두 개 이상의 연속적인 버스 사이클상의 상기 각 어드레스 및 데이터 버스 요구중 하나의 상기 송출에 계속하여 수신된 버스 요구에 응답하여 버스 승인을 송출할 수 있는 컴퓨터 시스템.
  3. 하나 이상의 프로세서 및 하나 이상의 저장 장치를 포함하는 다수의 버스 장치와,시스템 제어기와,상기 다수의 버스 장치와 상기 시스템 제어기를 연결하는 버스 아키텍쳐와,상기 다수의 버스 장치에 의해 각각의 어드레스 및 데이터 버스 요구가 발생됨에 따라, 상기 다수의 버스 장치로부터 상기 시스템 제어기로 상기 각 어드레스 및 데이터 버스 요구를 전송하는 제 1 수단과,상기 시스템 제어기로부터 상기 다수의 버스 장치로 상기 각 어드레스 및 데이터 버스 요구에 대한 응답을 전송하는 제 2 수단을 포함하되, 상기 응답은 상기 각 어드레스 및 데이터 버스 요구의 우선순위 레벨에 따라 그리고 시스템 자원의 사용가능성(an availability of system resources)에 따라 상기 시스템 제어기에 의해 지시되는 컴퓨터 시스템.
  4. 시스템 버스를 통해 저장 장치에 연결된 다수의 버스 장치를 포함하고, 점 대 점 버스 아키텍쳐(a point-to-point bus architecture)를 통해 시스템 제어기에 연결된 멀티프로세서 시스템에 있어서, 상기 시스템 제어기는상기 다수의 버스 장치들중 제 1 버스 장치로부터 제 1 버스 요구를 수신하는 제 1 수단과,상기 제 1 수신 수단에 연결되어, 상기 제 1 버스 요구를 디코딩하는 제 1 디코더와,상기 제 1 디코더에 연결되어, 상기 다수의 버스 장치들중 상기 제 1 버스 장치로부터 수신된 상기 제 1 버스 요구를 임시 저장하는 제 1 다수의 버스 요구 래치(a first plurality of bus request latches)와,상기 다수의 버스 장치들중 제 2 버스 장치로부터 제 2 버스 요구를 수신하는 제 2 수단과,상기 제 2 수신 수단에 연결되어 상기 제 2 버스 요구를 디코딩하는 제 2 디코더와,상기 제 2 디코더에 연결되어 상기 다수의 버스 장치들중 상기 제 2 버스 장치로부터 수신된 상기 제 2 버스 요구를 임시 저장하는 제 2 다수의 버스 요구 래치와,상기 제 1 및 제 2 다수의 버스 요구 래치들중 각 하나의 출력에 연결되어, 상기 다수의 버스 장치들중 상기 제 1 및 제 2 버스 장치로부터의 상기 버스 요구들중에서 어느 버스 요구가 버스 승인받을지를 결정하는 큐잉 요구 우선순위화 로직(queued request prioritization logic)과,상기 제 1 및 제 2 디코더의 출력에 연결된 큐잉해제 요구 우선순위화 로직(unqueued request prioritization logic)과,상기 큐잉 요구 우선순위화 로직의 출력 및 상기 큐잉해제 우선순위화 로직의 출력에 연결된 버스 승인 발생 로직과,상기 버스 승인 발생 로직의 출력에 연결되어 상기 다수의 버스 장치로 버스 승인을 출력하는 제 1 및 제 2 출력 수단을 포함하는 멀티프로세서 시스템.
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