JPH0812355B2 - 液晶表示パネルの製造方法 - Google Patents
液晶表示パネルの製造方法Info
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- JPH0812355B2 JPH0812355B2 JP28783487A JP28783487A JPH0812355B2 JP H0812355 B2 JPH0812355 B2 JP H0812355B2 JP 28783487 A JP28783487 A JP 28783487A JP 28783487 A JP28783487 A JP 28783487A JP H0812355 B2 JPH0812355 B2 JP H0812355B2
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/1306—Details
- G02F1/1309—Repairing; Testing
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はアクティブマトリックス型液晶表示装置に用
いる液晶表示パネルの製造方法に関するものである。
いる液晶表示パネルの製造方法に関するものである。
従来の技術 近年、液晶表示装置の絵素数増大に伴って、走査線数
が増え、従来から用いられている単純マトリックス型液
晶表示装置では表示コストラストや応答速度が低下する
ため、各絵素にスイッチング素子を配置したアクティブ
マトリックス型液晶表示装置が利用されつつある。しか
しながら前記液晶表示装置に用いるアクティブマトリッ
クスアレイには数万個以上の薄膜トランジスタ（以後TF
Tと呼ぶ）を形成する必要がある。したがってすべての
アクティブマトリックスアレイを無欠陥で作製すること
は困難であり、現在の技術ではアクティブマトリックス
アレイ上に形成されたTFTを検査し、良否を判別する必
要がある。そこで容易にアクティブマトリックスアレイ
を検査することのできる液晶表示パネルの製造方法が待
ち望まれていた。
が増え、従来から用いられている単純マトリックス型液
晶表示装置では表示コストラストや応答速度が低下する
ため、各絵素にスイッチング素子を配置したアクティブ
マトリックス型液晶表示装置が利用されつつある。しか
しながら前記液晶表示装置に用いるアクティブマトリッ
クスアレイには数万個以上の薄膜トランジスタ（以後TF
Tと呼ぶ）を形成する必要がある。したがってすべての
アクティブマトリックスアレイを無欠陥で作製すること
は困難であり、現在の技術ではアクティブマトリックス
アレイ上に形成されたTFTを検査し、良否を判別する必
要がある。そこで容易にアクティブマトリックスアレイ
を検査することのできる液晶表示パネルの製造方法が待
ち望まれていた。
以下、従来の液晶表示パネルの製造方法について説明
する。
する。
第８図は液晶表示パネルの完成後の平面図およびAA′
線での断面図である。第８図において１はガラスなどの
絶縁基板、２はアクティブマトリックスアレイのゲート
信号線を駆動するためのIC（以後ゲート駆動用ICと呼
ぶ）、３はアクティブマトリックスアレイのソース信号
線を駆動するためのIC（以後ソース駆動用ICと呼ぶ）、
４は透明電極などが形成された対向電極基板、５は封止
樹脂、６は液晶表示パネルの表示領域、7,8は液晶を配
向させるための配向膜、９は液晶である。なお図面にお
いて説明に不要な箇所は省略してあり、また一部拡大あ
るいは縮小した部分が存在する。また同一番号，同一記
号の箇所は同一内容あるいは同一構成の部分である。以
上のことは以下の図面においても同様である。以下従来
のアクティブマトリックスアレイの製造方法について図
面を参照しながら説明する。説明を容易にするためゲー
ト信号線駆動用ICが装着される絶縁基板１近傍を図面に
あらわし説明する。第９図はアクティブマトリックスア
レイの一部拡大平面図である。第９図において10はゲー
ト信号線駆動用ICを装着するための端子電極、11はゲー
ト信号線、12はソース信号線、13はゲート信号線駆動用
ICを制御するための制御信号線である。また第10図はソ
ース信号線12とゲート信号線11の交差する部分の拡大平
面図である。第10図において14はTFTである。以上の図
面からあきらかなように絶縁基板１上にゲート信号線1
1,ソース信号線12,TFT14などが形成され、アクティブマ
トリックスアレイが作製される。次に絶縁基板１上に形
成されたTFTに不良がないか検査する検査工程がおこな
われる。第11図はアクティブマトリックスアレイの検査
方法および検査工程を説明するための説明図である。第
11図において15はTFTのT32に発生したゲート・ドレイン
関短絡欠陥、16,17はプローブ、18は抵抗値測定手段、G
1〜G4はゲート信号線、S1〜S4はソース信号線、T11〜T
44はTFT、P11〜P44は絵素電極である。検査方法として
はまず検査をおこなう絵素のTFTが接続されているゲー
ト信号線にプローブ16を圧接する。次に前記ゲート信号
線に接続されたTFTの絵素電極にプローブ17を圧接して
いくとともに、プローブ16と17間の抵抗値を抵抗値測定
手段18で測定する。TFTにゲート・ドレイン間短絡欠陥
が発生している場合、前記測定抵抗値は所定値よりも低
く測定されることにより欠陥を検出できる。以上の動作
をすべての絵素に対して行なう。以上の検査工程でTFT
の欠陥数が所定値以下のアクティブマトリックスアレイ
は次工程のはりあわせ，液晶注入工程を行なう。第12図
ははりあわせ，液晶注入工程をおえたところの液晶表示
パネルの平面図を示している。この工程では前工程をお
えたアクティブマトリックスアレイに配向膜などを形成
し、前記アクティブマトリックスアレイ上に対向電極基
板４に取りつけ、周辺部を封止樹脂５で封止し、前記ア
クティブマトリックスアレイと対向電極基板間に液晶を
注入する。なおアクティブマトリックスアレイに対向電
極基板４をとりつけた以後のものを液晶表示パネルとよ
ぶ。次に駆動IC装置工程をおこなう。第13図は駆動IC装
着工程が終了したときの液晶表示パネルの平面図を示し
ている。第13図であきらかなように端子電極10に駆動用
IC2を装着することにより液晶表示パネルは完成する。
線での断面図である。第８図において１はガラスなどの
絶縁基板、２はアクティブマトリックスアレイのゲート
信号線を駆動するためのIC（以後ゲート駆動用ICと呼
ぶ）、３はアクティブマトリックスアレイのソース信号
線を駆動するためのIC（以後ソース駆動用ICと呼ぶ）、
４は透明電極などが形成された対向電極基板、５は封止
樹脂、６は液晶表示パネルの表示領域、7,8は液晶を配
向させるための配向膜、９は液晶である。なお図面にお
いて説明に不要な箇所は省略してあり、また一部拡大あ
るいは縮小した部分が存在する。また同一番号，同一記
号の箇所は同一内容あるいは同一構成の部分である。以
上のことは以下の図面においても同様である。以下従来
のアクティブマトリックスアレイの製造方法について図
面を参照しながら説明する。説明を容易にするためゲー
ト信号線駆動用ICが装着される絶縁基板１近傍を図面に
あらわし説明する。第９図はアクティブマトリックスア
レイの一部拡大平面図である。第９図において10はゲー
ト信号線駆動用ICを装着するための端子電極、11はゲー
ト信号線、12はソース信号線、13はゲート信号線駆動用
ICを制御するための制御信号線である。また第10図はソ
ース信号線12とゲート信号線11の交差する部分の拡大平
面図である。第10図において14はTFTである。以上の図
面からあきらかなように絶縁基板１上にゲート信号線1
1,ソース信号線12,TFT14などが形成され、アクティブマ
トリックスアレイが作製される。次に絶縁基板１上に形
成されたTFTに不良がないか検査する検査工程がおこな
われる。第11図はアクティブマトリックスアレイの検査
方法および検査工程を説明するための説明図である。第
11図において15はTFTのT32に発生したゲート・ドレイン
関短絡欠陥、16,17はプローブ、18は抵抗値測定手段、G
1〜G4はゲート信号線、S1〜S4はソース信号線、T11〜T
44はTFT、P11〜P44は絵素電極である。検査方法として
はまず検査をおこなう絵素のTFTが接続されているゲー
ト信号線にプローブ16を圧接する。次に前記ゲート信号
線に接続されたTFTの絵素電極にプローブ17を圧接して
いくとともに、プローブ16と17間の抵抗値を抵抗値測定
手段18で測定する。TFTにゲート・ドレイン間短絡欠陥
が発生している場合、前記測定抵抗値は所定値よりも低
く測定されることにより欠陥を検出できる。以上の動作
をすべての絵素に対して行なう。以上の検査工程でTFT
の欠陥数が所定値以下のアクティブマトリックスアレイ
は次工程のはりあわせ，液晶注入工程を行なう。第12図
ははりあわせ，液晶注入工程をおえたところの液晶表示
パネルの平面図を示している。この工程では前工程をお
えたアクティブマトリックスアレイに配向膜などを形成
し、前記アクティブマトリックスアレイ上に対向電極基
板４に取りつけ、周辺部を封止樹脂５で封止し、前記ア
クティブマトリックスアレイと対向電極基板間に液晶を
注入する。なおアクティブマトリックスアレイに対向電
極基板４をとりつけた以後のものを液晶表示パネルとよ
ぶ。次に駆動IC装置工程をおこなう。第13図は駆動IC装
着工程が終了したときの液晶表示パネルの平面図を示し
ている。第13図であきらかなように端子電極10に駆動用
IC2を装着することにより液晶表示パネルは完成する。
発明が解決しようとする問題点 しかしながら従来の液晶表示パネルの製造方法では検
査工程において、各絵素電極にプローブを圧接してTFT
の良否の検査をする必要がある。そのためプローブによ
り絵素電極などを損傷するという問題点があり、またプ
ローブの位置決めなどに長時間を要し、絵素数が数万点
以上となるとTFTの全数検査は不可能であった。またゲ
ート信号線にプローブを圧接してアクティブマトリック
スアレイの検査をおこなう検査方法もあるが、この場合
すべてのゲート信号線に所定値電圧を印加する必要があ
る。前記電圧印加をおこたると、TFTのゲートはフロー
ティング状態となり、検査に影響をあたえ、正確な検査
をすることができない。しかしながらゲート信号線は通
常非常に微細な間隔で形成されており、すべてにプロー
ビングをすることは不可能である。したがって従来では
検査工程はほとんどおこなわれず、液晶表示パネルの完
成後に液晶表示パネルに表示させ、表示状態で欠陥点数
を検出することにより液晶表示パネルの良否を判定して
いた。ゆえに液晶表示パネル完成後に不良となることは
非常にコスト高につながるという問題点を有していた。
査工程において、各絵素電極にプローブを圧接してTFT
の良否の検査をする必要がある。そのためプローブによ
り絵素電極などを損傷するという問題点があり、またプ
ローブの位置決めなどに長時間を要し、絵素数が数万点
以上となるとTFTの全数検査は不可能であった。またゲ
ート信号線にプローブを圧接してアクティブマトリック
スアレイの検査をおこなう検査方法もあるが、この場合
すべてのゲート信号線に所定値電圧を印加する必要があ
る。前記電圧印加をおこたると、TFTのゲートはフロー
ティング状態となり、検査に影響をあたえ、正確な検査
をすることができない。しかしながらゲート信号線は通
常非常に微細な間隔で形成されており、すべてにプロー
ビングをすることは不可能である。したがって従来では
検査工程はほとんどおこなわれず、液晶表示パネルの完
成後に液晶表示パネルに表示させ、表示状態で欠陥点数
を検出することにより液晶表示パネルの良否を判定して
いた。ゆえに液晶表示パネル完成後に不良となることは
非常にコスト高につながるという問題点を有していた。
問題点を解決するための手段 上記問題点を解決するため本発明の液晶表示パネルの
製造方法はアクティブマトリックスアレイのゲート信号
線に少なくとも突起電極を有するゲート信号線駆動用IC
を装着し、前記駆動用ICを動作させ、前記アクティブマ
トリックスアレイの検査を行った後、前記駆動用ICを除
去し、次に前記絶縁基板上に対向電極基板を装着し、液
晶の注入，封止をおこなった後、突起電極および前記突
起電極上に導電性接合層を有するゲート信号線駆動用IC
およびソース信号線駆動用ICをアクティブマトリックス
アレイのゲート信号線およびソース信号線に装着するも
のである。
製造方法はアクティブマトリックスアレイのゲート信号
線に少なくとも突起電極を有するゲート信号線駆動用IC
を装着し、前記駆動用ICを動作させ、前記アクティブマ
トリックスアレイの検査を行った後、前記駆動用ICを除
去し、次に前記絶縁基板上に対向電極基板を装着し、液
晶の注入，封止をおこなった後、突起電極および前記突
起電極上に導電性接合層を有するゲート信号線駆動用IC
およびソース信号線駆動用ICをアクティブマトリックス
アレイのゲート信号線およびソース信号線に装着するも
のである。
作用 本発明はアクティブマトリックスアレイの検査をおこ
なうために、前記アレイ上に突起電極を有するゲート信
号線駆動用ICを装着する。前記駆動ICは突起電極を有し
ているため、通常前記アレイ上におくだけで電気的接続
がとれる。つぎに前記駆動用ICを動作させることによ
り、前記アレイの任意のゲート信号線にTFTを動作させ
る電圧および動作させない電圧をすべてのゲート信号線
に印加できるようになる。前記駆動用ICをうまく動作さ
せることにより、TFTの良否検査を絵素電極にプローブ
を圧接することなしに検査が可能となり、また微細間隔
で形成されたゲート信号線にプローブを圧接する必要も
なくなる。検査工程後、前記駆動用ICを前記アレイ上か
ら除去し、良品のアクティブマトリックスアレイのみを
次工程に流せばよい。
なうために、前記アレイ上に突起電極を有するゲート信
号線駆動用ICを装着する。前記駆動ICは突起電極を有し
ているため、通常前記アレイ上におくだけで電気的接続
がとれる。つぎに前記駆動用ICを動作させることによ
り、前記アレイの任意のゲート信号線にTFTを動作させ
る電圧および動作させない電圧をすべてのゲート信号線
に印加できるようになる。前記駆動用ICをうまく動作さ
せることにより、TFTの良否検査を絵素電極にプローブ
を圧接することなしに検査が可能となり、また微細間隔
で形成されたゲート信号線にプローブを圧接する必要も
なくなる。検査工程後、前記駆動用ICを前記アレイ上か
ら除去し、良品のアクティブマトリックスアレイのみを
次工程に流せばよい。
実施例 以下本発明の一実施例の液晶表示パネルの製造方法に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
第１図は液晶表示パネルのアクティブマトリックスア
レイの検査工程時のアクティブマトリックスアレイの平
面図である。第１図において19は突起電極を有する駆動
用IC（以後駆動用ICと呼ぶ）、第２図は駆動用IC19の平
面図およびBB′線での断面図である。第２図において20
はメッキ技術またはネイルヘッドボンディングの技術を
用いて数μｍから100μｍの高さのAuからなる突起電極
である。第１図で明らかなように少なくともアクティブ
マトリックスアレイのゲート信号線に第２図の駆動用IC
19を装着する。駆動用IC19の突起電極は容易に変形する
ことにより、駆動用ICとゲート信号線とは接続がとれ
る。また必要に応じて突起電極21または端子電極10上に
数十μｍの導電性接合層を形成しておく。前記導電性接
合層は接着剤としてエポキシ系，フェノール系等を主剤
とし、Ag,Au,Ni,C,SnO2などのフレークを混ぜた物であ
り、転写等の技術で形成する、前記導電性接合層を形成
することにより、より確実にかつ駆動用ICに多少の振動
を与えても位置ずれをおこさない装着をおこなうことが
できる。以上までの工程をおえたときのアクティブマト
リックスアレイの平面図およびBB′線での断面図を第３
図に示す。次にアクティブマトリックスアレイの検査工
程を行う。第４図および第５図はアクティブマトリック
スアレイの検査工程および検査方法を説明するための説
明図である。第４図は一絵素にTFTが１個の場合、第５
図は一絵素にTFTが２個の場合である。まず第４図の一
絵素にTFTが１個の場合について説明する。第４図にお
いてPS1〜PS4はソース信号線との接続手段、SS1〜SS4は
任意のソース信号線と電気的接続をとるための選択手
段、21は電圧などを検出するための電圧検出手段、23は
TFTのT22に発生したゲート・ドレイン間短絡欠陥であ
る。まず駆動用IC19を動作させ、ゲート信号線G1のみに
TFTを動作させる電圧（以後VONと呼ぶ）を印加し、他の
ゲート信号線にはTFTを動作させない電圧（以後VOFFと
呼ぶ）を印加する。その時順次選択手段SS1からSS4まで
選択的に閉じていき各ソース信号線に出力電圧がないか
信号検出手段21で測定する。次にゲート信号線G2のみに
VONを印加し、他のゲート信号線にはVOFFを印加する。
そして同じように選択手段SS1からSS4まで選択的に閉じ
ていき各ソース信号線に出力電圧がないか信号検出手段
21で測定する。今、短絡欠陥23が発生し、かつTFTのT22
が動作状態のため、選択手段SS2を閉じたさい、ゲート
信号線G2→短絡欠陥23→T22ドレイン→T22ソース→ソー
ス信号線S2→PS2→SS2→信号検出手段21なる電流経路が
生じるため、TFTのT22に欠陥が発生していることを検出
できる。以上の動作を順次すべてのゲート信号線に対し
ておこなう。次に一絵素にTFTが２個の場合について説
明する。第５図は検査方法を説明するための説明図であ
る。第５図においてTS11〜TS44およびTM11〜TM35はTF
T、QS2およびQS4は接続手段、US2およびUS4は選択手
段、22はソース信号線に電圧を印加するための信号印加
手段、24はTFTのTM22に発生したソース・ドレイン開短
絡欠陥である。まずTFTのゲート・ドレイン間短絡欠陥
の検出方法について説明する。まず駆動用IC19を動作さ
せ、ゲート信号線G1のみにVONを印加し、他のゲート信
号線にはVOFFを印加する。その時順次選択手段SS1からS
S5まで選択的に閉じていき各ソース信号線に出力電圧が
ないか信号検出手段21で測定する。以上の動作を第４図
の場合と同じようにすべてのゲート信号線に対しておこ
なう。第５図の場合ゲート信号線G4にVONを印加し、選
択手段SS3を閉じたときTFTのTM33に短絡欠陥23が発生か
つ動作状態であるため、ゲート信号線G4→短絡欠陥23→
TM33ドレイン→TM33ソース→ソース信号線S3→PS3→SS3
→信号検出手段21なる電流経路が生じるため、TFTのTM
33に欠陥が発生していることを検出できる。次にTFTの
ソース・ドレイン間短絡欠陥の検出方法について説明す
る。まず駆動用IC19を動作させ、ゲート信号線G1のみに
VONを印加し、他のゲート信号線にはVOFFを印加する。
次に選択手段US2およびUS4を閉じ、ソース信号線S2およ
びS4に信号印加手段22からの電圧を印加する。次に選択
手段SS1,SS3,SS5を順次選択的に閉じていき、各ソース
信号線S1,S3,S5に出力電圧がないか信号検出手段21で測
定する。次にゲート信号線G2のみにVONを印加し、前述
の動作をおこなう。以上の動作をすべてのゲート信号線
に対しておこなう。今第５図ではTFTのTM22にソース・
ドレイン間短絡欠陥24が発生しているため、ゲート信号
線G2にVONを印加し、TFTのTS22を動作状態にし、かつ選
択手段SS3を閉じたとき、信号印加手段22→US2→QS2→
ソース信号線S2→短絡欠陥23→P22→TFTのTS22→ソース
信号線S3→PS3→SS3→信号検出手段21なる電流経路が生
じるため、TFTのTM22に短絡欠陥が発生していることを
検出できる。以上のようにして駆動用IC19を用いて、ア
クティブマトリックスアレイの検査をおこなう。次には
りあわせ，液晶注入工程について説明する。前述の検査
工程でTFTの欠陥数が所定値以下のアクティブマトリッ
クスアレイは第６図に示すように駆動用IC19を除去す
る。第６図は駆動用IC19を除去したときのアクティブマ
トリックスアレイの平面図を示している。次に第６図の
アクティブマトリックスアレイに配向膜などを形成し、
前記アクティブマトリックスアレイ上に対向電極基板４
を取りつけ、周辺部を封止樹脂５で封止し、前記アクテ
ィブマトリックスアレイと対向電極基板間に液晶を注入
する。次に駆動IC装着工程をおこなう。第７図は駆動IC
装着工程が終了したときの液晶表示パネルの平面図を示
している。駆動用IC19は駆動用IC19の突起電極20上また
はアクティブマトリックスアレイの端子電極10上に導電
性接合層を形成し、アクティブマトリックスアレイの端
子電極10に位置決め後、電気オーブン，ヒートコラム等
を用いて加熱接着法により接続する。以上の工程により
液晶表示パネルは完成する。
レイの検査工程時のアクティブマトリックスアレイの平
面図である。第１図において19は突起電極を有する駆動
用IC（以後駆動用ICと呼ぶ）、第２図は駆動用IC19の平
面図およびBB′線での断面図である。第２図において20
はメッキ技術またはネイルヘッドボンディングの技術を
用いて数μｍから100μｍの高さのAuからなる突起電極
である。第１図で明らかなように少なくともアクティブ
マトリックスアレイのゲート信号線に第２図の駆動用IC
19を装着する。駆動用IC19の突起電極は容易に変形する
ことにより、駆動用ICとゲート信号線とは接続がとれ
る。また必要に応じて突起電極21または端子電極10上に
数十μｍの導電性接合層を形成しておく。前記導電性接
合層は接着剤としてエポキシ系，フェノール系等を主剤
とし、Ag,Au,Ni,C,SnO2などのフレークを混ぜた物であ
り、転写等の技術で形成する、前記導電性接合層を形成
することにより、より確実にかつ駆動用ICに多少の振動
を与えても位置ずれをおこさない装着をおこなうことが
できる。以上までの工程をおえたときのアクティブマト
リックスアレイの平面図およびBB′線での断面図を第３
図に示す。次にアクティブマトリックスアレイの検査工
程を行う。第４図および第５図はアクティブマトリック
スアレイの検査工程および検査方法を説明するための説
明図である。第４図は一絵素にTFTが１個の場合、第５
図は一絵素にTFTが２個の場合である。まず第４図の一
絵素にTFTが１個の場合について説明する。第４図にお
いてPS1〜PS4はソース信号線との接続手段、SS1〜SS4は
任意のソース信号線と電気的接続をとるための選択手
段、21は電圧などを検出するための電圧検出手段、23は
TFTのT22に発生したゲート・ドレイン間短絡欠陥であ
る。まず駆動用IC19を動作させ、ゲート信号線G1のみに
TFTを動作させる電圧（以後VONと呼ぶ）を印加し、他の
ゲート信号線にはTFTを動作させない電圧（以後VOFFと
呼ぶ）を印加する。その時順次選択手段SS1からSS4まで
選択的に閉じていき各ソース信号線に出力電圧がないか
信号検出手段21で測定する。次にゲート信号線G2のみに
VONを印加し、他のゲート信号線にはVOFFを印加する。
そして同じように選択手段SS1からSS4まで選択的に閉じ
ていき各ソース信号線に出力電圧がないか信号検出手段
21で測定する。今、短絡欠陥23が発生し、かつTFTのT22
が動作状態のため、選択手段SS2を閉じたさい、ゲート
信号線G2→短絡欠陥23→T22ドレイン→T22ソース→ソー
ス信号線S2→PS2→SS2→信号検出手段21なる電流経路が
生じるため、TFTのT22に欠陥が発生していることを検出
できる。以上の動作を順次すべてのゲート信号線に対し
ておこなう。次に一絵素にTFTが２個の場合について説
明する。第５図は検査方法を説明するための説明図であ
る。第５図においてTS11〜TS44およびTM11〜TM35はTF
T、QS2およびQS4は接続手段、US2およびUS4は選択手
段、22はソース信号線に電圧を印加するための信号印加
手段、24はTFTのTM22に発生したソース・ドレイン開短
絡欠陥である。まずTFTのゲート・ドレイン間短絡欠陥
の検出方法について説明する。まず駆動用IC19を動作さ
せ、ゲート信号線G1のみにVONを印加し、他のゲート信
号線にはVOFFを印加する。その時順次選択手段SS1からS
S5まで選択的に閉じていき各ソース信号線に出力電圧が
ないか信号検出手段21で測定する。以上の動作を第４図
の場合と同じようにすべてのゲート信号線に対しておこ
なう。第５図の場合ゲート信号線G4にVONを印加し、選
択手段SS3を閉じたときTFTのTM33に短絡欠陥23が発生か
つ動作状態であるため、ゲート信号線G4→短絡欠陥23→
TM33ドレイン→TM33ソース→ソース信号線S3→PS3→SS3
→信号検出手段21なる電流経路が生じるため、TFTのTM
33に欠陥が発生していることを検出できる。次にTFTの
ソース・ドレイン間短絡欠陥の検出方法について説明す
る。まず駆動用IC19を動作させ、ゲート信号線G1のみに
VONを印加し、他のゲート信号線にはVOFFを印加する。
次に選択手段US2およびUS4を閉じ、ソース信号線S2およ
びS4に信号印加手段22からの電圧を印加する。次に選択
手段SS1,SS3,SS5を順次選択的に閉じていき、各ソース
信号線S1,S3,S5に出力電圧がないか信号検出手段21で測
定する。次にゲート信号線G2のみにVONを印加し、前述
の動作をおこなう。以上の動作をすべてのゲート信号線
に対しておこなう。今第５図ではTFTのTM22にソース・
ドレイン間短絡欠陥24が発生しているため、ゲート信号
線G2にVONを印加し、TFTのTS22を動作状態にし、かつ選
択手段SS3を閉じたとき、信号印加手段22→US2→QS2→
ソース信号線S2→短絡欠陥23→P22→TFTのTS22→ソース
信号線S3→PS3→SS3→信号検出手段21なる電流経路が生
じるため、TFTのTM22に短絡欠陥が発生していることを
検出できる。以上のようにして駆動用IC19を用いて、ア
クティブマトリックスアレイの検査をおこなう。次には
りあわせ，液晶注入工程について説明する。前述の検査
工程でTFTの欠陥数が所定値以下のアクティブマトリッ
クスアレイは第６図に示すように駆動用IC19を除去す
る。第６図は駆動用IC19を除去したときのアクティブマ
トリックスアレイの平面図を示している。次に第６図の
アクティブマトリックスアレイに配向膜などを形成し、
前記アクティブマトリックスアレイ上に対向電極基板４
を取りつけ、周辺部を封止樹脂５で封止し、前記アクテ
ィブマトリックスアレイと対向電極基板間に液晶を注入
する。次に駆動IC装着工程をおこなう。第７図は駆動IC
装着工程が終了したときの液晶表示パネルの平面図を示
している。駆動用IC19は駆動用IC19の突起電極20上また
はアクティブマトリックスアレイの端子電極10上に導電
性接合層を形成し、アクティブマトリックスアレイの端
子電極10に位置決め後、電気オーブン，ヒートコラム等
を用いて加熱接着法により接続する。以上の工程により
液晶表示パネルは完成する。
なお本発明の製造方法の検査工程において選択手段お
よび接続手段は複数形成したが、接続手段が１つであっ
ても前記接続手段をソース信号線の形成間隔にあわせ
て、順次移動させていくことにより検査がおこなえるこ
とは明らかである。
よび接続手段は複数形成したが、接続手段が１つであっ
ても前記接続手段をソース信号線の形成間隔にあわせ
て、順次移動させていくことにより検査がおこなえるこ
とは明らかである。
発明の効果 本発明の製造方法は駆動用IC19をアクティブマトリッ
クスアレイに装着し、アクティブマトリックスアレイを
検査するものであるから、TFTの良否検査を絵素電極に
プローブを圧接することなしに行なうことができる。ま
た微細間隔で形成されたゲート信号線すべてに所定値の
電圧を印加することができるから、したがってゲート信
号線すべてにプローブを圧接したのと同様の効果が得ら
れ、かつ前記所定値の電圧は電気的に切りかえ可能であ
るから、非常に高速かつ正確な検査をおこなうことがで
きる。また従来のように液晶表示パネルを表示する前、
つまりアクティブマトリックスアレイの段階ですべての
TFTを検査し、良否の判別が可能であるから製造コスト
を大幅に低減させることができ、本発明の効果は大であ
る。
クスアレイに装着し、アクティブマトリックスアレイを
検査するものであるから、TFTの良否検査を絵素電極に
プローブを圧接することなしに行なうことができる。ま
た微細間隔で形成されたゲート信号線すべてに所定値の
電圧を印加することができるから、したがってゲート信
号線すべてにプローブを圧接したのと同様の効果が得ら
れ、かつ前記所定値の電圧は電気的に切りかえ可能であ
るから、非常に高速かつ正確な検査をおこなうことがで
きる。また従来のように液晶表示パネルを表示する前、
つまりアクティブマトリックスアレイの段階ですべての
TFTを検査し、良否の判別が可能であるから製造コスト
を大幅に低減させることができ、本発明の効果は大であ
る。
第１図，第６図および第７図は本発明の液晶表示パネル
の製造方法を説明するための説明図、第２図（ａ），
（ｂ）は駆動用ICの平面図および断面図、第３図
（ａ），（ｂ）は本発明の液晶表示パネルの製造上の一
工程段階での平面図および断面図、第４図および第５図
は本発明の液晶表示パネルの製造方法の検査工程および
検査方法を説明するための説明図、第８図（ａ），
（ｂ）は液晶表示パネル完成時の平面図および断面図、
第９図，第12図および第13図は従来の液晶表示パネルの
製造方法を説明するための説明図、第10図はアクティブ
マトリックスアレイの一部拡大平面図、第11図は従来の
液晶表示パネルの製造方法の検査工程および検査方法を
説明するための説明図である。 １……絶縁基板、２……ゲート駆動用IC、３……ソース
駆動用IC、４……対向電極基板、５……封止樹脂、６…
…表示領域、7,8……配向膜、９……液晶、10……端子
電極、11……ゲート信号線、12……ソース信号線、13…
…制御信号線、14……TFT、15……短絡欠陥、16,17……
プローブ、18……抵抗値測定手段、19……駆動用IC、20
……突起電極、21……信号検出手段、22……信号印加手
段、23,24……短絡欠陥、S1〜S4……ソース信号線、G1
〜G4……ゲート信号線、T11〜T44,TS11〜TS44,TM11〜TM
33……TFT、P11〜P44……絵素電極、PS1〜PS4……接続
手段、SS1〜SS4……選択手段、QS2,QS4……接続手段、U
S2,US4……選択手段。
の製造方法を説明するための説明図、第２図（ａ），
（ｂ）は駆動用ICの平面図および断面図、第３図
（ａ），（ｂ）は本発明の液晶表示パネルの製造上の一
工程段階での平面図および断面図、第４図および第５図
は本発明の液晶表示パネルの製造方法の検査工程および
検査方法を説明するための説明図、第８図（ａ），
（ｂ）は液晶表示パネル完成時の平面図および断面図、
第９図，第12図および第13図は従来の液晶表示パネルの
製造方法を説明するための説明図、第10図はアクティブ
マトリックスアレイの一部拡大平面図、第11図は従来の
液晶表示パネルの製造方法の検査工程および検査方法を
説明するための説明図である。 １……絶縁基板、２……ゲート駆動用IC、３……ソース
駆動用IC、４……対向電極基板、５……封止樹脂、６…
…表示領域、7,8……配向膜、９……液晶、10……端子
電極、11……ゲート信号線、12……ソース信号線、13…
…制御信号線、14……TFT、15……短絡欠陥、16,17……
プローブ、18……抵抗値測定手段、19……駆動用IC、20
……突起電極、21……信号検出手段、22……信号印加手
段、23,24……短絡欠陥、S1〜S4……ソース信号線、G1
〜G4……ゲート信号線、T11〜T44,TS11〜TS44,TM11〜TM
33……TFT、P11〜P44……絵素電極、PS1〜PS4……接続
手段、SS1〜SS4……選択手段、QS2,QS4……接続手段、U
S2,US4……選択手段。
Claims (1)
- 【請求項１】絶縁基板上に形成されたアクティブマトリ
ックスアレイのゲート信号線に少なくとも突起電極を有
するゲート信号線駆動用ICを装着し、前記駆動用ICを動
作させ、前記アクティブマトリックスアレイの検査を行
なった後、前記駆動用ICを除去し、次に前記絶縁基板上
に対向電極基板を装着し、液晶の注入，封止をおこなっ
た後、突起電極および前記突起電極上に導電性接合層を
有するゲート信号線駆動用ICおよびソース信号線駆動用
ICをアクティブマトリックスアレイのゲート信号線およ
びソース信号線に装着することを特徴とする液晶表示パ
ネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28783487A JPH0812355B2 (ja) | 1987-11-13 | 1987-11-13 | 液晶表示パネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28783487A JPH0812355B2 (ja) | 1987-11-13 | 1987-11-13 | 液晶表示パネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129235A JPH01129235A (ja) | 1989-05-22 |
| JPH0812355B2 true JPH0812355B2 (ja) | 1996-02-07 |
Family
ID=17722367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28783487A Expired - Lifetime JPH0812355B2 (ja) | 1987-11-13 | 1987-11-13 | 液晶表示パネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812355B2 (ja) |
-
1987
- 1987-11-13 JP JP28783487A patent/JPH0812355B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01129235A (ja) | 1989-05-22 |
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