JPH08122410A - Icテスタ - Google Patents

Icテスタ

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JPH08122410A
JPH08122410A JP6285979A JP28597994A JPH08122410A JP H08122410 A JPH08122410 A JP H08122410A JP 6285979 A JP6285979 A JP 6285979A JP 28597994 A JP28597994 A JP 28597994A JP H08122410 A JPH08122410 A JP H08122410A
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Abstract

(57)【要約】 【目的】 基準ストローブを較正するための遅延時間の
設定が短時間で調整できるICテスタを提供することに
ある。 【構成】この発明は、基準波形を複数の各コンパレータ
に加えてその判定タイミングを示す各コンパレータに割
当てられた判定ストローブを所定の周期で可変遅延回路
が自己の出力パルスのカウント値に応じて順次遅延させ
ながら各判定ストローブのタイミングで“H”、“L”
の判定結果を連続的に得て、この判定結果の連続から
“H”,“L”の変化点を検出し、この変化点に一致す
るように各判定ストローブの遅延時間を調整する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、ICテスタに関し、
詳しくは、短時間で効率よく各出力波形のタイミング調
整あるいは被検査デバイス(以下DUT)から判定コン
パレータへの入力波形について判定タイミングの調整が
できるようなタイミング補正回路に関する。
【0002】
【従来の技術】図3は、従来のICテスターの概略の構
成を示す。ICテスターは、テストプロセッサ(CP
U)1と、テスト用のパターンデータ[Dp ]を発生す
るパターン発生器(PG)2、レート信号[R]を発生
するレート信号発生器(RG)31、およびr個のタイ
ミングパルス発生器(TG)32を有するタイミング発
生部3、マルチプレクサ(MLPX)4、スキュー補正
用のプログラマブル遅延回路(DLY)52と波形フォ
ーマッタ(FMT)51、そしてこれの後ろに配置され
た遅延回路(DLY)54からなる回路をn個有する波
形生成部5、波形生成部5からのn個の出力[PT ]を
それぞれ受けるn個のドライバ(DRV)61よりなる
ドライバ部6、被検査デバイス(DUT)10のI/O
端子に対応して設けられたm個(m<n)のスイッチS
を有する切換回路部7、I/O端子に対応して設けられ
たm個のアナログコンパレータ(ACOM)81とm個
のデジタルコンパレータ(DCOM)82とよりなる判
定部8、およびレジズタ(REG)91と制御回路(C
ONT)92を有する検査結果データ処理部9等で構成
されている。
【0003】ここで、PG2が発生する各種のパターン
データ[Dp ]は、各FMT51にそれぞれ入力され
る。一方、各TG32は、レート信号[R]の入力によ
り各種のタイミングパルスを周期的に発生して出力す
る。このタイミングパルスには、エッジパルス[Eg ]
と、切換回路部7に対する切換信号[Sk ]および各D
COM82に対するストローブパルス[STB](以下
ストローブ[STB])などがある。各種タイミングパ
ルスのタイミングの調整用として、エッジパルス[Eg
]に対して、各FMT51の前後に遅延回路(DL
Y)52,54が設けられ、また、切換パルス[Sk ]
とストローブ[STB]に対して、それぞれの配線に遅
延回路(K・DLY)72と遅延回路(S・DLY)8
2とが設けられている。なお、(DLY)52,54,
K・DLY72,S・DLY83は同一の構造である
が、説明の便宜上、先頭にK,Sを付けて区別してお
く。
【0004】各タイミングパルスは、MPLX4を通っ
て波形生成部5に入力され、そのうちの各エッジパルス
[Eg ]はDLY52を経て各FMT51に供給され、
これとパターンデータ[Dp ]とによりテスト波形[P
T ]がそれぞれ生成される。各テスト波形[PT ]はD
LY52を経て対応するDRV61に入力され、DUT
10の各Iピンには、これらが直接印加され、各I/O
ピンには、切換回路部7の各スイッチSを通して印加さ
れる。ここで、FMT51は、タイミング発生部3から
のタイミング信号(発生波形の立上がりあるいは立下が
りタイミングを決めるエッジパルス[Eg ])を選択
し、PG3からの信号をパターンデータ[Dp ]として
受け、所定のモードに応じて波形整形して、例えば、N
RZ,RZ等の出力波形を生成する。
【0005】各スイッチSは、切換パルス[Sk ]によ
り所定のタイミングで切換えられ、各I/Oピンよりの
読出データ[DR ]は、判定部8の対応する各ACOM
81に入力されて二値化(デジタル化)され、この各デ
ータが各DCOM82に入力される。DCOM82には
PG2より期待データ[Dk ]が与えられて両者が比較
され、ストローブ[STB]の入力時点における両者の
比較結果が出力される。各DCOM82が出力する比較
結果は、検査結果データ処理部9の制御部(CONT)
92の制御により、レジスタ(REG)91の所定のエ
リアにそれぞれ記憶され、これらが解析されて各I/O
ピン対応にDUT10の良否が判定され、判定結果はC
PU1に送出される。その結果としてDUT10の評価
データが作成されてCPU1から出力される。
【0006】このようなICテスタにあっては、出力端
子の出力波形タイミングを合わせるために、スキュー補
正のためのプログラマブルな遅延線DLY52が各ドラ
イバの前後、特にその手前側に設けられている。それら
の遅延線の遅延量は、較正用ドライバと較正用コンパレ
ータによりあらかじめ調整された所定の遅延量に一致す
るように調整される。同様に、DUT10から出力され
る波形を受ける判定コンパレータへの入力波形に対して
も、その判定タイミングのストローブ[STB]につい
て同様に較正用ドライバあるいは遅延調整可能な基準波
形を発生するドライバと較正用コンパレータあるいは判
定用コンパレータにより同様な調整が行われる。
【0007】例えば、較正用ドライバと較正用コンパレ
ータによる調整は、まず、較正用ドライバにより発生し
た波形を較正用コンパレータが一定の遅延パスを経て受
けて、その受けるタイミングに合わせたストローブをプ
ログラマブルな遅延線で調整することで発生する。この
ようにして発生させたストローブを基準ストローブとし
て各ドライバの出力端子の波形がこの基準ストローブの
タイミングに合うように較正用コンパレータあるいは判
定用コンパレータで出力波形を検出しながら各ドライバ
手前のプログラマブルな遅延線の遅延量を調整する。
【0008】
【発明が解決しようとする課題】このようなことから、
ICテスタのタイミング補正回路としては、各出力対応
に較正用ドライバと較正用コンパレータが設けられた
り、あるいは、遅延調整可能な基準波形を発生するドラ
イバと較正用コンパレータあるいは判定用コンパレータ
が、各出力端子に切換スッチを介して接続されている。
その結果、較正は、各出力端子対応に順次行われる。そ
のために、基準ストローブの遅延時間の較正に時間がか
かる。さらに、各出力それぞれのプログラマブルな遅延
線の遅延値を順次調整する必要があるので、全体的なタ
イミング調整に時間がかかり過ぎる問題がある。この発
明の目的は、このような従来技術の問題点を解決するも
のであって、基準ストローブを較正するための遅延時間
の較正が短時間でできるICテスタを提供することにあ
る。この発明の他の目的は、基準ストローブを較正する
ための遅延時間の設定および各出力波形のタイミング補
正の調整が短時間できるICテスタを提供することにあ
る。
【0009】
【課題を解決するための手段】このような目的を達成す
るこの第1の発明のICテスタの特徴は、カウンタを有
し、自己の出力パルスを前記カウンタでカウントし、ス
トローブパルスを受け、前記カウンタのカウント値に応
じた遅延時間を前記ストローブパルスに与えて出力する
複数の可変遅延回路と、HIGHレベル(以下“H”)
からLOWレベル(以下“L”)あるいは逆の状態に変
化する基準波形をストローブパルスに同期して発生する
基準波形発生回路と、複数の可変遅延回路のそれぞれに
対応して設けられそれぞれが基準波形と対応する可変遅
延回路を経たストローブパルスとを受け、このストロー
ブパルスを受けたタイミングで基準波形が“H”あるい
は“L”のいずれかの状態にあるかを判定する複数のコ
ンパレータと、この複数のコンパレータのそれぞれに対
応して設けられそれぞれが対応するコンパレータから判
定結果を受け、この判定結果が変わったことを検出して
この検出に応じて判定結果を受けたコンパレータに対応
するストローブパルスに遅延時間を与えるカウンタのカ
ウント値を停止させる複数の判定結果変化点検出回路と
を備えていて、ストローブパルスを所定の周期で発生さ
せるものである。
【0010】そして、第2の発明のICテスタの特徴
は、前記の構成に加えて、“H”から“L”あるいは逆
の状態に変化する複数の出力波形のそれぞれの発生タイ
ミングを決定する回路のそれぞれに対応して設けられ、
カウンタを有し、自己の出力パルスをこのカウンタでカ
ウントし、それぞれが前記出力波形の発生タイミングを
決めるタイミングパルスを受け、前記カウンタのカウン
ト値に応じた遅延時間を前記タイミングパルスに与えて
出力する複数の可変遅延回路と、これら複数の遅延回路
のそれぞれに対応して設けられそれぞれが対応する可変
遅延回路から出力されたタイミングパルスに応じて波形
整形した出力波形をそれぞれ発生する複数の出力回路
と、基準波形と複数の出力回路から出力波形のそれぞれ
とを受けていずれか一方を選択し、出力波形を選択した
ときにはそれぞれの出力波形を入力信号としてそれを発
生した出力回路に対応するコンパレータにそれぞれ送出
し、基準波形を選択したときにはこれをコンパレータの
入力信号としてそれぞれのコンパレータにそれぞれ送出
する選択回路とを備えていて、前記の判定結果変化点検
出回路が、複数のコンパレータのそれぞれに対応して設
けられそれぞれが対応するコンパレータから判定結果を
受け、この判定結果が変わったことを検出し、選択回路
が基準波形を選択しているときには検出に応じて判定結
果を受けたコンパレータに対応するストローブ側の可変
遅延回路のカウンタのカウント値を停止させかつ選択回
路が出力波形を選択しているときには検出に応じて判定
結果を受けたコンパレータに対応する出力波形側の可変
遅延回路のカウンタのカウント値を停止させるものであ
って、選択回路により基準波形を選択してストローブパ
ルスを所定の周期で発生させてストローブ側の可変遅延
回路のカウンタを停止させ、選択回路により出力波形を
選択してストローブパルスを所定の周期で発生させると
ともに出力波形を前記所定の周期あるいは他の所定の周
期で発生させて出力波形側の可変遅延回路のカウンタを
停止させるものである。
【0011】
【作用】このように、基準波形を複数の各コンパレータ
に加えるとともに、その判定タイミングを示す各コンパ
レータに割当てられた各ストローブ、例えば、判定スト
ローブを所定の周期で可変遅延回路が自己の出力パルス
のカウント値に応じて順次遅延させながら各判定ストロ
ーブのそれぞれの遅延したタイミング位置で“H”、
“L”の判定結果を連続的に得る。そして、この判定結
果の連続から“H”から“L”あるいはその逆の変化点
を検出し、この変化点に一致するように各判定ストロー
ブの遅延時間を設定する。このことで各判定ストローブ
などの発生タイミングを較正することができる。しか
も、前記の各判定ストローブに設定する遅延時間は、カ
ウンタにより可変遅延回路が自己の出力パルスをカウン
トしていき、前記の変化点の検出時点でカウントを停止
をするようにしているので、原ストローブに対してほぼ
同時に遅延時間が設定できる。これにより短時間で多数
の判定ストローブの較正が可能になる。また、第2の発
明の構成で示すように、前記の較正された判定ストロー
ブを使用して出力波形のタイミング調整側の遅延時間も
同様にカウンタにより可変遅延回路が自己の出力パルス
をカウントしていき、前記の変化点の検出時点でカウン
トを停止をするようにすれば、出力波形のタイミング補
正につても短時間で容易に調整ができる。
【0012】
【実施例】図1は、この発明を適用したICテスタの波
形生成部と判定部を中心とするブロック図、図2は、判
定回路への入力波形のタイミングと判定結果との関係の
説明図である。図1において、50は、波形発生部であ
って、図3の波形発生部5に対応している。FMT51
の手前にある可変遅延回路53の構成がDLY52とは
相違している。なお、FMT51の後ろにあるDLY5
4も可変遅延回路53に変更してもよいが、スキュー補
正の調整制御が複雑になるので、説明の都合上、ここで
は、手前側の遅延回路52だけを可変遅延回路53に換
えた実施例について説明する。また、図1では、判定部
8の判定結果を受ける停止制御回路16が設けられ、さ
れに、切換スイッチ回路11と、基準波形発生回路17
とが設けられている。さらに、図3のS・DLY83に
換えて可変遅延回路53と同様な較正の可変遅延回路8
4が設けられている。基準波形発生回路17は、MLP
X4からストローブ[STB]を受けてこれの発生に応
じてこれの周期で図2(c) に示す“L”から“H”へと
移行する基準波形18を発生する。ICテスタの全体的
な構成は、図3に示すところであるので、前記以外の構
成は、図1では、同一符号で示し、その一部を割愛して
ある。
【0013】図3におけるFMT51は、ここでは、説
明の都合上、FMT51a,51b,…,51m,51
n,…,51pからなるものとし、FMT51の後ろに
あるDLY54は、DLY54a,54b,…,54
m,54n,…,54pからなるものとする。また、D
RV61もDRV61a,61b,…,61m,61
n,…,61pからなるものとする。同様に、ACOM
81は、ACOM81a,81b,…,81mからな
り、DCOM82は、DCOM82a,82b,…,8
2mからなるものとする。ここで、前記ドライバの出力
のうちDRV61a,61b,…,61mの出力側は、
I/O専用ピンに対応し、DRV61n,…,61pの
出力側は、I専用ピンに対応している。ところで、以下
の説明では、添字のa,b,m,n,pを削除した数字
は、各添字を付した回路を代表するものとして使用す
る。
【0014】可変遅延回路53は、前記のFMT51に
対応して53a,53b,…,53m,53n,…,5
3pからなる。判定ストローブ[STB]のタイミング
調整をする可変遅延回路84は、前記のDCOM82に
対応して可変遅延回路84a,84b,…,84mから
なる。これら可変遅延回路の構成は、同じである。可変
遅延回路53a,53b,…,53mは、それぞれ遅延
回路(DLY)530a,530b,…,530m,5
30n,…,530pとこれら遅延回路それぞれの遅延
時間を決定するカウンタ531a,531b,…,53
1m,531n,…,531pとゲート回路532a,
532b,…,532m,532n,…,532pとを
有していて、各カウンタ531(カウンタ531a,5
31b,…,531m,531n,…,531p)に設
定されるカウント値を各遅延回路530(遅延回路53
0a,530b,…,530m,530n,…,530
p)がそれぞれ受け、受けたカウント値によりその遅延
回路のパスが選択されて選択されたパスにより決定され
る遅延時間が遅延回路530の遅延時間になり、エッジ
パルスEgをその時間分遅延させてFMT51に出力す
る。なお、この遅延時間は、通常、そのカウント値×単
位遅延時間δ(図2(d) 参照)になる。
【0015】ゲート回路532(ゲート回路532a,
532b,…,532m,532n,…,532p)
は、DLY530の出力と停止制御回路16からの制御
信号とを受けて、制御信号がある間、DLY530の出
力をカウンタ531に送出して、出力の数をカウントさ
せる。このDLY530の出力は、可変遅延回路53自
体の出力であるので、可変遅延回路53は、自己の出力
(遅延を与えたエッジパルスEg)をカウンタ531で
カウントすることになる。可変遅延回路84a,84
b,…,84mも可変遅延回路53と同様にMPLX4
から原ストローブSTをそれぞれが受ける遅延回路84
0a,840b,840i,…,840mとこれら遅延
回路それぞれの遅延時間を決定するカウンタ841a,
841b,…,841mとゲート回路842a,842
b,…,842mとを有していて、各回路は前記の可変
遅延回路6と同様な関係に置かれている。そして、その
出力として遅延させた判定ストローブSTa,STb,
STi,…,STmとを発生する。そして、各判定スト
ローブ[STB]の出力は、アウンタ841に加えられ
る。各判定ストローブ[STB]は、可変遅延回路84
自体の出力であるので、可変遅延回路84は、自己の出
力(遅延を与えたストローブ[STB])をカウンタ8
41でカウントすることになる。
【0016】ACOM81は、入力信号を二値化してデ
ジタル値にし、それぞれに対応して設けられたDCOM
82a,83b,…,83mに送出する。これらの回路
は、前記したようにDUT10の出力波形について期待
値と比較して判定を行う判定部8の回路である。したが
って、これらの回路の数mは、I/O専用ピンに対応す
る数だけ設けられてる。I専用ピンは、ここでは、I/
O専用ピンと同じか、これより少ない数として扱うが、
これより多い場合には、単に切換回路を設けてそれぞれ
のACOM81a,81b,…,81mに時分割制御の
タイミングでそれぞれを接続すればよいので、図面上で
は煩雑さを避けるためにこのような切換回路による接続
は図示していない。
【0017】ACOM81a,81b,…,81mは、
それぞれI/O専用ピンのDRV61a,61b,…,
61mからの信号をそれぞれに対応するスイッチ回路1
1のスイッチ12a,12b,…,12mを介して受け
る。また、ACOM81a,81b,…,81mは、そ
れぞれI専用ピンのDRV61n,…,61pからの信
号をそれぞれに対応するスイッチ回路11のスイッチ1
3a,13b,…,13kを介して受ける。さらに、A
COM81a,81b,…,81mは、基準波形発生回
路17からの信号をそれぞれに対応するスイッチ回路1
1のスイッチ14a,14b,…,14mを介して受け
る。
【0018】各ACOM81(81a,81b,…,8
1m)は、これに接続するスイッチ12,13,14の
いずれかがONされたときに、DRV61a,61b,
…,61m、DRV61n,…,61pの出力波形、そ
して基準波形発生回路17からの基準波形18(図2
(c) 参照)のいずれかが選択されてそれぞれの信号をm
個パラレルに受ける。なお、スイッチ12(スイッチ1
2a,12b,…,12m),スイッチ13(スイッチ
13a,13b,…,13k)、スイッチ14(スイッ
チ14a,14b,…,14m)は、CPU1からの制
御信号を受けてON/OFFされる。各DCOM82
(DCOM82a,82b,…,82m)は、例えば、
入力される二値化信号が判定ストローブ[STB]の発
生タイミング時点で“H”になっているときにパス
(P,合格)となり、“L”になっているときにフェイ
ル(F,不合格)となる判定結果に応じて、パスP,フ
ェイルFに対応する“H”,“L”の信号を発生して停
止制御回路16へと送出する。
【0019】停止制御回路16は、CPU1からの制御
信号に応じて各可変遅延回路53,84およびそれらの
ゲート回路532,842にゲート信号を送出するもの
であって、各DCOM82の判定結果信号を受けてパス
PからフェイルFへと移行する判定結果の変化点あるい
はその逆方向の変化点を検出する変化点検出回路160
a,160b,…,160mを備えている。そして、各
変化点検出回路160は、例えば、2段のシフトレジス
タと各段のフリッププロップの出力のイックスクルーシ
ブORを採る排他論理和回路とにより構成され、各段が
“1”,“0”あるいは“0”“1”になったときに排
他論理和回路の出力を変化点の検出出力とする回路であ
る。そして、各変化点検出回路160のいずれかにおい
て判定結果に変化点が検出された時点で各可変遅延回路
53(可変遅延回路53a,53b,…,53mあるい
は可変遅延回路53n,…,53p)あるいは各可変遅
延回路84(可変遅延回路84a,84b,…,84
m)のうち変化点が検出されたDCOM82に対応する
ゲート回路532(ゲート回路532a,532b,
…,532mあるいはゲート回路532n,…,532
p)あるいはゲート回路842(ゲート回路842a,
842b,…,842m)に送出しているゲート信号を
OFFする。これにより、変化点が検出されたカウンタ
に対応するゲートが閉じられ、カウンタ531あるいは
841のカウントが停止してそれに対応する遅延回路の
遅延時間がカウンタのカウント値で設定される値にな
る。
【0020】さて、タイミング調整は、まず、各判定ス
トローブ[STB](判定ストローブSTa,STb,
STi,…,STm)のタイミングの較正を行い、次に
I/O専用ピンのタイミング調整、そしてI専用ピンの
タイミング調整について行う。なお、I/O専用ピンと
I専用ピンとはどちらが先にタイミング調整されてもよ
い。なお、各判定ストローブ[STB](判定ストロー
ブSTa,STb,…,STm)のタイミングの較正の
ときには、各変化点検出回路160がフェイルFからパ
スPの変化点の検出を行い、I/O専用ピンあるいはI
専用ピンのタイミング調整のときには、各変化点検出回
路160がパスPからフェイルFの変化点の検出を行う
ものとして以下図2を参照して説明する。CPU1は、
スイッチ回路11の各スイッチ14に制御信号を送出し
てこれらをON状態にする。そして、停止制御回路16
を起動して各可変遅延回路84のゲート回路842に対
してゲート信号を発生させるとともに基準波形発生回路
17を動作させて原ストローブSTの発生周期に対応し
て基準波形18を順次発生して各ACOM81に加え
る。
【0021】その結果、図2に示すように、その(a) に
示すエッジパルスEg/ストローブSTを原ストローブ
STとすれば、これを受ける都度、各カウンタ841の
値(図2(b) 参照)がカウントアップされ、この原スト
ローブSTが発生する都度、各ACOM81から各DC
OM82に入力される二値化された基準波形18(図2
(c) 参照)が発生し、これに対して判定ストローブ[S
TB]が順次δだけ遅延されていく。なお、当然のこと
ながら、MLPX4から各可変遅延回路84に加えられ
るストローブ遅延前の原ストローブSTは、判定ストロ
ーブSTaからSTmまでがエッジパルスEgの発生周
期T(図2(a) 参照)の間に配置されるようなタイミン
グで所定の周期で発生する(図2(e) 参照)。各DCO
M82では、それぞれ判定ストローブ[STB]を受け
ているので、それぞれが受けた判定ストローブ[ST
B]のタイミングで二値化波形18が“H”のときには
パスPの信号を発生し、“L”の場合はフェイルFの信
号を発生する(図2(d) 参照)。そこで、ある判定スト
ローブSTiについてのDCOM82の判定結果は、F
FFP(図2(d) 参照)となる。判定ストローブSTi
は、図2(e) に示す判定ストローブSTa,STb,
…,STmの1つであり、ストローブ全体は、原ストロ
ーブSTに対して図2(e) に示すような関係になる。一
方、ACOM81に加えられる二値化基準波形18が発
生するタイミングは等しいので、パスPの前にあるフェ
イルFの個数は、判定ストローブ[STB]のタイミン
グ(その位置)に応じて変化する。このFの数がその判
定ストローブ[STB]のタイミングのずれ量を表して
いる。なお、ここでは、基準波形発生回路17から各D
COM82までの配線パスでの遅延時間は等しいものと
仮定する。また、各出力波形の出力側(切換スイッチ回
路部7の各スイッチSの切換端子部)から各DCOM8
2までの配線パスでの遅延時間も等しいものと仮定す
る。ところで、前記は、波形の立上がり状態であるが、
立下がり状態では、前記の判定結果は、逆になる。変化
点の検出も逆になる。さらに、波形の状態“H”,
“L”についてパスPとフェイルFとの関係を逆にすれ
ば、判定結果も逆になり、検出関係も逆になる。したが
って、判定結果の変化点は、相対的に決定されることに
なる。
【0022】ここでは、基準波形18を“L”から
“H”への立上がり状態であるとする。そこで、フェイ
ルFからパスPへと移行する変化点の位置に各判定スト
ローブ[STB](図2(d) では、判定ストローブST
i)を一致させる。このようにすれば、二値化基準波形
18の“H”,“L”のスレシュホールドTH(図2
(d)参照)の位置にほぼ一致するようなタイミングに各
判定ストローブ[STB]の発生タイミングを較正でき
る。これによりそれぞれ判定ストローブSTaからST
mについてそれぞれの判定結果が1原ストローブSTご
とに得られ、その各判定結果は、基準波形18のδ遅延
ごとの結果になり、これにより各判定ストローブ[ST
B]のタイミングについて判定がなされる。
【0023】各変化点検出回路160は、判定結果の変
化点を検出してそれぞれの検出タイミングに応じてそれ
ぞれが検出した時点でゲート回路842へのゲート信号
を停止する。その結果、それぞれのゲート回路842の
ゲートがそれぞれの検出タイミングに応じてそれぞれ閉
じて、各カウンタ841は、各変化点に対応するそれぞ
れのタイミングに合わせたカウント値に設定される。そ
こで、各遅延回路84の遅延時間は、それぞれの変化点
に一致するタイミングとなり、各判定ストローブ[ST
B]は自動的に同じタイミングに較正される。
【0024】次に、I/O専用ピンのタイミング調整を
行う。このときには、スイッチ回路11の各スイッチ1
4はOFFされて、CPU1から各スイッチ12をON
する制御信号が送出される。なお、図2(a) のエッジパ
ルスEg/ストローブSTのパルスをエッジパルスEg
とする。また、ことときには、パターンデータ[Dp]
もエッジパルスEgと同様な周期で発生させてFMT5
1に加えれることはもちろんである。タイミング発生部
3からMLPX4を介して得られるこのエッジパルスE
gを同時に各可変遅延回路53に加えてPG3からの波
形データに対応した波形をFMT51において各可変遅
延回路53で遅延させたエッジパルスEgでパターンデ
ータ[PT ]を波形整形してDRV61に加えて前記の
基準波形18に換えてこの基準波形18と同様な“L”
から“H”へと変化する立上がり出力波形を所定の周期
で発生させる。各ACOM81に加えられる基準波形1
8に換えて、これを各スイッチ12を介して各ACOM
81に加える。前記の所定の周期は、原ストローブST
の周期に同期し、これに対応するものであってもよい
が、必ずしも同じである必要はない。これは、判定が単
に変化点を検出だけであり、順次遅延した出力波形が発
生すればよいからである。しかし、遅延時間が粗いとき
には、できるだけ原ストローブSTの周期に同期させて
遅延させるべきである。所定の周期で発生する出力波形
は、判定ストローブ[STB]に対しては基準波形18
の場合とは逆の関係になる。すなわち、判定ストローブ
[STB]の位置は固定であり、出力波形側がその発生
の都度順次δだけ遅延される。したがって、この場合に
は、パスPからフェイルFの変化点を検出することにな
る。
【0025】一方、停止制御回路16から各可変遅延回
路53a,53b,…,53mのゲート回路532にゲ
ート信号が送出され、前記の較正された各判定ストロー
ブ[STB]が各DCOM82に送出される。前記と同
様に変化点がそれぞれの変化点検出回路160により検
出されて、それぞれの検出タイミングに応じてそれぞれ
のゲート信号が停止する。その結果、前記と同様に、各
可変遅延回路53a,53b,…,53mのゲート回路
532のゲートがそれぞれの検出タイミングで閉じて各
可変遅延回路53a,53b,…,53mのカウンタ5
31のカウント値がそれぞれ設定される。各可変遅延回
路53a,53b,…,53mの遅延回路530の遅延
時間は、ぞれぞれの変化点に一致するタイミングとな
り、各判定ストローブ[STB]は同一のタイミングに
較正されているので、各可変遅延回路53a,53b,
…,53mは、自動的に同じタイミングが一致するよう
な遅延時間に補正される。
【0026】次に、I専用ピンのタイミング調整を行
う。このときには、スイッチ回路11の各スイッチ12
はOFFされて、CPU1からスイッチ13をONする
制御信号が送出される。それ以外は、各可変遅延回路5
3a,53b,…,53mが各可変遅延回路53n,
…,53pに換わるだけであって、前記のI/O専用ピ
ンのタイミング調整と同じ手順で行われる。以上のよう
にして、各可変遅延回路の遅延時間を各出力波形のタイ
ミングが一致するように自動的に設定することができ
る。
【0027】ところで、実施例の判定結果の変化点を検
出する変化点検出回路は、“H”をパスとし、“L”を
フェイルとしているが、これらは逆であってもよく、波
形の立下がり状態を検出する場合には、フェイルとパス
の関係は逆にしてもよい。したがって、実施例の変化点
検出回路は、パスPからフェイルFへと移行する変化点
を検出するものであるが、判定結果は、検出する論理レ
ベルと波形の状態との関係で決定されるので、変化点検
出回路がフェイルFからパスPへと移行する変化点を検
出するものであってもよいことはもちろんである。
【0028】また、実施例では、ストローブやエッジパ
ルスを所定の周期で発生して1回の測定で測定結果を得
るようにしているが、この発明は、さらに数回ある測定
周期で行って、各可変遅延回路の遅延時間を設定するよ
うにしてもよい。この場合に、複数回変化点のデータを
採取してその平均値を遅延時間を設定するカウンタにセ
ットするようにしてもよい。
【0029】
【発明の効果】この発明にあっては、基準波形を複数の
各コンパレータに加えるとともに、その判定タイミング
を示す各コンパレータに割当てられた各ストローブ、例
えば、判定ストローブを所定の周期で可変遅延回路が自
己の出力パルスのカウント値に応じて順次遅延させなが
ら各ストローブのそれぞれの遅延したタイミング位置で
“H”、“L”の判定結果を連続的に得て、この判定結
果の連続から“H”,“L”の変化点を検出し、この変
化点に一致するように各ストローブの遅延時間を調整す
るようにしているので、各ストローブの発生タイミング
を同時に多数較正することができる。しかも、各ストロ
ーブに設定する遅延時間は、カウンタにより可変遅延回
路が自己の出力パルスをカウントしていき、前記の変化
点の検出時点でカウントを停止をするようにしているの
で、多数のストローブに対してほぼ同時に遅延時間が設
定できる。その結果、短時間で多数のストローブの較正
が可能になる。また、このようにして較正されたストロ
ーブを使用して出力波形のタイミング調整側の遅延時間
も同様にカウンタにより可変遅延回路が自己の出力パル
スをカウントしていき、前記の変化点の検出時点でカウ
ントを停止をするようにすれば、出力波形のタイミング
補正につても短時間で容易に調整ができる。
【図面の簡単な説明】
【図1】図1は、この発明を適用したICテスタの波形
生成部と判定部を中心とするブロック図である。
【図2】図2は、判定回路への入力波形のタイミングと
判定結果との関係の説明図である。
【図3】図1は、従来のICテスタの全体的な構成を示
す概要図である。
【符号の説明】
1…テスト用プロセッサ(CPU)、2…タイミング発
生部、3…パターン発生器(PG)、4…マルチプレク
サ(MLPX)、5…波形発生部、6…ドライバ部、7
…切換回路部、8…判定部、9…検査結果データ処理
部、10…被検査デバイス(DUT)、11…スイッチ
回路、12,13,14…スイッチ、16…停止制御回
路、17…基準波形発生回路、18…基準波形、51,
51a,51b,51m,51n,51p…波形フォー
マッタ(FMT)、53,53a,53b,53m,5
3n,53p…可変遅延回路、61,61a,61b,
61m,61n,61p…ドライバ(DRV)、84,
84a,84b,84m…可変遅延回路、81,81
a,81b,81m…アナログコンパレータ(ACO
M)、82,82a,82b,82m…デジタルコンパ
レータ(DCOM)、STB,STa,STb,ST
i,STm…判定ストローブパルス、160,160
a,160b,160m…変化点検出回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】カウンタを有し、自己の出力パルスを前記
    カウンタでカウントし、ストローブパルスを受け、前記
    カウンタのカウント値に応じた遅延時間を前記ストロー
    ブパルスに与えて出力する複数の可変遅延回路と、カウ
    ンタを有し、自己の出力パルスを前記カウンタでカウン
    トし、ストローブパルスを受け、前記カウンタのカウン
    ト値に応じた遅延時間を前記ストローブパルスに与えて
    出力する複数の可変遅延回路と、 HIGHレベルからLOWレベルあるいは逆の状態に変
    化する基準波形を前記ストローブパルスに同期して発生
    する基準波形発生回路と、 前記複数の可変遅延回路のそれぞれに対応して設けられ
    それぞれが前記基準波形と対応する前記可変遅延回路を
    経たストローブパルスとを受け、このストローブパルス
    を受けたタイミングで前記基準波形がHIGHレベルあ
    るいはLOWレベルのいずれかの状態にあるかを判定す
    る複数のコンパレータと、 この複数のコンパレータのそれぞれに対応して設けられ
    それぞれが対応する前記コンパレータから判定結果を受
    け、この判定結果が変わったことを検出してこの検出に
    応じて前記判定結果を受けた前記コンパレータに対応す
    る前記ストローブパルスに遅延時間を与える前記カウン
    タのカウント値を停止させる複数の判定結果変化点検出
    回路とを備え、前記ストローブパルスを所定の周期で発
    生させるICテスタ。
  2. 【請求項2】HIGHレベルからLOWレベルあるいは
    逆の状態に変化する複数の出力波形のそれぞれの発生タ
    イミングを決定する回路のそれぞれに対応して設けら
    れ、カウンタを有し、自己の出力パルスをこのカウンタ
    でカウントし、それぞれが前記出力波形の発生タイミン
    グを決めるタイミングパルスを受け、前記カウンタのカ
    ウント値に応じた遅延時間を前記タイミングパルスに与
    えて出力する複数の第1の可変遅延回路と、 これら複数の第1の遅延回路のそれぞれに対応して設け
    られそれぞれが対応する前記第1の可変遅延回路から出
    力された前記タイミングパルスに応じて波形整形した前
    記出力波形をそれぞれ発生する複数の出力回路と、 前記複数の出力回路のそれぞれに対応して設けられ、カ
    ウンタを有し、自己の出力パルスをこのカウンタでカウ
    ントし、それぞれがストローブパルスを受け、このカウ
    ンタのカウント値に応じた遅延時間を前記ストローブパ
    ルスに与えて出力する複数の第2の可変遅延回路と、 前記複数の出力回路のそれぞれに対応して設けられそれ
    ぞれが入力信号と対応する前記第2の可変遅延回路から
    出力されたストローブパルスとを受け、このストローブ
    パルスを受けたタイミングで前記入力信号の波形が前記
    HIGHレベルあるいはLOWレベルのいずれかの状態
    にあるかを判定する複数のコンパレータと、 前記HIGHレベルからLOWレベルあるいは逆の状態
    に変化する基準波形を前記ストローブパルスに応じて発
    生する発生する基準波形発生回路と、 前記基準波形と前記複数の出力回路から前記出力波形の
    それぞれとを受けていずれか一方を選択し、前記出力波
    形を選択したときにはそれぞれの出力波形を前記入力信
    号としてそれを発生した前記出力回路に対応する前記コ
    ンパレータにそれぞれ送出し、前記基準波形を選択した
    ときにはこれを前記入力信号としてそれぞれの前記コン
    パレータにそれぞれ送出する選択回路と、 前記複数のコンパレータのそれぞれに対応して設けられ
    それぞれが対応する前記コンパレータから判定結果を受
    け、この判定結果が変わったことを検出し、前記選択回
    路が前記基準波形を選択しているときには前記検出に応
    じて前記判定結果を受けた前記コンパレータに対応する
    前記第2の可変遅延回路のカウンタのカウント値を停止
    させかつ前記選択回路が前記出力波形を選択していると
    きには前記検出に応じて前記判定結果を受けた前記コン
    パレータに対応する前記第1の可変遅延回路のカウンタ
    のカウント値を停止させる複数の判定結果変化点検出回
    路とを備え、前記選択回路により前記基準波形を選択し
    て前記ストローブパルスを所定の周期で発生させて前記
    第2の可変遅延回路のカウンタを停止させ、前記選択回
    路により前記出力波形を選択して前記ストローブパルス
    を所定の周期で発生させるとともに前記出力波形を前記
    所定の周期あるいは他の所定の周期で発生させて前記第
    1の可変遅延回路のカウンタを停止させるICテスタ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001183432A (ja) * 1999-12-28 2001-07-06 Advantest Corp タイミング調整方法、半導体試験装置におけるタイミングキャリブレーション方法
JP2005321401A (ja) * 2004-05-03 2005-11-17 Agilent Technol Inc 集積回路テスタ用のピンカプラ
JP2008157881A (ja) * 2006-12-26 2008-07-10 Yokogawa Electric Corp タイミング検査装置

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