JPH08122410A - Ｉｃテスタ - Google Patents

Abstract

(57)【要約】 【目的】 基準ストローブを較正するための遅延時間の
設定が短時間で調整できるＩＣテスタを提供することに
ある。 【構成】この発明は、基準波形を複数の各コンパレータ
に加えてその判定タイミングを示す各コンパレータに割
当てられた判定ストローブを所定の周期で可変遅延回路
が自己の出力パルスのカウント値に応じて順次遅延させ
ながら各判定ストローブのタイミングで“Ｈ”、“Ｌ”
の判定結果を連続的に得て、この判定結果の連続から
“Ｈ”，“Ｌ”の変化点を検出し、この変化点に一致す
るように各判定ストローブの遅延時間を調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣテスタに関し、
詳しくは、短時間で効率よく各出力波形のタイミング調
整あるいは被検査デバイス（以下ＤＵＴ）から判定コン
パレータへの入力波形について判定タイミングの調整が
できるようなタイミング補正回路に関する。

【０００２】

【従来の技術】図３は、従来のＩＣテスターの概略の構
成を示す。ＩＣテスターは、テストプロセッサ（ＣＰ
Ｕ）１と、テスト用のパターンデータ［Ｄp ］を発生す
るパターン発生器（ＰＧ）２、レート信号［Ｒ］を発生
するレート信号発生器（ＲＧ）３１、およびｒ個のタイ
ミングパルス発生器（ＴＧ）３２を有するタイミング発
生部３、マルチプレクサ（ＭＬＰＸ）４、スキュー補正
用のプログラマブル遅延回路（ＤＬＹ）５２と波形フォ
ーマッタ（ＦＭＴ）５１、そしてこれの後ろに配置され
た遅延回路（ＤＬＹ）５４からなる回路をｎ個有する波
形生成部５、波形生成部５からのｎ個の出力［ＰT ］を
それぞれ受けるｎ個のドライバ（ＤＲＶ）６１よりなる
ドライバ部６、被検査デバイス（ＤＵＴ）１０のＩ／Ｏ
端子に対応して設けられたｍ個（ｍ＜ｎ）のスイッチＳ
を有する切換回路部７、Ｉ／Ｏ端子に対応して設けられ
たｍ個のアナログコンパレータ（ＡＣＯＭ）８１とｍ個
のデジタルコンパレータ（ＤＣＯＭ）８２とよりなる判
定部８、およびレジズタ（ＲＥＧ）９１と制御回路（Ｃ
ＯＮＴ）９２を有する検査結果データ処理部９等で構成
されている。

【０００３】ここで、ＰＧ２が発生する各種のパターン
データ［Ｄp ］は、各ＦＭＴ５１にそれぞれ入力され
る。一方、各ＴＧ３２は、レート信号［Ｒ］の入力によ
り各種のタイミングパルスを周期的に発生して出力す
る。このタイミングパルスには、エッジパルス［Ｅg ］
と、切換回路部７に対する切換信号［Ｓk ］および各Ｄ
ＣＯＭ８２に対するストローブパルス［ＳＴＢ］（以下
ストローブ［ＳＴＢ］）などがある。各種タイミングパ
ルスのタイミングの調整用として、エッジパルス［Ｅg
］に対して、各ＦＭＴ５１の前後に遅延回路（ＤＬ
Ｙ）５２，５４が設けられ、また、切換パルス［Ｓk ］
とストローブ［ＳＴＢ］に対して、それぞれの配線に遅
延回路（Ｋ・ＤＬＹ）７２と遅延回路（Ｓ・ＤＬＹ）８
２とが設けられている。なお、（ＤＬＹ）５２，５４，
Ｋ・ＤＬＹ７２，Ｓ・ＤＬＹ８３は同一の構造である
が、説明の便宜上、先頭にＫ，Ｓを付けて区別してお
く。

【０００４】各タイミングパルスは、ＭＰＬＸ４を通っ
て波形生成部５に入力され、そのうちの各エッジパルス
［Ｅg ］はＤＬＹ５２を経て各ＦＭＴ５１に供給され、
これとパターンデータ［Ｄp ］とによりテスト波形［Ｐ
T ］がそれぞれ生成される。各テスト波形［ＰT ］はＤ
ＬＹ５２を経て対応するＤＲＶ６１に入力され、ＤＵＴ
１０の各Ｉピンには、これらが直接印加され、各Ｉ／Ｏ
ピンには、切換回路部７の各スイッチＳを通して印加さ
れる。ここで、ＦＭＴ５１は、タイミング発生部３から
のタイミング信号（発生波形の立上がりあるいは立下が
りタイミングを決めるエッジパルス［Ｅg ］）を選択
し、ＰＧ３からの信号をパターンデータ［Ｄp ］として
受け、所定のモードに応じて波形整形して、例えば、Ｎ
ＲＺ，ＲＺ等の出力波形を生成する。

【０００５】各スイッチＳは、切換パルス［Ｓk ］によ
り所定のタイミングで切換えられ、各Ｉ／Ｏピンよりの
読出データ［ＤR ］は、判定部８の対応する各ＡＣＯＭ
８１に入力されて二値化（デジタル化）され、この各デ
ータが各ＤＣＯＭ８２に入力される。ＤＣＯＭ８２には
ＰＧ２より期待データ［Ｄk ］が与えられて両者が比較
され、ストローブ［ＳＴＢ］の入力時点における両者の
比較結果が出力される。各ＤＣＯＭ８２が出力する比較
結果は、検査結果データ処理部９の制御部（ＣＯＮＴ）
９２の制御により、レジスタ（ＲＥＧ）９１の所定のエ
リアにそれぞれ記憶され、これらが解析されて各Ｉ／Ｏ
ピン対応にＤＵＴ１０の良否が判定され、判定結果はＣ
ＰＵ１に送出される。その結果としてＤＵＴ１０の評価
データが作成されてＣＰＵ１から出力される。

【０００６】このようなＩＣテスタにあっては、出力端
子の出力波形タイミングを合わせるために、スキュー補
正のためのプログラマブルな遅延線ＤＬＹ５２が各ドラ
イバの前後、特にその手前側に設けられている。それら
の遅延線の遅延量は、較正用ドライバと較正用コンパレ
ータによりあらかじめ調整された所定の遅延量に一致す
るように調整される。同様に、ＤＵＴ１０から出力され
る波形を受ける判定コンパレータへの入力波形に対して
も、その判定タイミングのストローブ［ＳＴＢ］につい
て同様に較正用ドライバあるいは遅延調整可能な基準波
形を発生するドライバと較正用コンパレータあるいは判
定用コンパレータにより同様な調整が行われる。

【０００７】例えば、較正用ドライバと較正用コンパレ
ータによる調整は、まず、較正用ドライバにより発生し
た波形を較正用コンパレータが一定の遅延パスを経て受
けて、その受けるタイミングに合わせたストローブをプ
ログラマブルな遅延線で調整することで発生する。この
ようにして発生させたストローブを基準ストローブとし
て各ドライバの出力端子の波形がこの基準ストローブの
タイミングに合うように較正用コンパレータあるいは判
定用コンパレータで出力波形を検出しながら各ドライバ
手前のプログラマブルな遅延線の遅延量を調整する。

【０００８】

【発明が解決しようとする課題】このようなことから、
ＩＣテスタのタイミング補正回路としては、各出力対応
に較正用ドライバと較正用コンパレータが設けられた
り、あるいは、遅延調整可能な基準波形を発生するドラ
イバと較正用コンパレータあるいは判定用コンパレータ
が、各出力端子に切換スッチを介して接続されている。
その結果、較正は、各出力端子対応に順次行われる。そ
のために、基準ストローブの遅延時間の較正に時間がか
かる。さらに、各出力それぞれのプログラマブルな遅延
線の遅延値を順次調整する必要があるので、全体的なタ
イミング調整に時間がかかり過ぎる問題がある。この発
明の目的は、このような従来技術の問題点を解決するも
のであって、基準ストローブを較正するための遅延時間
の較正が短時間でできるＩＣテスタを提供することにあ
る。この発明の他の目的は、基準ストローブを較正する
ための遅延時間の設定および各出力波形のタイミング補
正の調整が短時間できるＩＣテスタを提供することにあ
る。

【０００９】

【課題を解決するための手段】このような目的を達成す
るこの第１の発明のＩＣテスタの特徴は、カウンタを有
し、自己の出力パルスを前記カウンタでカウントし、ス
トローブパルスを受け、前記カウンタのカウント値に応
じた遅延時間を前記ストローブパルスに与えて出力する
複数の可変遅延回路と、ＨＩＧＨレベル（以下“Ｈ”）
からＬＯＷレベル（以下“Ｌ”）あるいは逆の状態に変
化する基準波形をストローブパルスに同期して発生する
基準波形発生回路と、複数の可変遅延回路のそれぞれに
対応して設けられそれぞれが基準波形と対応する可変遅
延回路を経たストローブパルスとを受け、このストロー
ブパルスを受けたタイミングで基準波形が“Ｈ”あるい
は“Ｌ”のいずれかの状態にあるかを判定する複数のコ
ンパレータと、この複数のコンパレータのそれぞれに対
応して設けられそれぞれが対応するコンパレータから判
定結果を受け、この判定結果が変わったことを検出して
この検出に応じて判定結果を受けたコンパレータに対応
するストローブパルスに遅延時間を与えるカウンタのカ
ウント値を停止させる複数の判定結果変化点検出回路と
を備えていて、ストローブパルスを所定の周期で発生さ
せるものである。

【００１０】そして、第２の発明のＩＣテスタの特徴
は、前記の構成に加えて、“Ｈ”から“Ｌ”あるいは逆
の状態に変化する複数の出力波形のそれぞれの発生タイ
ミングを決定する回路のそれぞれに対応して設けられ、
カウンタを有し、自己の出力パルスをこのカウンタでカ
ウントし、それぞれが前記出力波形の発生タイミングを
決めるタイミングパルスを受け、前記カウンタのカウン
ト値に応じた遅延時間を前記タイミングパルスに与えて
出力する複数の可変遅延回路と、これら複数の遅延回路
のそれぞれに対応して設けられそれぞれが対応する可変
遅延回路から出力されたタイミングパルスに応じて波形
整形した出力波形をそれぞれ発生する複数の出力回路
と、基準波形と複数の出力回路から出力波形のそれぞれ
とを受けていずれか一方を選択し、出力波形を選択した
ときにはそれぞれの出力波形を入力信号としてそれを発
生した出力回路に対応するコンパレータにそれぞれ送出
し、基準波形を選択したときにはこれをコンパレータの
入力信号としてそれぞれのコンパレータにそれぞれ送出
する選択回路とを備えていて、前記の判定結果変化点検
出回路が、複数のコンパレータのそれぞれに対応して設
けられそれぞれが対応するコンパレータから判定結果を
受け、この判定結果が変わったことを検出し、選択回路
が基準波形を選択しているときには検出に応じて判定結
果を受けたコンパレータに対応するストローブ側の可変
遅延回路のカウンタのカウント値を停止させかつ選択回
路が出力波形を選択しているときには検出に応じて判定
結果を受けたコンパレータに対応する出力波形側の可変
遅延回路のカウンタのカウント値を停止させるものであ
って、選択回路により基準波形を選択してストローブパ
ルスを所定の周期で発生させてストローブ側の可変遅延
回路のカウンタを停止させ、選択回路により出力波形を
選択してストローブパルスを所定の周期で発生させると
ともに出力波形を前記所定の周期あるいは他の所定の周
期で発生させて出力波形側の可変遅延回路のカウンタを
停止させるものである。

【００１１】

【作用】このように、基準波形を複数の各コンパレータ
に加えるとともに、その判定タイミングを示す各コンパ
レータに割当てられた各ストローブ、例えば、判定スト
ローブを所定の周期で可変遅延回路が自己の出力パルス
のカウント値に応じて順次遅延させながら各判定ストロ
ーブのそれぞれの遅延したタイミング位置で“Ｈ”、
“Ｌ”の判定結果を連続的に得る。そして、この判定結
果の連続から“Ｈ”から“Ｌ”あるいはその逆の変化点
を検出し、この変化点に一致するように各判定ストロー
ブの遅延時間を設定する。このことで各判定ストローブ
などの発生タイミングを較正することができる。しか
も、前記の各判定ストローブに設定する遅延時間は、カ
ウンタにより可変遅延回路が自己の出力パルスをカウン
トしていき、前記の変化点の検出時点でカウントを停止
をするようにしているので、原ストローブに対してほぼ
同時に遅延時間が設定できる。これにより短時間で多数
の判定ストローブの較正が可能になる。また、第２の発
明の構成で示すように、前記の較正された判定ストロー
ブを使用して出力波形のタイミング調整側の遅延時間も
同様にカウンタにより可変遅延回路が自己の出力パルス
をカウントしていき、前記の変化点の検出時点でカウン
トを停止をするようにすれば、出力波形のタイミング補
正につても短時間で容易に調整ができる。

【００１２】

【実施例】図１は、この発明を適用したＩＣテスタの波
形生成部と判定部を中心とするブロック図、図２は、判
定回路への入力波形のタイミングと判定結果との関係の
説明図である。図１において、５０は、波形発生部であ
って、図３の波形発生部５に対応している。ＦＭＴ５１
の手前にある可変遅延回路５３の構成がＤＬＹ５２とは
相違している。なお、ＦＭＴ５１の後ろにあるＤＬＹ５
４も可変遅延回路５３に変更してもよいが、スキュー補
正の調整制御が複雑になるので、説明の都合上、ここで
は、手前側の遅延回路５２だけを可変遅延回路５３に換
えた実施例について説明する。また、図１では、判定部
８の判定結果を受ける停止制御回路１６が設けられ、さ
れに、切換スイッチ回路１１と、基準波形発生回路１７
とが設けられている。さらに、図３のＳ・ＤＬＹ８３に
換えて可変遅延回路５３と同様な較正の可変遅延回路８
４が設けられている。基準波形発生回路１７は、ＭＬＰ
Ｘ４からストローブ［ＳＴＢ］を受けてこれの発生に応
じてこれの周期で図２(c) に示す“Ｌ”から“Ｈ”へと
移行する基準波形１８を発生する。ＩＣテスタの全体的
な構成は、図３に示すところであるので、前記以外の構
成は、図１では、同一符号で示し、その一部を割愛して
ある。

【００１３】図３におけるＦＭＴ５１は、ここでは、説
明の都合上、ＦＭＴ５１ａ，５１ｂ，…，５１ｍ，５１
ｎ，…，５１ｐからなるものとし、ＦＭＴ５１の後ろに
あるＤＬＹ５４は、ＤＬＹ５４ａ，５４ｂ，…，５４
ｍ，５４ｎ，…，５４ｐからなるものとする。また、Ｄ
ＲＶ６１もＤＲＶ６１ａ，６１ｂ，…，６１ｍ，６１
ｎ，…，６１ｐからなるものとする。同様に、ＡＣＯＭ
８１は、ＡＣＯＭ８１ａ，８１ｂ，…，８１ｍからな
り、ＤＣＯＭ８２は、ＤＣＯＭ８２ａ，８２ｂ，…，８
２ｍからなるものとする。ここで、前記ドライバの出力
のうちＤＲＶ６１ａ，６１ｂ，…，６１ｍの出力側は、
Ｉ／Ｏ専用ピンに対応し、ＤＲＶ６１ｎ，…，６１ｐの
出力側は、Ｉ専用ピンに対応している。ところで、以下
の説明では、添字のａ，ｂ，ｍ，ｎ，ｐを削除した数字
は、各添字を付した回路を代表するものとして使用す
る。

【００１４】可変遅延回路５３は、前記のＦＭＴ５１に
対応して５３ａ，５３ｂ，…，５３ｍ，５３ｎ，…，５
３ｐからなる。判定ストローブ［ＳＴＢ］のタイミング
調整をする可変遅延回路８４は、前記のＤＣＯＭ８２に
対応して可変遅延回路８４ａ，８４ｂ，…，８４ｍから
なる。これら可変遅延回路の構成は、同じである。可変
遅延回路５３ａ，５３ｂ，…，５３ｍは、それぞれ遅延
回路（ＤＬＹ）５３０ａ，５３０ｂ，…，５３０ｍ，５
３０ｎ，…，５３０ｐとこれら遅延回路それぞれの遅延
時間を決定するカウンタ５３１ａ，５３１ｂ，…，５３
１ｍ，５３１ｎ，…，５３１ｐとゲート回路５３２ａ，
５３２ｂ，…，５３２ｍ，５３２ｎ，…，５３２ｐとを
有していて、各カウンタ５３１（カウンタ５３１ａ，５
３１ｂ，…，５３１ｍ，５３１ｎ，…，５３１ｐ）に設
定されるカウント値を各遅延回路５３０（遅延回路５３
０ａ，５３０ｂ，…，５３０ｍ，５３０ｎ，…，５３０
ｐ）がそれぞれ受け、受けたカウント値によりその遅延
回路のパスが選択されて選択されたパスにより決定され
る遅延時間が遅延回路５３０の遅延時間になり、エッジ
パルスＥｇをその時間分遅延させてＦＭＴ５１に出力す
る。なお、この遅延時間は、通常、そのカウント値×単
位遅延時間δ（図２(d) 参照）になる。

【００１５】ゲート回路５３２（ゲート回路５３２ａ，
５３２ｂ，…，５３２ｍ，５３２ｎ，…，５３２ｐ）
は、ＤＬＹ５３０の出力と停止制御回路１６からの制御
信号とを受けて、制御信号がある間、ＤＬＹ５３０の出
力をカウンタ５３１に送出して、出力の数をカウントさ
せる。このＤＬＹ５３０の出力は、可変遅延回路５３自
体の出力であるので、可変遅延回路５３は、自己の出力
（遅延を与えたエッジパルスＥｇ）をカウンタ５３１で
カウントすることになる。可変遅延回路８４ａ，８４
ｂ，…，８４ｍも可変遅延回路５３と同様にＭＰＬＸ４
から原ストローブＳＴをそれぞれが受ける遅延回路８４
０ａ，８４０ｂ，８４０ｉ，…，８４０ｍとこれら遅延
回路それぞれの遅延時間を決定するカウンタ８４１ａ，
８４１ｂ，…，８４１ｍとゲート回路８４２ａ，８４２
ｂ，…，８４２ｍとを有していて、各回路は前記の可変
遅延回路６と同様な関係に置かれている。そして、その
出力として遅延させた判定ストローブＳＴａ，ＳＴｂ，
ＳＴｉ，…，ＳＴｍとを発生する。そして、各判定スト
ローブ［ＳＴＢ］の出力は、アウンタ８４１に加えられ
る。各判定ストローブ［ＳＴＢ］は、可変遅延回路８４
自体の出力であるので、可変遅延回路８４は、自己の出
力（遅延を与えたストローブ［ＳＴＢ］）をカウンタ８
４１でカウントすることになる。

【００１６】ＡＣＯＭ８１は、入力信号を二値化してデ
ジタル値にし、それぞれに対応して設けられたＤＣＯＭ
８２ａ，８３ｂ，…，８３ｍに送出する。これらの回路
は、前記したようにＤＵＴ１０の出力波形について期待
値と比較して判定を行う判定部８の回路である。したが
って、これらの回路の数ｍは、Ｉ／Ｏ専用ピンに対応す
る数だけ設けられてる。Ｉ専用ピンは、ここでは、Ｉ／
Ｏ専用ピンと同じか、これより少ない数として扱うが、
これより多い場合には、単に切換回路を設けてそれぞれ
のＡＣＯＭ８１ａ，８１ｂ，…，８１ｍに時分割制御の
タイミングでそれぞれを接続すればよいので、図面上で
は煩雑さを避けるためにこのような切換回路による接続
は図示していない。

【００１７】ＡＣＯＭ８１ａ，８１ｂ，…，８１ｍは、
それぞれＩ／Ｏ専用ピンのＤＲＶ６１ａ，６１ｂ，…，
６１ｍからの信号をそれぞれに対応するスイッチ回路１
１のスイッチ１２ａ，１２ｂ，…，１２ｍを介して受け
る。また、ＡＣＯＭ８１ａ，８１ｂ，…，８１ｍは、そ
れぞれＩ専用ピンのＤＲＶ６１ｎ，…，６１ｐからの信
号をそれぞれに対応するスイッチ回路１１のスイッチ１
３ａ，１３ｂ，…，１３ｋを介して受ける。さらに、Ａ
ＣＯＭ８１ａ，８１ｂ，…，８１ｍは、基準波形発生回
路１７からの信号をそれぞれに対応するスイッチ回路１
１のスイッチ１４ａ，１４ｂ，…，１４ｍを介して受け
る。

【００１８】各ＡＣＯＭ８１（８１ａ，８１ｂ，…，８
１ｍ）は、これに接続するスイッチ１２，１３，１４の
いずれかがＯＮされたときに、ＤＲＶ６１ａ，６１ｂ，
…，６１ｍ、ＤＲＶ６１ｎ，…，６１ｐの出力波形、そ
して基準波形発生回路１７からの基準波形１８（図２
(c) 参照）のいずれかが選択されてそれぞれの信号をｍ
個パラレルに受ける。なお、スイッチ１２（スイッチ１
２ａ，１２ｂ，…，１２ｍ），スイッチ１３（スイッチ
１３ａ，１３ｂ，…，１３ｋ）、スイッチ１４（スイッ
チ１４ａ，１４ｂ，…，１４ｍ）は、ＣＰＵ１からの制
御信号を受けてＯＮ／ＯＦＦされる。各ＤＣＯＭ８２
（ＤＣＯＭ８２ａ，８２ｂ，…，８２ｍ）は、例えば、
入力される二値化信号が判定ストローブ［ＳＴＢ］の発
生タイミング時点で“Ｈ”になっているときにパス
（Ｐ，合格）となり、“Ｌ”になっているときにフェイ
ル（Ｆ，不合格）となる判定結果に応じて、パスＰ，フ
ェイルＦに対応する“Ｈ”，“Ｌ”の信号を発生して停
止制御回路１６へと送出する。

【００１９】停止制御回路１６は、ＣＰＵ１からの制御
信号に応じて各可変遅延回路５３，８４およびそれらの
ゲート回路５３２，８４２にゲート信号を送出するもの
であって、各ＤＣＯＭ８２の判定結果信号を受けてパス
ＰからフェイルＦへと移行する判定結果の変化点あるい
はその逆方向の変化点を検出する変化点検出回路１６０
ａ，１６０ｂ，…，１６０ｍを備えている。そして、各
変化点検出回路１６０は、例えば、２段のシフトレジス
タと各段のフリッププロップの出力のイックスクルーシ
ブＯＲを採る排他論理和回路とにより構成され、各段が
“１”，“０”あるいは“０”“１”になったときに排
他論理和回路の出力を変化点の検出出力とする回路であ
る。そして、各変化点検出回路１６０のいずれかにおい
て判定結果に変化点が検出された時点で各可変遅延回路
５３（可変遅延回路５３ａ，５３ｂ，…，５３ｍあるい
は可変遅延回路５３ｎ，…，５３ｐ）あるいは各可変遅
延回路８４（可変遅延回路８４ａ，８４ｂ，…，８４
ｍ）のうち変化点が検出されたＤＣＯＭ８２に対応する
ゲート回路５３２（ゲート回路５３２ａ，５３２ｂ，
…，５３２ｍあるいはゲート回路５３２ｎ，…，５３２
ｐ）あるいはゲート回路８４２（ゲート回路８４２ａ，
８４２ｂ，…，８４２ｍ）に送出しているゲート信号を
ＯＦＦする。これにより、変化点が検出されたカウンタ
に対応するゲートが閉じられ、カウンタ５３１あるいは
８４１のカウントが停止してそれに対応する遅延回路の
遅延時間がカウンタのカウント値で設定される値にな
る。

【００２０】さて、タイミング調整は、まず、各判定ス
トローブ［ＳＴＢ］（判定ストローブＳＴａ，ＳＴｂ，
ＳＴｉ，…，ＳＴｍ）のタイミングの較正を行い、次に
Ｉ／Ｏ専用ピンのタイミング調整、そしてＩ専用ピンの
タイミング調整について行う。なお、Ｉ／Ｏ専用ピンと
Ｉ専用ピンとはどちらが先にタイミング調整されてもよ
い。なお、各判定ストローブ［ＳＴＢ］（判定ストロー
ブＳＴａ，ＳＴｂ，…，ＳＴｍ）のタイミングの較正の
ときには、各変化点検出回路１６０がフェイルＦからパ
スＰの変化点の検出を行い、Ｉ／Ｏ専用ピンあるいはＩ
専用ピンのタイミング調整のときには、各変化点検出回
路１６０がパスＰからフェイルＦの変化点の検出を行う
ものとして以下図２を参照して説明する。ＣＰＵ１は、
スイッチ回路１１の各スイッチ１４に制御信号を送出し
てこれらをＯＮ状態にする。そして、停止制御回路１６
を起動して各可変遅延回路８４のゲート回路８４２に対
してゲート信号を発生させるとともに基準波形発生回路
１７を動作させて原ストローブＳＴの発生周期に対応し
て基準波形１８を順次発生して各ＡＣＯＭ８１に加え
る。

【００２１】その結果、図２に示すように、その(a) に
示すエッジパルスＥｇ／ストローブＳＴを原ストローブ
ＳＴとすれば、これを受ける都度、各カウンタ８４１の
値（図２(b) 参照）がカウントアップされ、この原スト
ローブＳＴが発生する都度、各ＡＣＯＭ８１から各ＤＣ
ＯＭ８２に入力される二値化された基準波形１８（図２
(c) 参照）が発生し、これに対して判定ストローブ［Ｓ
ＴＢ］が順次δだけ遅延されていく。なお、当然のこと
ながら、ＭＬＰＸ４から各可変遅延回路８４に加えられ
るストローブ遅延前の原ストローブＳＴは、判定ストロ
ーブＳＴａからＳＴｍまでがエッジパルスＥｇの発生周
期Ｔ（図２(a) 参照）の間に配置されるようなタイミン
グで所定の周期で発生する（図２(e) 参照）。各ＤＣＯ
Ｍ８２では、それぞれ判定ストローブ［ＳＴＢ］を受け
ているので、それぞれが受けた判定ストローブ［ＳＴ
Ｂ］のタイミングで二値化波形１８が“Ｈ”のときには
パスＰの信号を発生し、“Ｌ”の場合はフェイルＦの信
号を発生する（図２(d) 参照）。そこで、ある判定スト
ローブＳＴｉについてのＤＣＯＭ８２の判定結果は、Ｆ
ＦＦＰ（図２(d) 参照）となる。判定ストローブＳＴｉ
は、図２(e) に示す判定ストローブＳＴａ，ＳＴｂ，
…，ＳＴｍの１つであり、ストローブ全体は、原ストロ
ーブＳＴに対して図２(e) に示すような関係になる。一
方、ＡＣＯＭ８１に加えられる二値化基準波形１８が発
生するタイミングは等しいので、パスＰの前にあるフェ
イルＦの個数は、判定ストローブ［ＳＴＢ］のタイミン
グ（その位置）に応じて変化する。このＦの数がその判
定ストローブ［ＳＴＢ］のタイミングのずれ量を表して
いる。なお、ここでは、基準波形発生回路１７から各Ｄ
ＣＯＭ８２までの配線パスでの遅延時間は等しいものと
仮定する。また、各出力波形の出力側（切換スイッチ回
路部７の各スイッチＳの切換端子部）から各ＤＣＯＭ８
２までの配線パスでの遅延時間も等しいものと仮定す
る。ところで、前記は、波形の立上がり状態であるが、
立下がり状態では、前記の判定結果は、逆になる。変化
点の検出も逆になる。さらに、波形の状態“Ｈ”，
“Ｌ”についてパスＰとフェイルＦとの関係を逆にすれ
ば、判定結果も逆になり、検出関係も逆になる。したが
って、判定結果の変化点は、相対的に決定されることに
なる。

【００２２】ここでは、基準波形１８を“Ｌ”から
“Ｈ”への立上がり状態であるとする。そこで、フェイ
ルＦからパスＰへと移行する変化点の位置に各判定スト
ローブ［ＳＴＢ］（図２(d) では、判定ストローブＳＴ
ｉ）を一致させる。このようにすれば、二値化基準波形
１８の“Ｈ”，“Ｌ”のスレシュホールドＴＨ（図２
(d)参照）の位置にほぼ一致するようなタイミングに各
判定ストローブ［ＳＴＢ］の発生タイミングを較正でき
る。これによりそれぞれ判定ストローブＳＴａからＳＴ
ｍについてそれぞれの判定結果が１原ストローブＳＴご
とに得られ、その各判定結果は、基準波形１８のδ遅延
ごとの結果になり、これにより各判定ストローブ［ＳＴ
Ｂ］のタイミングについて判定がなされる。

【００２３】各変化点検出回路１６０は、判定結果の変
化点を検出してそれぞれの検出タイミングに応じてそれ
ぞれが検出した時点でゲート回路８４２へのゲート信号
を停止する。その結果、それぞれのゲート回路８４２の
ゲートがそれぞれの検出タイミングに応じてそれぞれ閉
じて、各カウンタ８４１は、各変化点に対応するそれぞ
れのタイミングに合わせたカウント値に設定される。そ
こで、各遅延回路８４の遅延時間は、それぞれの変化点
に一致するタイミングとなり、各判定ストローブ［ＳＴ
Ｂ］は自動的に同じタイミングに較正される。

【００２４】次に、Ｉ／Ｏ専用ピンのタイミング調整を
行う。このときには、スイッチ回路１１の各スイッチ１
４はＯＦＦされて、ＣＰＵ１から各スイッチ１２をＯＮ
する制御信号が送出される。なお、図２(a) のエッジパ
ルスＥｇ／ストローブＳＴのパルスをエッジパルスＥｇ
とする。また、ことときには、パターンデータ［Ｄp］
もエッジパルスＥｇと同様な周期で発生させてＦＭＴ５
１に加えれることはもちろんである。タイミング発生部
３からＭＬＰＸ４を介して得られるこのエッジパルスＥ
ｇを同時に各可変遅延回路５３に加えてＰＧ３からの波
形データに対応した波形をＦＭＴ５１において各可変遅
延回路５３で遅延させたエッジパルスＥｇでパターンデ
ータ［ＰT ］を波形整形してＤＲＶ６１に加えて前記の
基準波形１８に換えてこの基準波形１８と同様な“Ｌ”
から“Ｈ”へと変化する立上がり出力波形を所定の周期
で発生させる。各ＡＣＯＭ８１に加えられる基準波形１
８に換えて、これを各スイッチ１２を介して各ＡＣＯＭ
８１に加える。前記の所定の周期は、原ストローブＳＴ
の周期に同期し、これに対応するものであってもよい
が、必ずしも同じである必要はない。これは、判定が単
に変化点を検出だけであり、順次遅延した出力波形が発
生すればよいからである。しかし、遅延時間が粗いとき
には、できるだけ原ストローブＳＴの周期に同期させて
遅延させるべきである。所定の周期で発生する出力波形
は、判定ストローブ［ＳＴＢ］に対しては基準波形１８
の場合とは逆の関係になる。すなわち、判定ストローブ
［ＳＴＢ］の位置は固定であり、出力波形側がその発生
の都度順次δだけ遅延される。したがって、この場合に
は、パスＰからフェイルＦの変化点を検出することにな
る。

【００２５】一方、停止制御回路１６から各可変遅延回
路５３ａ，５３ｂ，…，５３ｍのゲート回路５３２にゲ
ート信号が送出され、前記の較正された各判定ストロー
ブ［ＳＴＢ］が各ＤＣＯＭ８２に送出される。前記と同
様に変化点がそれぞれの変化点検出回路１６０により検
出されて、それぞれの検出タイミングに応じてそれぞれ
のゲート信号が停止する。その結果、前記と同様に、各
可変遅延回路５３ａ，５３ｂ，…，５３ｍのゲート回路
５３２のゲートがそれぞれの検出タイミングで閉じて各
可変遅延回路５３ａ，５３ｂ，…，５３ｍのカウンタ５
３１のカウント値がそれぞれ設定される。各可変遅延回
路５３ａ，５３ｂ，…，５３ｍの遅延回路５３０の遅延
時間は、ぞれぞれの変化点に一致するタイミングとな
り、各判定ストローブ［ＳＴＢ］は同一のタイミングに
較正されているので、各可変遅延回路５３ａ，５３ｂ，
…，５３ｍは、自動的に同じタイミングが一致するよう
な遅延時間に補正される。

【００２６】次に、Ｉ専用ピンのタイミング調整を行
う。このときには、スイッチ回路１１の各スイッチ１２
はＯＦＦされて、ＣＰＵ１からスイッチ１３をＯＮする
制御信号が送出される。それ以外は、各可変遅延回路５
３ａ，５３ｂ，…，５３ｍが各可変遅延回路５３ｎ，
…，５３ｐに換わるだけであって、前記のＩ／Ｏ専用ピ
ンのタイミング調整と同じ手順で行われる。以上のよう
にして、各可変遅延回路の遅延時間を各出力波形のタイ
ミングが一致するように自動的に設定することができ
る。

【００２７】ところで、実施例の判定結果の変化点を検
出する変化点検出回路は、“Ｈ”をパスとし、“Ｌ”を
フェイルとしているが、これらは逆であってもよく、波
形の立下がり状態を検出する場合には、フェイルとパス
の関係は逆にしてもよい。したがって、実施例の変化点
検出回路は、パスＰからフェイルＦへと移行する変化点
を検出するものであるが、判定結果は、検出する論理レ
ベルと波形の状態との関係で決定されるので、変化点検
出回路がフェイルＦからパスＰへと移行する変化点を検
出するものであってもよいことはもちろんである。

【００２８】また、実施例では、ストローブやエッジパ
ルスを所定の周期で発生して１回の測定で測定結果を得
るようにしているが、この発明は、さらに数回ある測定
周期で行って、各可変遅延回路の遅延時間を設定するよ
うにしてもよい。この場合に、複数回変化点のデータを
採取してその平均値を遅延時間を設定するカウンタにセ
ットするようにしてもよい。

【００２９】

【発明の効果】この発明にあっては、基準波形を複数の
各コンパレータに加えるとともに、その判定タイミング
を示す各コンパレータに割当てられた各ストローブ、例
えば、判定ストローブを所定の周期で可変遅延回路が自
己の出力パルスのカウント値に応じて順次遅延させなが
ら各ストローブのそれぞれの遅延したタイミング位置で
“Ｈ”、“Ｌ”の判定結果を連続的に得て、この判定結
果の連続から“Ｈ”，“Ｌ”の変化点を検出し、この変
化点に一致するように各ストローブの遅延時間を調整す
るようにしているので、各ストローブの発生タイミング
を同時に多数較正することができる。しかも、各ストロ
ーブに設定する遅延時間は、カウンタにより可変遅延回
路が自己の出力パルスをカウントしていき、前記の変化
点の検出時点でカウントを停止をするようにしているの
で、多数のストローブに対してほぼ同時に遅延時間が設
定できる。その結果、短時間で多数のストローブの較正
が可能になる。また、このようにして較正されたストロ
ーブを使用して出力波形のタイミング調整側の遅延時間
も同様にカウンタにより可変遅延回路が自己の出力パル
スをカウントしていき、前記の変化点の検出時点でカウ
ントを停止をするようにすれば、出力波形のタイミング
補正につても短時間で容易に調整ができる。

【図面の簡単な説明】

【図１】図１は、この発明を適用したＩＣテスタの波形
生成部と判定部を中心とするブロック図である。

【図２】図２は、判定回路への入力波形のタイミングと
判定結果との関係の説明図である。

【図３】図１は、従来のＩＣテスタの全体的な構成を示
す概要図である。

【符号の説明】

１…テスト用プロセッサ（ＣＰＵ）、２…タイミング発
生部、３…パターン発生器（ＰＧ）、４…マルチプレク
サ（ＭＬＰＸ）、５…波形発生部、６…ドライバ部、７
…切換回路部、８…判定部、９…検査結果データ処理
部、１０…被検査デバイス（ＤＵＴ）、１１…スイッチ
回路、１２，１３，１４…スイッチ、１６…停止制御回
路、１７…基準波形発生回路、１８…基準波形、５１，
５１ａ，５１ｂ，５１ｍ，５１ｎ，５１ｐ…波形フォー
マッタ（ＦＭＴ）、５３，５３ａ，５３ｂ，５３ｍ，５
３ｎ，５３ｐ…可変遅延回路、６１，６１ａ，６１ｂ，
６１ｍ，６１ｎ，６１ｐ…ドライバ（ＤＲＶ）、８４，
８４ａ，８４ｂ，８４ｍ…可変遅延回路、８１，８１
ａ，８１ｂ，８１ｍ…アナログコンパレータ（ＡＣＯ
Ｍ）、８２，８２ａ，８２ｂ，８２ｍ…デジタルコンパ
レータ（ＤＣＯＭ）、ＳＴＢ，ＳＴａ，ＳＴｂ，ＳＴ
ｉ，ＳＴｍ…判定ストローブパルス、１６０，１６０
ａ，１６０ｂ，１６０ｍ…変化点検出回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】カウンタを有し、自己の出力パルスを前記
   カウンタでカウントし、ストローブパルスを受け、前記
   カウンタのカウント値に応じた遅延時間を前記ストロー
   ブパルスに与えて出力する複数の可変遅延回路と、カウ
   ンタを有し、自己の出力パルスを前記カウンタでカウン
   トし、ストローブパルスを受け、前記カウンタのカウン
   ト値に応じた遅延時間を前記ストローブパルスに与えて
   出力する複数の可変遅延回路と、 ＨＩＧＨレベルからＬＯＷレベルあるいは逆の状態に変
   化する基準波形を前記ストローブパルスに同期して発生
   する基準波形発生回路と、 前記複数の可変遅延回路のそれぞれに対応して設けられ
   それぞれが前記基準波形と対応する前記可変遅延回路を
   経たストローブパルスとを受け、このストローブパルス
   を受けたタイミングで前記基準波形がＨＩＧＨレベルあ
   るいはＬＯＷレベルのいずれかの状態にあるかを判定す
   る複数のコンパレータと、 この複数のコンパレータのそれぞれに対応して設けられ
   それぞれが対応する前記コンパレータから判定結果を受
   け、この判定結果が変わったことを検出してこの検出に
   応じて前記判定結果を受けた前記コンパレータに対応す
   る前記ストローブパルスに遅延時間を与える前記カウン
   タのカウント値を停止させる複数の判定結果変化点検出
   回路とを備え、前記ストローブパルスを所定の周期で発
   生させるＩＣテスタ。
2. 【請求項２】ＨＩＧＨレベルからＬＯＷレベルあるいは
   逆の状態に変化する複数の出力波形のそれぞれの発生タ
   イミングを決定する回路のそれぞれに対応して設けら
   れ、カウンタを有し、自己の出力パルスをこのカウンタ
   でカウントし、それぞれが前記出力波形の発生タイミン
   グを決めるタイミングパルスを受け、前記カウンタのカ
   ウント値に応じた遅延時間を前記タイミングパルスに与
   えて出力する複数の第１の可変遅延回路と、 これら複数の第１の遅延回路のそれぞれに対応して設け
   られそれぞれが対応する前記第１の可変遅延回路から出
   力された前記タイミングパルスに応じて波形整形した前
   記出力波形をそれぞれ発生する複数の出力回路と、 前記複数の出力回路のそれぞれに対応して設けられ、カ
   ウンタを有し、自己の出力パルスをこのカウンタでカウ
   ントし、それぞれがストローブパルスを受け、このカウ
   ンタのカウント値に応じた遅延時間を前記ストローブパ
   ルスに与えて出力する複数の第２の可変遅延回路と、 前記複数の出力回路のそれぞれに対応して設けられそれ
   ぞれが入力信号と対応する前記第２の可変遅延回路から
   出力されたストローブパルスとを受け、このストローブ
   パルスを受けたタイミングで前記入力信号の波形が前記
   ＨＩＧＨレベルあるいはＬＯＷレベルのいずれかの状態
   にあるかを判定する複数のコンパレータと、 前記ＨＩＧＨレベルからＬＯＷレベルあるいは逆の状態
   に変化する基準波形を前記ストローブパルスに応じて発
   生する発生する基準波形発生回路と、 前記基準波形と前記複数の出力回路から前記出力波形の
   それぞれとを受けていずれか一方を選択し、前記出力波
   形を選択したときにはそれぞれの出力波形を前記入力信
   号としてそれを発生した前記出力回路に対応する前記コ
   ンパレータにそれぞれ送出し、前記基準波形を選択した
   ときにはこれを前記入力信号としてそれぞれの前記コン
   パレータにそれぞれ送出する選択回路と、 前記複数のコンパレータのそれぞれに対応して設けられ
   それぞれが対応する前記コンパレータから判定結果を受
   け、この判定結果が変わったことを検出し、前記選択回
   路が前記基準波形を選択しているときには前記検出に応
   じて前記判定結果を受けた前記コンパレータに対応する
   前記第２の可変遅延回路のカウンタのカウント値を停止
   させかつ前記選択回路が前記出力波形を選択していると
   きには前記検出に応じて前記判定結果を受けた前記コン
   パレータに対応する前記第１の可変遅延回路のカウンタ
   のカウント値を停止させる複数の判定結果変化点検出回
   路とを備え、前記選択回路により前記基準波形を選択し
   て前記ストローブパルスを所定の周期で発生させて前記
   第２の可変遅延回路のカウンタを停止させ、前記選択回
   路により前記出力波形を選択して前記ストローブパルス
   を所定の周期で発生させるとともに前記出力波形を前記
   所定の周期あるいは他の所定の周期で発生させて前記第
   １の可変遅延回路のカウンタを停止させるＩＣテスタ。