JPH0812081B2 - 測定装置の分割回路 - Google Patents
測定装置の分割回路Info
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- JPH0812081B2 JPH0812081B2 JP61257546A JP25754686A JPH0812081B2 JP H0812081 B2 JPH0812081 B2 JP H0812081B2 JP 61257546 A JP61257546 A JP 61257546A JP 25754686 A JP25754686 A JP 25754686A JP H0812081 B2 JPH0812081 B2 JP H0812081B2
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Description
本発明は、測定装置の分割回路に係り、特に、直線変
位や角度変位を検出器によつて電気信号に変換して相対
変位量を電気的に測定する測定装置に用いるのに好適
な、互いに位相の異なる複相の１次信号を抵抗連鎖の異
なる節点に印加して、別の節点に位相のずれた２次信号
を生成すると共に、これら抵抗連鎖の節点を対応するコ
ンパレータと接続して、１次信号又は２次信号を基準レ
ベルと比較することにより、１次信号よりもピツチの細
分化された計数信号を出力する測定装置の分割回路の改
良に関する。
位や角度変位を検出器によつて電気信号に変換して相対
変位量を電気的に測定する測定装置に用いるのに好適
な、互いに位相の異なる複相の１次信号を抵抗連鎖の異
なる節点に印加して、別の節点に位相のずれた２次信号
を生成すると共に、これら抵抗連鎖の節点を対応するコ
ンパレータと接続して、１次信号又は２次信号を基準レ
ベルと比較することにより、１次信号よりもピツチの細
分化された計数信号を出力する測定装置の分割回路の改
良に関する。
工作機械、測定機から携帯型電子測定機等の広い分野
において、例えば第７図に示す直線変位測定機の如く、
検出器10から相対変位に応じて周期的に変化する２相の
検出信号（１次信号）を出力し、その信号を処理して前
進後退の情報を含む計数信号を生成してカウンタ14に入
力することにより、相対変位量をデジタルで測定できる
測定装置が普及している。この測定装置においては、通
常、１次信号のピツチでは分解能が粗いため、細分化さ
れたピツチの計数信号を得るための分割回路12が用いら
れる。 分割回路12としては、例えばスイス国特許第407569号
に示されるように抵抗連鎖を用いる分割回路が周知であ
る。この分割回路は、原理的には、第８図に示す如く、
抵抗R1とR2とからなる抵抗連鎖16の両端の節点に１次信
号として例えばA sinθ、A cosθ（＝A sin（θ＋90
゜））で近似される信号が印加された場合、中央の節点
からはＡ′sin（θ＋α）で近似される信号が生成され
ることを利用している。ここで、合成された２次信号の
振幅Ａ′及び位相差αはそれぞれ次式で表わされる。 α＝arc tan（R1/R2） ……（２） 即ち、抵抗値R1とR2の選択で、位相差αを、０゜から
90゜までの任意の値に設定することができ、A sinθとA
cosθとの間の任意の位相を有する信号が得られる。従
つて、この信号が零レベルを横切るときに計数信号を出
力することで、細分化されたピツチの計数信号が得られ
る。なお、検出信号が正弦波でない場合には、抵抗値を
これに合わせて変化させることで、やはり任意の位相の
信号を得ることができる。 第９図に、１次信号のピツチを16分割することができ
る従来の抵抗分割回路の例を示す。図において、20A
は、１次信号A sinθのバツフアアンプ、20Bは、１次信
号A cosθのバツフアアンプ、22は、バツフアアンプ20A
の出力を反転した信号−A sinθを抵抗連鎖16の節点に
印加するための反転アンプ、24A〜24Hは、抵抗連鎖16の
各節点に対応してそれぞれ設けられた計８個のコンパレ
ータ、26は、各コンパレータに比較用の参照電圧Vrを供
給するための参照電圧設定器、28A〜28Fは、前記コンパ
レータ24A〜24Hの出力を合成するための排他的ORゲー
ト、30は、方向弁別回路、32は、発振器である。 この分割回路12においては、抵抗R1、R2、R3、R4の値
が、それぞれ1:0.707:0.707:1の比率に設定されてお
り、180゜を８分割しているので、360゜では16分割がな
される。 なお、この抵抗分割回路は、スイス国特許第407569号
明細書に詳細に開示されているので詳細な説明は省略す
る。
において、例えば第７図に示す直線変位測定機の如く、
検出器10から相対変位に応じて周期的に変化する２相の
検出信号（１次信号）を出力し、その信号を処理して前
進後退の情報を含む計数信号を生成してカウンタ14に入
力することにより、相対変位量をデジタルで測定できる
測定装置が普及している。この測定装置においては、通
常、１次信号のピツチでは分解能が粗いため、細分化さ
れたピツチの計数信号を得るための分割回路12が用いら
れる。 分割回路12としては、例えばスイス国特許第407569号
に示されるように抵抗連鎖を用いる分割回路が周知であ
る。この分割回路は、原理的には、第８図に示す如く、
抵抗R1とR2とからなる抵抗連鎖16の両端の節点に１次信
号として例えばA sinθ、A cosθ（＝A sin（θ＋90
゜））で近似される信号が印加された場合、中央の節点
からはＡ′sin（θ＋α）で近似される信号が生成され
ることを利用している。ここで、合成された２次信号の
振幅Ａ′及び位相差αはそれぞれ次式で表わされる。 α＝arc tan（R1/R2） ……（２） 即ち、抵抗値R1とR2の選択で、位相差αを、０゜から
90゜までの任意の値に設定することができ、A sinθとA
cosθとの間の任意の位相を有する信号が得られる。従
つて、この信号が零レベルを横切るときに計数信号を出
力することで、細分化されたピツチの計数信号が得られ
る。なお、検出信号が正弦波でない場合には、抵抗値を
これに合わせて変化させることで、やはり任意の位相の
信号を得ることができる。 第９図に、１次信号のピツチを16分割することができ
る従来の抵抗分割回路の例を示す。図において、20A
は、１次信号A sinθのバツフアアンプ、20Bは、１次信
号A cosθのバツフアアンプ、22は、バツフアアンプ20A
の出力を反転した信号−A sinθを抵抗連鎖16の節点に
印加するための反転アンプ、24A〜24Hは、抵抗連鎖16の
各節点に対応してそれぞれ設けられた計８個のコンパレ
ータ、26は、各コンパレータに比較用の参照電圧Vrを供
給するための参照電圧設定器、28A〜28Fは、前記コンパ
レータ24A〜24Hの出力を合成するための排他的ORゲー
ト、30は、方向弁別回路、32は、発振器である。 この分割回路12においては、抵抗R1、R2、R3、R4の値
が、それぞれ1:0.707:0.707:1の比率に設定されてお
り、180゜を８分割しているので、360゜では16分割がな
される。 なお、この抵抗分割回路は、スイス国特許第407569号
明細書に詳細に開示されているので詳細な説明は省略す
る。
しかしながら、第９図に示した従来の抵抗分割回路に
おいては、抵抗連鎖16の各節点とコンパレータ24A〜24H
が1:1に結線されているため、一般に１次信号のピツチ
を2N分割する場合にはＮ個のコンパレータが必要とな
り、分割数に比例してコンパレータの数が増加する。 従つて、コンパレータを含む回路全体を集積回路（I
C）化する場合、コンパレータの出力が反転する際の比
較入力信号と基準レベルとの電位差等のコンパレータの
特性がばらつき易く、応答速度が悪化する。更に、コン
パレータには個々に発振防止用のヒステリシス設定抵抗
等を付加する必要があるため、集積化しても他の回路に
比較して大きくなるので、特に分割数が大きくなるとIC
全体が大型化する等の問題点を有していた。 又、IC化とは別に、コンパレータを並列に多く設ける
回路は、１次信号が瞬間的に変化する場合等に誤計数す
る等、応答速度が悪いという問題点も有していた。
おいては、抵抗連鎖16の各節点とコンパレータ24A〜24H
が1:1に結線されているため、一般に１次信号のピツチ
を2N分割する場合にはＮ個のコンパレータが必要とな
り、分割数に比例してコンパレータの数が増加する。 従つて、コンパレータを含む回路全体を集積回路（I
C）化する場合、コンパレータの出力が反転する際の比
較入力信号と基準レベルとの電位差等のコンパレータの
特性がばらつき易く、応答速度が悪化する。更に、コン
パレータには個々に発振防止用のヒステリシス設定抵抗
等を付加する必要があるため、集積化しても他の回路に
比較して大きくなるので、特に分割数が大きくなるとIC
全体が大型化する等の問題点を有していた。 又、IC化とは別に、コンパレータを並列に多く設ける
回路は、１次信号が瞬間的に変化する場合等に誤計数す
る等、応答速度が悪いという問題点も有していた。
本発明は、前記従来の問題点を解消するべくなされた
もので、コンパレータの数が減少されてIC化に適すると
共に、１次信号が瞬間的に変化しても追従できる応答速
度の改善された測定装置の分割回路を提供することを目
的とする。
もので、コンパレータの数が減少されてIC化に適すると
共に、１次信号が瞬間的に変化しても追従できる応答速
度の改善された測定装置の分割回路を提供することを目
的とする。
本発明は、互いに位相の異なる複相の１次信号を抵抗
連鎖の異なる節点に印加して、別の節点に位相のずれた
２次信号を生成すると共に、これら抵抗連鎖の節点を対
応するコンパレータと接続して、１次信号又は２次信号
を基準レベルと比較することにより、１次信号よりもピ
ツチの細分化された計数信号を出力する測定装置の分割
回路において、前記抵抗連鎖の各節点を、アナログスイ
ツチを介して節点より少数のコンパレータに接続し、該
コンパレータの出力の高低に応じて、クロツクパルスに
同期した計数信号を得ると共に、該計数信号をフイード
バツクし、計数方向に対応させて前記アナログスイツチ
を順番に切替えるサーボ回路を設けることにより、前記
目的を達成したものである。 又、本発明の実施態様は、前記コンパレータとして、
１個のコンパレータを共用したものである。
連鎖の異なる節点に印加して、別の節点に位相のずれた
２次信号を生成すると共に、これら抵抗連鎖の節点を対
応するコンパレータと接続して、１次信号又は２次信号
を基準レベルと比較することにより、１次信号よりもピ
ツチの細分化された計数信号を出力する測定装置の分割
回路において、前記抵抗連鎖の各節点を、アナログスイ
ツチを介して節点より少数のコンパレータに接続し、該
コンパレータの出力の高低に応じて、クロツクパルスに
同期した計数信号を得ると共に、該計数信号をフイード
バツクし、計数方向に対応させて前記アナログスイツチ
を順番に切替えるサーボ回路を設けることにより、前記
目的を達成したものである。 又、本発明の実施態様は、前記コンパレータとして、
１個のコンパレータを共用したものである。
本発明は、測定装置の分割回路において、抵抗連鎖の
各節点を、アナログスイツチを介して節点より少数のコ
ンパレータに接続し、該コンパレータの出力の高低に応
じて、クロツクパルスに同期した計数信号を得ると共
に、該計数信号をフイードバツクして前記アナログスイ
ツチの選択を切替えるサーボ回路を設けている。従つ
て、コンパレータの数が減少し、IC化に適している。
又、１次信号が瞬間的に変化しても追従でき応答精度が
改善される。 又、前記コンパレータとして、１個のコンパレータを
共用した場合には、コンパレータの数を最少とすること
ができる。
各節点を、アナログスイツチを介して節点より少数のコ
ンパレータに接続し、該コンパレータの出力の高低に応
じて、クロツクパルスに同期した計数信号を得ると共
に、該計数信号をフイードバツクして前記アナログスイ
ツチの選択を切替えるサーボ回路を設けている。従つ
て、コンパレータの数が減少し、IC化に適している。
又、１次信号が瞬間的に変化しても追従でき応答精度が
改善される。 又、前記コンパレータとして、１個のコンパレータを
共用した場合には、コンパレータの数を最少とすること
ができる。
以下、図面を参照して、本発明の実施例を詳細に説明
する。 本発明の第１実施例は、前記従来例と同様の16分割の
分割回路に本発明を適用したもので、第１図に示す如
く、前記従来例と同様のバツフアアンプ20A、20Bと、反
転アンプ22と、抵抗連鎖16と、参照電圧設定器26と、発
振器32とを有する分割回路12において、前記抵抗連鎖16
の各節点ａ〜ｈを、それぞれ対応するアナログスイツチ
40A〜40Hを介して共用化された１個のコンパレータ42に
接続し、該コンパレータ42の出力の比較信号J1の高低に
応じて、方向反転回路44、方向弁別回路46及びANDゲー
ト48A、48Bとラツチ回路48Cとにより、前記発振器32出
力のクロツクパルスCPに同期した計数信号（UP計数パル
ス及びDOWN計数パルス）を得ると共に、該計数信号をフ
イードバツクし、計数方向に対応させて前記アナログス
イツチ40A〜40Hを順番に切替えるサーボ回路としての８
進リングカウンタ50を設けたものである。 検出器から入力される検出信号（１次信号）として
は、三角波や台形波に近い信号もあり得るが、便宜上正
弦波で近似して考え、位相差も90゜であると仮定して説
明する。従つて、検出器からはA sinθ、A sin（θ＋90
゜）＝A cosθの１次信号が分割回路12に出力されてい
ると考える。ここでθは変位に対応した位相である。 検出器から入力される１次信号A sinθ、A cosθは、
それぞれバツフアアンプ20A、20Bを介して入力され、A
sinθからは更に反転アンプ22で位相が180゜ずれた１次
信号A sin（θ＋180゜）＝−A sinθが生成されてい
る。 前記抵抗連鎖16は計８個の抵抗で構成されており、１
次信号はそれぞれ節点ａ、ｅ、ｉに印加されている。抵
抗R1、R2、R3、R4の抵抗値は、その比率が1:0.707:0.70
7:1になるように設定されており、これによつて、他の
節点ｂ〜ｈに発生する２次信号の位相は、節点ａから18
0゜/8＝22.5゜ずつ次第にずれるように設定されてい
る。このときの各節点の信号を第２図に示す。１次信号
が測定対象物の変位に応じて図のように変化すると、２
次信号はそれに従つて位相がずれた状態で変化する。こ
の第１実施例では位相差180゜を８等分しているので、
後で述べるように360゜で16等分になり、16分割が達成
される。なお、検出信号が正弦波でない場合には、抵抗
値を調節することで対応できる。 前記抵抗連鎖16の各節点ａ〜ｈは、対応して設けられ
た計８個のアナログスイツチ40A〜40Hを介して１個のコ
ンパレータ42の一方の入力に接続され、該コンパレータ
42の他方の入力には基準電圧Vr、この場合は0Vが印加さ
れている。 前記アナログスイツチ40A〜40Hは、例えばMOS型FETで
構成されており、いずれも、選択された状態では抵抗が
ほぼ零となり、非選択の状態では高抵抗となつて結線が
切り離されたと見做される機能を有している。 前記アナログスイツチ40A〜40Hの選択は、サーボ回路
として用いられている可逆の８進リングカウンタ50の出
力で行われる。このリングカウンタ50は、入力に応じて
出力「１」が移動するものであり、８個のアナログスイ
ツチ40A〜40Hは、常に１個だけが選択されることにな
る。第２図右側の数字は、左の節点を選択するためのリ
ングカウンタ50の出力端子の番号を示したものである。 ある節点と前記コンパレータ42とが導通されていると
きには、その節点の信号レベルが零レベルよりも大きい
とき、比較信号J1が「１」となり、信号レベルが零レベ
ルよりも小さいとき、比較信号J1は「０」となる。 前記８進リングカウンタ50の出力１、出力８は、前記
方向反転回路44にも入力されている。これは、後で述べ
るように、出力１から出力８へ、又は逆に切換わる場合
には、コンパレータ42の比較信号J1が反転するため、該
J1が反転しても、前進、後退の判別が反転しないように
反転信号Ｋを発生するためである。 前記方向反転回路44は、前記８進リングカウンタ50の
出力１が入力されるパルス拡大器44Aと、前記８進リン
グカウンタ50の出力８が入力されるパルス拡大器44B
と、該パルス拡大器44A及び44Bの論理積を出力するAND
ゲート44Cと、該ANDゲート44Cの出力に基づいて８進リ
ングカウンタ50の出力が１から８へ又は逆に切替わつた
場合に反転信号Ｋを発生するＴフリツプフロツプ44Dと
から構成されている。従つて、この方向反転回路44から
は、８進リングカウンタ50の出力が１から８へ又は逆に
切換わつた際に、これを識別するための反転信号Ｋが出
力される。 前記方向弁別回路46は、前記コンパレータ42から入力
される比較信号J1と前記方向反転回路44から入力される
反転信号Ｋの論理積を出力するANDゲート46Aと、前記比
較信号J1の否定及び前記反転信号Ｋの否定の論理積を出
力するANDゲート46Bと、該ANDゲート46A及び46Bの論理
和を加算信号L1として出力するORゲート46Cと、該ORゲ
ート46Cの出力を反転し減算信号L2として出力するイン
バータ46Dとから構成されている。従つて、この方向弁
別回路46においては、前記比較信号J1及び反転信号Ｋか
ら、加算信号L1と減算信号L2が作成される。この方向弁
別回路46の真理値表を下記第１表に示す。 一方、前記発振器32からは、例えば500k Hz又は4M Hz
のクロツクパルスCPが供給されている。従つて、加算信
号L1が「１」のときにはUP計数パルスが、減算信号L2が
「１」のときにはDOWN計数パルスが出力される。このUP
計数パルスとDOWN計数パルスとが計数信号を構成してい
る。 前記８進リングカウンタ50には、UP計数パルスとDOWN
計数パルスとがそれぞれ逆にDN端子、UP端子に入力され
ているので、UP計数パルス入力時にはリングカウンタ50
の出力が８→７→・・・→１→８のように回転し、一
方、DOWN計数パルス入力時には、８進リングカウンタ50
の出力が１→２→・・・→８→１のように回転する。 以下、第２図及び第３図を参照して、第１実施例の作
用を説明する。 １次信号が第２図のイ→ロ→イ（停止）→ハ→ニ→ホ
のように変化するときの分割回路12の各部の信号のタイ
ムチヤートを第３図に示す。 イの状態では、リングカウンタ50は端子３が「１」
で、反転信号Ｋは「１」とする。この場合、第２図より
節点信号が零以下なので、比較信号J1は「０」であり、
真理値表より加算信号L1は「０」、減算信号L2は「１」
となる。 この後、イ→ロの過程で、第２図より節点信号が零以
上となり、比較信号J1は「１」となるため、第３図のよ
うに加算信号L1と減算信号L2が反転する。ここでクロツ
クパルスCPが入力されると、UP計数パルスが出力され
る。これがリングカウンタ50のDN端子に入力するので、
リングカウンタ50の出力は端子２が「１」となり、第２
図より節点信号が零以下のため、加算信号L1は「０」、
減算信号L2は「１」になるが、変位がロに達すると再び
加算信号L1と減算信号L2が反転するので、UP計数パルス
が出力され、リングカウンタ50の出力は端子１に回転す
る。逆にロ→イと変位するときは、DOWN計数パルスが出
力され、リングカウンタ50の出力は１→２→３と回転す
る。 次に、イで停止しているときは、リングカウンタ50の
出力が端子３、端子４で切替わる毎に、第２図より節点
信号が零を横切るため、比較信号L1が「０」と「１」を
繰返し、UP計数パルスとDOWN計数パルスとが交互に出力
されることがわかる。第３図のＡ部のパルスが停止時の
交互のパルスを示す。このパルスはカウンタにおいては
積算されないため、計数誤差は計数パルスの１ピツチ以
下となる。 この後、１次信号がイ→ハ→ニと変化するときは、同
様にDOWN計数パルスが出力されて（タイミングによつて
はUP計数パルスが出力されることもある）、リングカウ
ンタ50の出力も端子３→４→・・・→８と回転する。 ここで更にDOWN計数パルスが出力されて、リングカウ
ンタ50の出力が端子８から端子１に回転すると、第１図
の方向反転回路44が動作して、反転信号Ｋが第３図のK1
で示すように信号レベル「０」となる。この位置では、
第２図より節点信号は零以上で比較信号J1は「１」であ
るが、反転信号Ｋが「０」であるため、真理値表より加
算信号L1は「０」、減算信号L2は「１」となり、クロツ
クパルスCPの入力によつてDOWN計数パルスが出力され
る。従つて、反転信号Ｋが無い場合には変位が後退して
いるにも拘らず、リングカウンタ50の出力が８から１に
回転する際にはUP計数パルスが出力されて誤計数するこ
とがわかる。これは、リングカウンタ50の出力がUP計数
パルスの入力によつて端子１から端子８に回転する際に
も同様であり、反転信号Ｋが重要な役割を果しているこ
とがわかる。更に、計数パルスは、位相が180゜/8変化
する毎に１パルス出力されるので、全体で16分割されて
いるのがわかる。 次に、１次信号の位相が瞬間的に90゜程度変化した場
合を考えてみる。この場合は、クロツクパルスCPの入力
毎に計数パルスが出力されて、リングカウンタ50の出力
を回転してコンパレータ42の出力を反転するまで続ける
だけであり、計数は追従できることがわかる。但し、瞬
間的な変化が180゜を超える場合には追従できなくな
る。 更に、応答速度はクロツクパルスCPの周波数まで許容
できることがわかる。 この第１実施例においては、コンパレータ42が最少数
１個とされているため、特にIC化に適している。 又、アナログスイツチ40A〜40HがMOS型FETで構成され
ているため、IC化には最適であり、分割数が100程度で
もそれほど大きくならない。 更に、８進リングカウンタ50からなるサーボ回路で計
数信号をフイードバツクし、計数方向に対応させてアナ
ログスイツチ40A〜40Hを順番に切替えているので、瞬間
的な１次信号の変化にも追従でき、応答速度もクロツク
パルスCPの周波数まで許容できる。 なお、この第１実施例では、停止時にもUP計数パルス
とDOWN計数パルスが交互に出力されてしまうが、分割回
路12の出力側に付加して、これを除去するためのダンパ
回路の例を第４図に示す。 このダンパ回路60は、負論理入力でエツジトリガ型の
Ｒ−Ｓフリツプフロツプ60Aを用いたもので、該Ｒ−Ｓ
フリツプフロツプ60Aと、該Ｒ−Ｓフリツプフロツプ60A
の端子Ｑの出力とUP計数パルスの論理積を新たなUP計数
パルスUP′として出力するANDゲート60Bと、前記Ｒ−Ｓ
フリツプフロツプ60Aの端子の出力とDOWN計数パルス
の論理積を新たなDOWN計数パルスDOWN′として出力する
ANDゲート60Cとから構成されている。 このダンパ回路60の作用は第５図に示す如くであり、
停止時でUP計数パルスとDOWN計数パルスとが交互に入力
される場合には、パルスの立ち下がりでＲ−Ｓフリツプ
フロツプ60Aがセツト、リセツトを繰返すので、出力側
では交互のパルスが除去されていることがわかる。 このダンパ回路60を前記第１実施例の分割回路12の出
力側に付加した場合には、停止時に計数パルスが交互に
出力されるのを防止することができる。 次に、本発明の第２実施例として、検出信号（１次信
号）のピツチを８分割した計数信号を出力する分割回路
の例を第６図に示す。 この第２実施例においては、前記第１実施例と同様の
バツフアアンプ20Aの出力を反転するバツフアアンプ22A
の他にバツフアアンプ20Bの出力を反転するバツフアア
ンプ22Bを追加し、１次信号としてA sinθ、A cosθ、
−A sinθ、−A cosθの４種の信号を抵抗連鎖16に印加
している点、更に、A sinθは２つの節点に印加してい
る点、又、コンパレータが２個（42A、42B）設けてあ
り、サーボ回路としては、３ビツトの可逆２進カウンタ
62とデコーダ64を用いている点が前記第１実施例と異な
る。 又、８分割では90゜を２分割すればよいので、抵抗連
鎖16の抵抗値は全て同一値Ｒとされている。 更に、第１実施例の方向反転回路が省略されている。
これは、抵抗連鎖16の各節点の信号が０゜、45゜、・・
・360゜＝０゜と変わつているため、デコーダ64の出力
が端子８から端子１に切替わつても位相が変化せず、方
向弁別回路66に位相反転信号を送出する必要がないため
である。 又、コンパレータ42A、42Bの出力は−Ｖにプルダウン
してあるため、アナログスイツチ40A〜40Hが選択されて
いない場合でも、比較信号J1、J2は「０」になる。従つ
て、方向弁別回路66においては、比較信号J1とJ2の論理
和をとり、その「１」又は「０」に応じて加算信号L1又
は減算信号L2を「１」に設定することによつて、計数信
号であるUP計数パルス又はDOWN計数パルスが得られる。 なお前記実施例においては、いずれも、１次信号は位
相が90゜異なる２相信号とされていたが、１次信号の数
及び位相差はこれに限定されず、２相以上であればよ
い。 又、分割数も、前記第１実施例では16分割、第２実施
例では８分割とされていたが、分割数はこれらに限定さ
れず、２分割以上の何分割であつてもよい。 更に、前記実施例においては、いずれも１次信号が正
弦波とされていたが、１次信号の形はこれに限定され
ず、例えば三角波や台形波等他の形状であつてもよい。
このように形状が異なる場合には、抵抗連鎖の抵抗値を
調整することで容易に対応できる。
する。 本発明の第１実施例は、前記従来例と同様の16分割の
分割回路に本発明を適用したもので、第１図に示す如
く、前記従来例と同様のバツフアアンプ20A、20Bと、反
転アンプ22と、抵抗連鎖16と、参照電圧設定器26と、発
振器32とを有する分割回路12において、前記抵抗連鎖16
の各節点ａ〜ｈを、それぞれ対応するアナログスイツチ
40A〜40Hを介して共用化された１個のコンパレータ42に
接続し、該コンパレータ42の出力の比較信号J1の高低に
応じて、方向反転回路44、方向弁別回路46及びANDゲー
ト48A、48Bとラツチ回路48Cとにより、前記発振器32出
力のクロツクパルスCPに同期した計数信号（UP計数パル
ス及びDOWN計数パルス）を得ると共に、該計数信号をフ
イードバツクし、計数方向に対応させて前記アナログス
イツチ40A〜40Hを順番に切替えるサーボ回路としての８
進リングカウンタ50を設けたものである。 検出器から入力される検出信号（１次信号）として
は、三角波や台形波に近い信号もあり得るが、便宜上正
弦波で近似して考え、位相差も90゜であると仮定して説
明する。従つて、検出器からはA sinθ、A sin（θ＋90
゜）＝A cosθの１次信号が分割回路12に出力されてい
ると考える。ここでθは変位に対応した位相である。 検出器から入力される１次信号A sinθ、A cosθは、
それぞれバツフアアンプ20A、20Bを介して入力され、A
sinθからは更に反転アンプ22で位相が180゜ずれた１次
信号A sin（θ＋180゜）＝−A sinθが生成されてい
る。 前記抵抗連鎖16は計８個の抵抗で構成されており、１
次信号はそれぞれ節点ａ、ｅ、ｉに印加されている。抵
抗R1、R2、R3、R4の抵抗値は、その比率が1:0.707:0.70
7:1になるように設定されており、これによつて、他の
節点ｂ〜ｈに発生する２次信号の位相は、節点ａから18
0゜/8＝22.5゜ずつ次第にずれるように設定されてい
る。このときの各節点の信号を第２図に示す。１次信号
が測定対象物の変位に応じて図のように変化すると、２
次信号はそれに従つて位相がずれた状態で変化する。こ
の第１実施例では位相差180゜を８等分しているので、
後で述べるように360゜で16等分になり、16分割が達成
される。なお、検出信号が正弦波でない場合には、抵抗
値を調節することで対応できる。 前記抵抗連鎖16の各節点ａ〜ｈは、対応して設けられ
た計８個のアナログスイツチ40A〜40Hを介して１個のコ
ンパレータ42の一方の入力に接続され、該コンパレータ
42の他方の入力には基準電圧Vr、この場合は0Vが印加さ
れている。 前記アナログスイツチ40A〜40Hは、例えばMOS型FETで
構成されており、いずれも、選択された状態では抵抗が
ほぼ零となり、非選択の状態では高抵抗となつて結線が
切り離されたと見做される機能を有している。 前記アナログスイツチ40A〜40Hの選択は、サーボ回路
として用いられている可逆の８進リングカウンタ50の出
力で行われる。このリングカウンタ50は、入力に応じて
出力「１」が移動するものであり、８個のアナログスイ
ツチ40A〜40Hは、常に１個だけが選択されることにな
る。第２図右側の数字は、左の節点を選択するためのリ
ングカウンタ50の出力端子の番号を示したものである。 ある節点と前記コンパレータ42とが導通されていると
きには、その節点の信号レベルが零レベルよりも大きい
とき、比較信号J1が「１」となり、信号レベルが零レベ
ルよりも小さいとき、比較信号J1は「０」となる。 前記８進リングカウンタ50の出力１、出力８は、前記
方向反転回路44にも入力されている。これは、後で述べ
るように、出力１から出力８へ、又は逆に切換わる場合
には、コンパレータ42の比較信号J1が反転するため、該
J1が反転しても、前進、後退の判別が反転しないように
反転信号Ｋを発生するためである。 前記方向反転回路44は、前記８進リングカウンタ50の
出力１が入力されるパルス拡大器44Aと、前記８進リン
グカウンタ50の出力８が入力されるパルス拡大器44B
と、該パルス拡大器44A及び44Bの論理積を出力するAND
ゲート44Cと、該ANDゲート44Cの出力に基づいて８進リ
ングカウンタ50の出力が１から８へ又は逆に切替わつた
場合に反転信号Ｋを発生するＴフリツプフロツプ44Dと
から構成されている。従つて、この方向反転回路44から
は、８進リングカウンタ50の出力が１から８へ又は逆に
切換わつた際に、これを識別するための反転信号Ｋが出
力される。 前記方向弁別回路46は、前記コンパレータ42から入力
される比較信号J1と前記方向反転回路44から入力される
反転信号Ｋの論理積を出力するANDゲート46Aと、前記比
較信号J1の否定及び前記反転信号Ｋの否定の論理積を出
力するANDゲート46Bと、該ANDゲート46A及び46Bの論理
和を加算信号L1として出力するORゲート46Cと、該ORゲ
ート46Cの出力を反転し減算信号L2として出力するイン
バータ46Dとから構成されている。従つて、この方向弁
別回路46においては、前記比較信号J1及び反転信号Ｋか
ら、加算信号L1と減算信号L2が作成される。この方向弁
別回路46の真理値表を下記第１表に示す。 一方、前記発振器32からは、例えば500k Hz又は4M Hz
のクロツクパルスCPが供給されている。従つて、加算信
号L1が「１」のときにはUP計数パルスが、減算信号L2が
「１」のときにはDOWN計数パルスが出力される。このUP
計数パルスとDOWN計数パルスとが計数信号を構成してい
る。 前記８進リングカウンタ50には、UP計数パルスとDOWN
計数パルスとがそれぞれ逆にDN端子、UP端子に入力され
ているので、UP計数パルス入力時にはリングカウンタ50
の出力が８→７→・・・→１→８のように回転し、一
方、DOWN計数パルス入力時には、８進リングカウンタ50
の出力が１→２→・・・→８→１のように回転する。 以下、第２図及び第３図を参照して、第１実施例の作
用を説明する。 １次信号が第２図のイ→ロ→イ（停止）→ハ→ニ→ホ
のように変化するときの分割回路12の各部の信号のタイ
ムチヤートを第３図に示す。 イの状態では、リングカウンタ50は端子３が「１」
で、反転信号Ｋは「１」とする。この場合、第２図より
節点信号が零以下なので、比較信号J1は「０」であり、
真理値表より加算信号L1は「０」、減算信号L2は「１」
となる。 この後、イ→ロの過程で、第２図より節点信号が零以
上となり、比較信号J1は「１」となるため、第３図のよ
うに加算信号L1と減算信号L2が反転する。ここでクロツ
クパルスCPが入力されると、UP計数パルスが出力され
る。これがリングカウンタ50のDN端子に入力するので、
リングカウンタ50の出力は端子２が「１」となり、第２
図より節点信号が零以下のため、加算信号L1は「０」、
減算信号L2は「１」になるが、変位がロに達すると再び
加算信号L1と減算信号L2が反転するので、UP計数パルス
が出力され、リングカウンタ50の出力は端子１に回転す
る。逆にロ→イと変位するときは、DOWN計数パルスが出
力され、リングカウンタ50の出力は１→２→３と回転す
る。 次に、イで停止しているときは、リングカウンタ50の
出力が端子３、端子４で切替わる毎に、第２図より節点
信号が零を横切るため、比較信号L1が「０」と「１」を
繰返し、UP計数パルスとDOWN計数パルスとが交互に出力
されることがわかる。第３図のＡ部のパルスが停止時の
交互のパルスを示す。このパルスはカウンタにおいては
積算されないため、計数誤差は計数パルスの１ピツチ以
下となる。 この後、１次信号がイ→ハ→ニと変化するときは、同
様にDOWN計数パルスが出力されて（タイミングによつて
はUP計数パルスが出力されることもある）、リングカウ
ンタ50の出力も端子３→４→・・・→８と回転する。 ここで更にDOWN計数パルスが出力されて、リングカウ
ンタ50の出力が端子８から端子１に回転すると、第１図
の方向反転回路44が動作して、反転信号Ｋが第３図のK1
で示すように信号レベル「０」となる。この位置では、
第２図より節点信号は零以上で比較信号J1は「１」であ
るが、反転信号Ｋが「０」であるため、真理値表より加
算信号L1は「０」、減算信号L2は「１」となり、クロツ
クパルスCPの入力によつてDOWN計数パルスが出力され
る。従つて、反転信号Ｋが無い場合には変位が後退して
いるにも拘らず、リングカウンタ50の出力が８から１に
回転する際にはUP計数パルスが出力されて誤計数するこ
とがわかる。これは、リングカウンタ50の出力がUP計数
パルスの入力によつて端子１から端子８に回転する際に
も同様であり、反転信号Ｋが重要な役割を果しているこ
とがわかる。更に、計数パルスは、位相が180゜/8変化
する毎に１パルス出力されるので、全体で16分割されて
いるのがわかる。 次に、１次信号の位相が瞬間的に90゜程度変化した場
合を考えてみる。この場合は、クロツクパルスCPの入力
毎に計数パルスが出力されて、リングカウンタ50の出力
を回転してコンパレータ42の出力を反転するまで続ける
だけであり、計数は追従できることがわかる。但し、瞬
間的な変化が180゜を超える場合には追従できなくな
る。 更に、応答速度はクロツクパルスCPの周波数まで許容
できることがわかる。 この第１実施例においては、コンパレータ42が最少数
１個とされているため、特にIC化に適している。 又、アナログスイツチ40A〜40HがMOS型FETで構成され
ているため、IC化には最適であり、分割数が100程度で
もそれほど大きくならない。 更に、８進リングカウンタ50からなるサーボ回路で計
数信号をフイードバツクし、計数方向に対応させてアナ
ログスイツチ40A〜40Hを順番に切替えているので、瞬間
的な１次信号の変化にも追従でき、応答速度もクロツク
パルスCPの周波数まで許容できる。 なお、この第１実施例では、停止時にもUP計数パルス
とDOWN計数パルスが交互に出力されてしまうが、分割回
路12の出力側に付加して、これを除去するためのダンパ
回路の例を第４図に示す。 このダンパ回路60は、負論理入力でエツジトリガ型の
Ｒ−Ｓフリツプフロツプ60Aを用いたもので、該Ｒ−Ｓ
フリツプフロツプ60Aと、該Ｒ−Ｓフリツプフロツプ60A
の端子Ｑの出力とUP計数パルスの論理積を新たなUP計数
パルスUP′として出力するANDゲート60Bと、前記Ｒ−Ｓ
フリツプフロツプ60Aの端子の出力とDOWN計数パルス
の論理積を新たなDOWN計数パルスDOWN′として出力する
ANDゲート60Cとから構成されている。 このダンパ回路60の作用は第５図に示す如くであり、
停止時でUP計数パルスとDOWN計数パルスとが交互に入力
される場合には、パルスの立ち下がりでＲ−Ｓフリツプ
フロツプ60Aがセツト、リセツトを繰返すので、出力側
では交互のパルスが除去されていることがわかる。 このダンパ回路60を前記第１実施例の分割回路12の出
力側に付加した場合には、停止時に計数パルスが交互に
出力されるのを防止することができる。 次に、本発明の第２実施例として、検出信号（１次信
号）のピツチを８分割した計数信号を出力する分割回路
の例を第６図に示す。 この第２実施例においては、前記第１実施例と同様の
バツフアアンプ20Aの出力を反転するバツフアアンプ22A
の他にバツフアアンプ20Bの出力を反転するバツフアア
ンプ22Bを追加し、１次信号としてA sinθ、A cosθ、
−A sinθ、−A cosθの４種の信号を抵抗連鎖16に印加
している点、更に、A sinθは２つの節点に印加してい
る点、又、コンパレータが２個（42A、42B）設けてあ
り、サーボ回路としては、３ビツトの可逆２進カウンタ
62とデコーダ64を用いている点が前記第１実施例と異な
る。 又、８分割では90゜を２分割すればよいので、抵抗連
鎖16の抵抗値は全て同一値Ｒとされている。 更に、第１実施例の方向反転回路が省略されている。
これは、抵抗連鎖16の各節点の信号が０゜、45゜、・・
・360゜＝０゜と変わつているため、デコーダ64の出力
が端子８から端子１に切替わつても位相が変化せず、方
向弁別回路66に位相反転信号を送出する必要がないため
である。 又、コンパレータ42A、42Bの出力は−Ｖにプルダウン
してあるため、アナログスイツチ40A〜40Hが選択されて
いない場合でも、比較信号J1、J2は「０」になる。従つ
て、方向弁別回路66においては、比較信号J1とJ2の論理
和をとり、その「１」又は「０」に応じて加算信号L1又
は減算信号L2を「１」に設定することによつて、計数信
号であるUP計数パルス又はDOWN計数パルスが得られる。 なお前記実施例においては、いずれも、１次信号は位
相が90゜異なる２相信号とされていたが、１次信号の数
及び位相差はこれに限定されず、２相以上であればよ
い。 又、分割数も、前記第１実施例では16分割、第２実施
例では８分割とされていたが、分割数はこれらに限定さ
れず、２分割以上の何分割であつてもよい。 更に、前記実施例においては、いずれも１次信号が正
弦波とされていたが、１次信号の形はこれに限定され
ず、例えば三角波や台形波等他の形状であつてもよい。
このように形状が異なる場合には、抵抗連鎖の抵抗値を
調整することで容易に対応できる。
以上説明した通り、本発明によれば、抵抗連鎖の複数
の節点を、アナログスイツチを介して節点より少数のコ
ンパレータに入力するようにしたので、コンパレータの
数を抵抗連鎖の節点の数より少なくすることができ、特
にIC化に適している。又、計数信号をサーボ回路により
フイードバツクし、計数方向に対応させてアナログスイ
ツチを順番に切替えるようにしているので、１次信号が
瞬間的に変化しても追従でき、応答速度を改善すること
ができる等の優れた効果を有する。
の節点を、アナログスイツチを介して節点より少数のコ
ンパレータに入力するようにしたので、コンパレータの
数を抵抗連鎖の節点の数より少なくすることができ、特
にIC化に適している。又、計数信号をサーボ回路により
フイードバツクし、計数方向に対応させてアナログスイ
ツチを順番に切替えるようにしているので、１次信号が
瞬間的に変化しても追従でき、応答速度を改善すること
ができる等の優れた効果を有する。
第１図は、本発明に係る測定装置の分割回路の第１実施
例の構成を示す回路図、第２図は、第１実施例における
抵抗連鎖の各節点での信号波形の例を示す線図、第３図
は、第１実施例における各部信号波形の例を示す線図、
第４図は、第１実施例に付加するのに好適なダンパ回路
の構成を示す回路図、第５図は、前記ダンパ回路の各部
信号波形の例を示す線図、第６図は、本発明の第２実施
例の構成を示す回路図、第７図は、本発明が適用される
測定装置の全体構成の例を示すブロツク線図、第８図
は、抵抗連鎖を用いた分割回路の原理を示す回路図、第
９図は、従来の抵抗分割回路の例を示す回路図である。 10……検出器、 12……分割回路、 14……カウンタ、 16……抵抗連鎖、 ａ〜ｈ……節点、 32……発振器、 CP……クロツクパルス、 40A〜40H……アナログスイツチ、 42、42A、42B……コンパレータ、 J1、J2……比較信号、 50……８進リングカウンタ、 L1……加算信号、 L2……減算信号、 62……２進カウンタ、 64……デコーダ。
例の構成を示す回路図、第２図は、第１実施例における
抵抗連鎖の各節点での信号波形の例を示す線図、第３図
は、第１実施例における各部信号波形の例を示す線図、
第４図は、第１実施例に付加するのに好適なダンパ回路
の構成を示す回路図、第５図は、前記ダンパ回路の各部
信号波形の例を示す線図、第６図は、本発明の第２実施
例の構成を示す回路図、第７図は、本発明が適用される
測定装置の全体構成の例を示すブロツク線図、第８図
は、抵抗連鎖を用いた分割回路の原理を示す回路図、第
９図は、従来の抵抗分割回路の例を示す回路図である。 10……検出器、 12……分割回路、 14……カウンタ、 16……抵抗連鎖、 ａ〜ｈ……節点、 32……発振器、 CP……クロツクパルス、 40A〜40H……アナログスイツチ、 42、42A、42B……コンパレータ、 J1、J2……比較信号、 50……８進リングカウンタ、 L1……加算信号、 L2……減算信号、 62……２進カウンタ、 64……デコーダ。
Claims (2)
- 【請求項１】互いに位相の異なる複相の１次信号を抵抗
連鎖の異なる節点に印加して、別の節点に位相のずれた
２次信号を生成すると共に、これら抵抗連鎖の節点を対
応するコンパレータと接続して、１次信号又は２次信号
を基準レベルと比較することにより、１次信号よりもピ
ツチの細分化された計数信号を出力する測定装置の分割
回路において、 前記抵抗連鎖の各節点を、アナログスイツチを介して節
点より少数のコンパレータに接続し、該コンパレータの
出力の高低に応じて、クロツクパルスに同期した計数信
号を得ると共に、 該計数信号をフイードバツクし、計数方向に対応させて
前記アナログスイツチを順番に切替えるサーボ回路を設
けたことを特徴とする測定装置の分割回路。 - 【請求項２】前記コンパレータとして、１個のコンパレ
ータが共用されている特許請求の範囲第１項記載の測定
装置の分割回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257546A JPH0812081B2 (ja) | 1986-10-29 | 1986-10-29 | 測定装置の分割回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257546A JPH0812081B2 (ja) | 1986-10-29 | 1986-10-29 | 測定装置の分割回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111417A JPS63111417A (ja) | 1988-05-16 |
| JPH0812081B2 true JPH0812081B2 (ja) | 1996-02-07 |
Family
ID=17307785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61257546A Expired - Fee Related JPH0812081B2 (ja) | 1986-10-29 | 1986-10-29 | 測定装置の分割回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812081B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH407569A (de) | 1963-12-04 | 1966-02-15 | Contraves Ag | Digitale Auswerteeinrichtung für stetig veränderliche Messgrössensignale |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618715A (en) * | 1979-07-24 | 1981-02-21 | Nippon Kogaku Kk <Nikon> | Error-compensated encoder |
| JPS5714257A (en) * | 1980-06-30 | 1982-01-25 | Matsushita Graphic Commun Syst Inc | Binary device |
-
1986
- 1986-10-29 JP JP61257546A patent/JPH0812081B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH407569A (de) | 1963-12-04 | 1966-02-15 | Contraves Ag | Digitale Auswerteeinrichtung für stetig veränderliche Messgrössensignale |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63111417A (ja) | 1988-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |