JPH08111616A

JPH08111616A - 演算増幅回路

Info

Publication number: JPH08111616A
Application number: JP26814294A
Authority: JP
Inventors: Tetsuo Tatsuta; 哲男多津田
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1994-10-07
Filing date: 1994-10-07
Publication date: 1996-04-30

Abstract

(57)【要約】【目的】下限電圧制限機能、絶対値変換出力機能、最
大電圧値セレクト機能並びに最小電圧値セレクト機能を
もつように構成できる、少数の素子で消費電力の低減化
した演算増幅回路を提供する。【構成】非反転入力端子１と反転入力端子２に入力さ
れた差電圧を検出する差動入力部４と、差動入力部４の
出力信号を増幅する増幅部５と、増幅部５の出力信号を
低インピーダンスに変換し出力信号を取り出すための出
力部６と、出力部６の出力端子３に接続された出力電圧
を必要に応じレベル変換する電圧変換部７と、電圧変換
部７の出力電圧と信号入力端子９・・・ｍに入力された
信号電圧Ｖ_S1，・・・Ｖ_smとを比較し、出力部６の入力
電流Ｉ_Iを制御する比較器８とで演算増幅回路を構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、演算増幅回路に関
し、特に、所定の基準電圧によって出力振幅に制限を与
えることが可能な下限電圧制限機能を有する演算増幅回
路、入力信号の電圧値を絶対値に変換して出力する演算
増幅回路、複数の入力信号の中から最大電圧値を選択し
出力できる最大電圧値セレクト機能を有する演算増幅回
路、及び複数の入力信号の中から最小電圧値を選択し出
力できる最小電圧値セレクト機能を有する演算増幅回路
に関する。

【０００２】

【従来の技術】従来、下限電圧制限機能を有する演算増
幅回路としては、図16に示す構成のものが知られてい
る。図16において、入力端子101 は入力抵抗Ｒ１を介し
演算増幅器ＯＰ１の反転入力端子に接続され、更にこの
反転入力端子は帰還抵抗Ｒ２を介し出力端子103 に接続
されている。また、帰還抵抗Ｒ２と並列接続になるよう
にダイオードＤ１，Ｄ２が順方向に直列接続され、ダイ
オードＤ１のカソード端子とダイオードＤ２のアノード
端子は演算増幅器ＯＰ１の出力に接続されている。基準
電圧入力端子102 は、入力抵抗Ｒ３を介し演算増幅器Ｏ
Ｐ２の反転入力端子に接続され、更にこの反転入力端子
は帰還抵抗Ｒ４を介し出力端子103 に接続されている。
また、帰還抵抗Ｒ４と並列接続になるようにダイオード
Ｄ３，Ｄ４が順方向に直列接続され、ダイオードＤ４の
カソード端子とダイオードＤ３のアノード端子は演算増
幅器ＯＰ２の出力に接続されている。更に、演算増幅器
ＯＰ１，ＯＰ２の非反転入力端子はグランドに接続され
ている。

【０００３】このように構成されている演算増幅回路に
おいて、演算増幅器ＯＰ２，抵抗Ｒ３，Ｒ４及びダイオ
ードＤ３，Ｄ４が設けられていない場合は、図17の破線
部と直線（ロ）に示すような特性の通常の反転増幅回路
として動作する。但し、ダイオードＤ１，Ｄ２が接続さ
れているため負の出力は得ることはできない。これに対
し、図16に示した演算増幅回路の基準電圧入力端子102
に制限電圧−Ｖ_Cを供給すると、ダイオードのステアリ
ング回路が働き、出力端子103 の出力電圧Ｖ_OUTはＶ_C
以下には低下しない。すなわち、まず、基準電圧入力端
子102 に制限電圧−Ｖ_Cを供給し、Ｖ_C＞（Ｒ２／Ｒ
１）×Ｖ_INの時は、演算増幅器ＯＰ１の出力はダイオー
ドＤ２によって出力端子103 から切り離され、ダイオー
ドＤ１の順方向電圧の分だけ負の方向に振れている。逆
に、演算増幅器ＯＰ２の出力はダイオードＤ３の順方向
電圧とＶ_Cの和の電圧まで正の方向に振れており、ダイ
オードＤ４は逆バイアスの状態になり、図17の（イ）に
示す制限動作の出力になる。ところが、入力電圧Ｖ_INが
（Ｒ２／Ｒ１）×Ｖ_IN≧Ｖ_Cを満足するようになると、
前記ダイオードのバイアスの関係は全く逆になり、図17
の（ロ）に示す線形動作の出力になる。

【０００４】次に、従来の絶対値回路としては、図18に
示す構成のものが知られている。入力端子201 は入力抵
抗Ｒ１を介し演算増幅器ＯＰ１の反転入力端子に接続さ
れ、さらにこの反転入力端子は帰還抵抗Ｒ２を介し出力
端子202 に接続されている。また、帰還抵抗Ｒ２と並列
接続になるようにダイオードＤ１，Ｄ２が順方向に直列
接続され、ダイオードＤ１のカソード端子とダイオード
Ｄ２のアノード端子は演算増幅器ＯＰ１の出力に接続さ
れている。また、入力端子201 は演算増幅器ＯＰ２の非
反転入力端子にも接続されている。更に、演算増幅器Ｏ
Ｐ１の非反転入力端子はグランドに接続されている。そ
して、演算増幅器ＯＰ２の反転入力端子は、帰還抵抗Ｒ
３を介し出力端子202 に接続されている。また、帰還抵
抗Ｒ３と並列接続になるようにダイオードＤ３，Ｄ４が
順方向に直列接続され、ダイオードＤ４のカソード端子
とダイオードＤ３のアノード端子は演算増幅器ＯＰ２の
出力に接続されている。

【０００５】このように構成されている絶対値回路にお
いて、演算増幅器ＯＰ２，抵抗Ｒ３，ダイオードＤ３，
Ｄ４が設けられていない場合は、通常の反転増幅回路と
して動作する。但し、ダイオードＤ１，Ｄ２が接続され
ているため負の出力は得ることはできない。これに対
し、図18に示した絶対値回路において、信号入力端子20
1 に負の電圧−Ｖ_nを供給すると、演算増幅器ＯＰ１，
抵抗Ｒ１，Ｒ２で構成される回路部は、ダイオードＤ１
が逆バイアスとなり、通常の反転増幅回路として動作す
る。ここで、抵抗Ｒ１，Ｒ２の抵抗値を同一にしておく
ことで、出力端子202 にＶ_nの電圧値を出力することが
できる。この時、ダイオードＤ３は逆バイアスとなって
いるため、演算増幅器ＯＰ２の出力はダイオードＤ３に
よって出力端子202 から切り離される。

【０００６】次に、信号入力端子201 に正の電圧Ｖ_Kを
供給すると、演算増幅器ＯＰ２，抵抗Ｒ３，ダイオード
Ｄ３，Ｄ４で構成される回路部は、ダイオードＤ３のア
ノード端子がＶ_KとダイオードＤ３の順方向電圧の和の
分だけ正の方向に振れており、ダイオードＤ４は逆バイ
アスになっているため、演算増幅器ＯＰ２，抵抗Ｒ３，
ダイオードＤ３で構成された、通常のボルテージホロワ
回路として動作し、出力端子202 にＶ_Kの電圧値を出力
することができる。この時演算増幅器ＯＰ１出力は、ダ
イオードＤ２が逆バイアスになっているため、ダイオー
ドＤ２によって出力端子202 から切り離される。このよ
うに、この絶対値回路においては、入力信号の電圧値を
絶対値に変換して出力する。

【０００７】次に、従来の最大電圧値セレクト回路とし
ては、図19に示す構成のものが知られている。図19にお
いて、信号入力端子301 ，302 ・・・ｍは演算増幅器Ｏ
Ｐ１，ＯＰ２・・・ＯＰｎの非反転入力端子に接続さ
れ、この演算増幅器ＯＰ１，ＯＰ２・・・ＯＰｎの出力
端子は、ダイオードＤ１，Ｄ２・・・Ｄｑのアノード端
子に接続されている。更に、ダイオードＤ１，Ｄ２・・
・Ｄｑのカソード端子は、この最大電圧値セレクト回路
の出力端子303 と演算増幅器ＯＰ１，ＯＰ２・・・ＯＰ
ｎの反転入力端子、並びに抵抗Ｒに接続され、この抵抗
Ｒの他端子は、負側電源端子304 に接続されている。

【０００８】このように構成された最大電圧値セレクト
回路において、例えば演算増幅器ＯＰ１の非反転入力端
子に入力される信号Ｓ１が、他の演算増幅器ＯＰ２・・
・ＯＰｎの非反転入力端子に入力される信号Ｓ２・・・
Ｓｍより大きい電圧値だと考える。この場合、演算増幅
器ＯＰ１，ＯＰ２・・・ＯＰｎの出力には、ダイオード
Ｄ１，Ｄ２・・・Ｄｑが順方向に接続されているため、
出力端子303 には演算増幅器ＯＰ１，ＯＰ２・・・ＯＰ
ｎの非反転入力端子に入力される信号Ｓ１，Ｓ２・・・
Ｓｍの中で最も大きい電圧値の信号Ｓ１が出力される。

【０００９】この時の演算増幅器ＯＰ２・・・ＯＰｎの
出力は、それぞれ（Ｓ２の電圧値−Ｓ１の電圧値）×
（演算増幅器ＯＰ２の増幅率）・・・（Ｓｍの電圧値−
Ｓ１の電圧値）×（演算増幅器ＯＰｎの増幅率）によっ
て、出力ダイナミックレンジの下限電圧値に振れる。ま
た、演算増幅器ＯＰ１の出力は、ダイオードＤ１の順方
向電圧とＳ１の和の電圧まで振れている。つまり、ダイ
オードＤ２・・・Ｄｑは逆バイアスとなり、演算増幅器
ＯＰ２・・・ＯＰｎの出力はダイオードＤ２・・・Ｄｑ
によって出力端子303 から切り離され、演算増幅器ＯＰ
１とダイオードＤ１で構成された回路だけが、ボルテー
ジホロワ回路として動作する。

【００１０】ここで、演算増幅器ＯＰ１の非反転入力端
子に入力された信号Ｓ１より他の入力信号Ｓ２・・・Ｓ
ｍの電圧値が大きくなった時、前記と同様に、最も大き
い電圧値の信号が非反転入力端子に入力された演算増幅
器と、その出力に接続されたダイオードとで構成された
ボルテージホロワ回路１回路だけの動作に切り替わる。
つまり、演算増幅器ＯＰ１，ＯＰ２・・・ＯＰｎの非反
転入力端子に入力された入力信号Ｓ１，Ｓ２・・・Ｓｍ
の中で最も大きい電圧値の信号を入力した演算増幅器の
み、イマージナルショートのボルテージホロワ回路とし
て動作し、他の演算増幅器の出力は遮断されることで最
大電圧値を選択できるようになっている。

【００１１】次に、従来の最小電圧値セレクト回路とし
ては、図20に示す構成のものが知られている。図20にお
いて、信号入力端子401 ，402 ・・・ｍは演算増幅器Ｏ
Ｐ１，ＯＰ２・・・ＯＰｎの非反転入力端子に接続さ
れ、この演算増幅器ＯＰ１，ＯＰ２・・・ＯＰｎの出力
端子は、ダイオードＤ１，Ｄ２・・・Ｄｑのカソード端
子に接続されている。更に、ダイオードＤ１，Ｄ２・・
・Ｄｑのアノード端子は、この最小電圧値セレクト回路
の出力端子403 と演算増幅器ＯＰ１，ＯＰ２・・・ＯＰ
ｎの反転入力端子、並びに抵抗Ｒに接続され、この抵抗
Ｒの他端子は、正側電源端子404 に接続されている。

【００１２】このように構成された最小電圧値セレクト
回路において、例えば演算増幅器ＯＰ１の非反転入力端
子に入力される信号Ｓ１が、他の演算増幅器ＯＰ２・・
・ＯＰｎの非反転入力端子に入力される信号Ｓ２・・・
Ｓｍより小さい電圧値だと考える。この場合、演算増幅
器ＯＰ１，ＯＰ２・・・ＯＰｎの出力には、ダイオード
Ｄ１，Ｄ２・・・Ｄｑが逆方向に接続されているため、
出力端子403 には演算増幅器ＯＰ１，ＯＰ２・・・ＯＰ
ｎの非反転入力端子に入力される信号Ｓ１，Ｓ２・・・
Ｓｍの中で最も小さい電圧値の信号Ｓ１が出力される。

【００１３】この時の演算増幅器ＯＰ２・・・ＯＰｎの
出力は、それぞれ（Ｓ２の電圧値−Ｓ１の電圧値）×
（演算増幅器ＯＰ２の増幅率）・・・（Ｓｍの電圧値−
Ｓ１の電圧値）×（演算増幅器ＯＰｎの増幅率）によっ
て、出力ダイナミックレンジの上限電圧値に振れる。ま
た、演算増幅器ＯＰ１の出力は、Ｓ１からダイオードＤ
１の順方向電圧分だけ低い電圧に振れている。つまり、
ダイオードＤ２・・・Ｄｑは逆バイアスとなり、演算増
幅器ＯＰ２・・・ＯＰｎの出力はダイオードＤ２・・・
Ｄｑによって出力端子403 から切り離され、演算増幅器
ＯＰ１とダイオードＤ１で構成された回路だけが、ボル
テージホロワ回路として動作する。

【００１４】ここで、演算増幅器ＯＰ１の非反転入力端
子に入力された信号Ｓ１より他の入力信号Ｓ２・・・Ｓ
ｍの電圧値が小さくなった時、前記と同様に、最も小さ
い電圧値の信号が非反転入力端子に入力された演算増幅
器と、その出力に接続されたダイオードとで構成された
ボルテージホロワ回路１回路だけの動作に切り替わる。
つまり、演算増幅器ＯＰ１，ＯＰ２・・・ＯＰｎの非反
転入力端子に入力された入力信号Ｓ１，Ｓ２・・・Ｓｍ
の中で最も小さい電圧値の信号を入力した演算増幅器の
み、イマージナルショートのボルテージホロワ回路とし
て動作し、他の演算増幅器の出力は遮断されることで最
小電圧値を選択できるようになっている。

【００１５】

【発明が解決しようとする課題】ところで、従来の下限
電圧制限機能を有する演算増幅回路、絶対値変換出力機
能を有する演算増幅回路、最大電圧値セレクト機能を有
する演算増幅回路並びに最小電圧値セレクト機能を有す
る演算増幅回路には、次に述べるような問題点がある。
まず図16に示した下限電圧制限機能を有する演算増幅回
路においては、ダイオードと帰還抵抗を用いて制限回路
を構成しているため、帰還抵抗を用いないような演算増
幅回路への応用、例えば、ボルテージホロワ回路での電
圧制限などには利用できない。また図16に示すように単
純な構成にすると、入力電圧と基準電圧に負側の電圧が
必要である。片電源の場合には、各抵抗値、演算増幅器
の各端子の電位を複雑に考慮しなければならない。また
回路構成には、２つの演算増幅器が必要で、半導体集積
回路の小型化には適さず、更に低消費電流化にも適さな
い。

【００１６】図18に示した絶対値変換出力機能を有する
演算増幅回路においては、２つの演算増幅器が必要で、
半導体集積回路の小型化には適さず、また低消費電流化
にも適さないという問題点がある。

【００１７】また、図19に示した従来の最大電圧値セレ
クト機能を有する演算増幅回路には、次のような問題点
がある。すなわち、複数の入力信号から最大電圧値を選
択したい時、その入力信号の数だけ演算増幅器及びダイ
オード素子が必要となり、回路規模が大きくなり、消費
電流が大きくなる。また演算増幅器の出力端子にダイオ
ード素子が順方向に接続されているため、上限の出力電
圧値は、演算増幅回路の出力ダイナミックレンジの上限
より更にダイオード素子の順方向電圧分（約0.7 Ｖ）低
下してしまう。

【００１８】また、図20に示した従来の最小電圧値セレ
クト機能を有する演算増幅回路には、次のような問題点
がある。すなわち、複数の入力信号から最小電圧値を選
択したい時、その入力信号の数だけ演算増幅器及びダイ
オード素子が必要となり、回路規模が大きくなり、消費
電流が大きくなる。また演算増幅器の出力端子にダイオ
ード素子が順方向に接続されているため、下限の出力電
圧値は、演算増幅回路の出力ダイナミックレンジの下限
より更にダイオード素子の順方向電圧分（約0.7 Ｖ）上
昇してしまう。

【００１９】本発明は、従来の各機能を有する演算増幅
回路における上記問題点を解決するためになされたもの
で、出力の制限電圧及び入力電圧に負電源を考慮せず簡
単に設定でき、小型化に適すると共に消費電流を軽減で
き、且つ演算増幅回路としての応用に制限を受けない、
下限電圧制限機能を有する演算増幅回路を提供すること
を目的とする。

【００２０】また本発明は、小型化に適し、消費電流を
軽減できる、絶対値変換出力機能をもつ演算増幅回路を
提供することを目的とする。また本発明は、少数の素子
で実現でき、回路全体での消費電流の低減が可能であ
り、また使用する演算増幅器の出力ダイナミックレンジ
をフルに活用でき、演算増幅器の応用へ制約を与えない
最大電圧値セレクト機能をもつ演算増幅回路を提供する
ことを目的とする。

【００２１】更にまた本発明は、少数の素子で実現で
き、回路全体での消費電流の低減が可能であり、また使
用する演算増幅器の出力ダイナミックレンジをフルに活
用でき、演算増幅器の応用へ制約を与えない最小電圧値
セレクト機能をもつ演算増幅回路を提供することを目的
とする。

【００２２】

【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、差動入力部と、該差動入力部の
信号を増幅する増幅部と、該増幅部の出力信号をインピ
ーダンス変換する出力部と、該出力部の出力電圧と前記
差動入力部の信号とは別の１つ又は複数の入力電圧信号
とを比較する比較手段とを備えた演算増幅回路におい
て、前記比較手段の出力により前記インピーダンス変換
出力部の入力電流を制御することにより前記出力部の出
力電圧を制限するように構成するものである。

【００２３】このような構成の演算増幅回路において、
前記比較手段を、前記出力部の出力電圧と比較される入
力電圧信号を所定の基準電圧信号とし、前記出力部の入
力電流を制限して該出力部の出力電圧下限値を制限する
ように構成することにより、所定の基準電圧によって出
力振幅に制限を与えることが可能な下限電圧制限機能を
もつ演算増幅回路を実現することができる。

【００２４】また、前記比較手段を、複数の入力電圧信
号の中から最大電圧値を選択し、前記出力部から最大電
圧値を出力するように構成することにより、複数の入力
信号の中から最大電圧値を選択し出力できる最大電圧値
セレクト機能をもつ演算増幅回路を実現することができ
る。

【００２５】また、前記比較手段を、複数の入力電圧信
号の中から最小電圧値を選択し、前記出力部から最小電
圧値を出力するように構成することにより、複数の入力
信号の中から最小電圧値を選択し出力できる最小電圧値
セレクト機能をもつ演算増幅回路を実現することができ
る。

【００２６】また更に、前記差動入力部の非反転入力端
子を接地すると共に、反転入力端子と比較手段への入力
電圧信号の入力端子及び出力部の出力端子との間に、同
一の抵抗値を有する第１及び第２の抵抗を設け、前記出
力端子から、前記入力端子への入力電圧信号の電圧値を
絶対値に変換して出力するように構成することにより、
入力信号の電圧値を絶対値に変換して出力する機能をも
つ演算増幅回路を実現することができる。

【００２７】

【実施例】次に実施例について説明する。まず各機能を
もつ演算増幅回路の実施例を説明する前に、本発明に係
る包括的な演算増幅回路の構成を図１に示す概念図に基
づいて説明する。本発明に係る演算増幅回路は、非反転
入力端子１と反転入力端子２に入力された差電圧を検出
する差動入力部４と、この出力信号を更に増幅する増幅
部５と、この出力信号を低インピーダンスに変換し出力
信号を取り出すための出力部６と、この出力端子３に接
続された出力電圧を必要に応じレベル変換する電圧変換
部７と、この電圧変換部７の出力電圧と信号入力端子
９，10・・・ｍに入力された信号電圧Ｖ_S1，Ｖ_S2・・・
Ｖ_Smとを比較するための比較器８とで構成されている。

【００２８】そして下限電圧制限機能をもたせるには、
前記比較器８は、電圧変換部７の出力電圧と信号入力端
子９に与えた１つの基準電圧とを比較するように構成さ
れ、この比較器８による比較結果により前記出力部６の
入力電流Ｉ_Iを制限することにより、下限電圧が制限さ
れた出力電圧を得るようにする。

【００２９】また、絶対値変換出力機能をもたせるに
は、非反転入力端子１をグランドに接続し、絶対値回路
の入力端子と反転入力端子２との間及び反転入力端子２
と出力端子３との間に同一抵抗値の抵抗素子を接続す
る。更に、絶対値回路の入力端子を比較器８の信号入力
端子９と接続して、出力部６の入力電流Ｉ_Iを制限する
ことにより、絶対値変換の出力電圧を得るようにする。

【００３０】また、最大電圧値セレクト機能をたせる場
合には、電圧変換部７の出力電圧と、信号入力端子９，
10・・・ｍに入力された信号電圧Ｖ_S1，Ｖ_S2・・・Ｖ_Sm
とを、比較器８で比較した結果によって、前記出力部６
の入力電流Ｉ_Iを制限することにより、複数の入力電圧
信号の中から最大電圧値の出力電圧を得るようにするも
のである。

【００３１】また、最小電圧値セレクト機能をたせる場
合には、電圧変換部７の出力電圧と、信号入力端子９，
10・・・ｍに入力された信号電圧Ｖ_S1，Ｖ_S2・・・Ｖ_Sm
とを、比較器８で比較した結果によって、前記出力部６
の入力電流Ｉ_Iを制限することにより、複数の入力電圧
信号の中から最小電圧値の出力電圧を得るようにするも
のである。

【００３２】次に、各機能を有する演算増幅回路の具体
的な実施例について説明する。図２は本発明に係る演算
増幅回路の第１実施例を示す回路構成図である。この実
施例は、下限電圧制限機能をもつものの実施例である。
図２において、非反転入力端子11と反転入力端子12に加
えられた信号の差電圧は、ＰＮＰトランジスタＱ１及び
Ｑ２とＮＰＮトランジスタＱ３及びＱ４からなる差動入
力部により検出され、その検出された差電圧信号はＮＰ
ＮトランジスタＱ５と該トランジスタＱ５のコレクタ・
ベース間に接続した容量Ｃ１とからなる増幅部により増
幅される。更に、ＰＮＰトランジスタＱ８からなる出力
部によりインピーダンス変換され、低い出力インピーダ
ンスとして出力端子13から出力される。また、ＮＰＮト
ランジスタＱ６及びＱ７と電流供給回路19とからなる比
較器のＮＰＮトランジスタＱ７のベースは、出力端子13
とグランドとの間に直列接続された２個の抵抗Ｒ１及び
Ｒ２の接続点に接続されており、出力端子13の出力電圧
をＶ_OUTとすると、ＮＰＮトランジスタＱ７のベース電
位Ｖ_Bは、抵抗Ｒ１及びＲ２により、Ｖ_B＝（Ｒ２／Ｒ
１＋Ｒ２）×Ｖ_OUTと電圧変換されるようになってい
る。なお図２において、14は正側電源端子、15は負側電
源端子、17〜20は電流供給回路である。

【００３３】このように構成された演算増幅回路におい
て、ＮＰＮトランジスタＱ６のベースに印加される基準
電圧Ｖ_RとＮＰＮトランジスタＱ７のベース電位Ｖ_Bが
Ｖ_R＜Ｖ_Bなる関係の時は、ＮＰＮトランジスタＱ６は
オフ状態となり、Ｖ_R＞Ｖ_Bなる関係の時は、ＮＰＮト
ランジスタＱ６はオン状態となる。ＮＰＮトランジスタ
Ｑ６がオン状態にあるとき、ＮＰＮトランジスタＱ６の
コレクタはＰＮＰトランジスタＱ８のベースに接続され
ているため、ＰＮＰトランジスタＱ８のベース電流を供
給する方向にＮＰＮトランジスタＱ６のコレクタ電流が
流れる。この時、電流供給回路18の電流Ｉ₁より比較器
を構成する電流供給回路19のＩ_Sを大きく設定しておく
ことにより、ＮＰＮトランジスタＱ６がオン状態になっ
たとき、ＰＮＰトランジスタＱ８のベース電流を供給す
ることができる。

【００３４】一方、ＮＰＮトランジスタＱ６がオフ状態
にある時は、出力部を構成するＰＮＰトランジスタＱ８
は何の制約も受けずに正常に動作する。すなわち、Ｖ
_OUT＞（１＋Ｒ１／Ｒ２）×Ｖ_Rの状態においては、出
力電圧Ｖ_OUTは何ら制約も受けないが、出力電圧Ｖ_OUT
より（１＋Ｒ１／Ｒ２）×Ｖ_Rが大きくなったところで
出力部に入力電流が供給され、出力電圧Ｖ_OUTは（１＋
Ｒ１／Ｒ２）×Ｖ_Rの電圧に制限される。

【００３５】したがって、本実施例では出力電圧Ｖ_OUT
の制限値を、基準電圧Ｖ_R又は抵抗Ｒ１，Ｒ２の比を可
変にすることにより、連続的な値に任意に設定すること
ができる。また、本実施例の電圧制限の手段は、演算増
幅回路の応用として接続される外部の素子に依存してい
ないため、反転増幅器、非反転増幅器、ボルテージホロ
ワへの応用に対し使用が可能となる。

【００３６】次に、本発明の第２実施例を図３に基づい
て説明する。図２に示した第１実施例において、比較器
を構成するＮＰＮトランジスタＱ７のベースを、電圧変
換部を構成する抵抗Ｒ１，Ｒ２を介さずに、直接出力端
子13に接続して構成したものである。

【００３７】本実施例においても、第１実施例と同様に
出力電圧Ｖ_OUTに制限を与えることは説明するまでもな
い。但し、この実施例の出力電圧Ｖ_OUTの制限値は基準
電圧入力端子16に印加される基準電圧Ｖ_Rに等しくな
る。

【００３８】次に第３実施例を図４を参照しながら説明
する。非反転入力端子11と反転入力端子12に加えられた
信号の差電圧は、ＮＰＮトランジスタＱ11及びＱ12とＰ
ＮＰトランジスタＱ13及びＱ14とＰＮＰトランジスタＱ
14のコレクタ・ベース間に接続した容量Ｃ１とからなる
差動入力部により検出され、その検出された差電圧信号
はＰＮＰトランジスタＱ15からなる増幅部により増幅さ
れる。更に、ＰＮＰトランジスタＱ18からなる出力部に
よりインピーダンス変換され、低い出力インピーダンス
として出力端子13から出力される。また、ＰＮＰトラン
ジスタＱ16及びＱ17と電流供給回路19とからなる比較器
のＰＮＰトランジスタＱ17のベースは、出力端子13とグ
ランドとの間に直列接続された２個の抵抗Ｒ１及びＲ２
の接続点に接続されており、出力端子13の出力電圧をＶ
_OUTとすると、ＰＮＰトランジスタＱ17のベース電位Ｖ
_Bは、抵抗Ｒ１及びＲ２により、Ｖ_B＝（Ｒ２／Ｒ１＋
Ｒ２）×Ｖ_OUTと電圧変換されるようになっている。な
お図４において、14は正側電源端子、15は負側電源端
子、17〜20は電流供給回路である。

【００３９】このように構成された演算増幅回路におい
て、ＰＮＰトランジスタＱ16のベースに印加される基準
電圧Ｖ_RとＮＰＮトランジスタＱ17のベース電位Ｖ_Bが
Ｖ_R＜Ｖ_Bなる関係の時は、ＰＮＰトランジスタＱ17は
オフ状態となり、Ｖ_R＞Ｖ_Bなる関係の時は、ＰＮＰト
ランジスタＱ17はオン状態となる。ＰＮＰトランジスタ
Ｑ17がオン状態にあるとき、ＰＮＰトランジスタＱ17の
コレクタはＰＮＰトランジスタＱ18のベースに接続され
ているため、ＰＮＰトランジスタＱ18のベース電流を遮
断する方向にＰＮＰトランジスタＱ17のコレクタ電流が
流れる。この時、電流供給回路18の電流Ｉ₁より比較器
を構成する電流供給回路19のＩ_Sを大きく設定しておく
ことにより、ＰＮＰトランジスタＱ17がオン状態になっ
たとき、ＰＮＰトランジスタＱ18のベース電流を完全に
遮断することができる。

【００４０】一方、ＰＮＰトランジスタＱ17がオフ状態
にある時は、出力部を構成するＰＮＰトランジスタＱ18
は何の制約も受けずに正常に動作する。すなわち、Ｖ
_OUT＞（１＋Ｒ１／Ｒ２）×Ｖ_Rの状態においては、出
力電圧Ｖ_OUTは何ら制約も受けないが、出力電圧Ｖ_OUT
より（１＋Ｒ１／Ｒ２）×Ｖ_Rが大きくなったところで
出力部の入力電流が遮断され、出力電圧Ｖ_OUTは（１＋
Ｒ１／Ｒ２）×Ｖ_Rの電圧に制限される。

【００４１】したがって、本実施例では出力電圧Ｖ_OUT
の制限値を、基準電圧Ｖ_R又は抵抗Ｒ１，Ｒ２の比を可
変にすることにより、連続的な値に任意に設定すること
ができる。また、本実施例の電圧制限の手段は、第１実
施例と同様に演算増幅回路の応用として接続される外部
の素子に依存していないため、反転増幅器、非反転増幅
器、ボルテージホロワへの応用に対し使用が可能とな
る。

【００４２】次に、本発明の第４実施例を図５に基づい
て説明する。この実施例は、図４に示した第３実施例に
おいて、比較器を構成するＰＮＰトランジスタＱ17のベ
ースを、電圧変換部を構成する抵抗Ｒ１，Ｒ２を介さず
に、直接出力端子13に接続して構成したものである。

【００４３】本実施例においても、第３実施例と同様に
出力電圧Ｖ_OUTに制限を与えることは説明するまでもな
い。但し、この実施例の出力電圧Ｖ_OUTの制限値は基準
電圧入力端子16に印加される基準電圧Ｖ_Rに等しくな
る。

【００４４】次に、第５実施例を図６を参照しながら説
明する。この実施例は図３に示した第２実施例の下限電
圧制限機能をもつ演算増幅回路をそのまま用いて、絶対
値変換出力機能をもつ演算増幅回路を構成したものであ
る。第２実施例の下限電圧制限機能をもつ演算増幅回路
の非反転入力端子はグランドに接続し、反転入力端子と
絶対値変換出力機能をもつ演算増幅回路の入力端子21と
の間に抵抗Ｒ11を接続し、反転入力端子と出力端子22と
の間に抵抗Ｒ12を接続する。更に入力端子21と第２実施
例における基準電圧入力端子とを接続して絶対値変換出
力機能をもつ演算増幅回路を構成する。

【００４５】このように構成した演算増幅回路におい
て、信号入力端子21に負の電圧−Ｖ_nを供給したとき、
ＰＮＰトランジスタＱ２のベース電位は下限電圧制限回
路のイマジナルショート構成によりグランドレベルとな
る。よって、入力端子21に負の電圧−Ｖ_nを入力する
と、抵抗Ｒ11，Ｒ12の反転増幅器によって、（Ｒ12／Ｒ
11）×Ｖ_nを出力端子22より出力する。ここで、抵抗Ｒ
11，Ｒ12の抵抗値を同一にしておくことにより、出力端
子22にＶ_nの電圧値を出力することができる。この時、
比較器を構成しているＮＰＮトランジスタＱ６のベース
電位は、入力端子21に入力している負の電圧−Ｖ_nにな
り、一方のＮＰＮトランジスタＱ７のベース電位は、出
力端子22の出力電圧Ｖ_nの電位となる。その結果、ＮＰ
ＮトランジスタＱ６はオフ状態となり、何の制約も受け
ずに抵抗Ｒ11，Ｒ12と演算増幅器で構成された反転増幅
器として動作する。

【００４６】次に、信号入力端子21に正の電圧Ｖ_Kを供
給すると、ＰＮＰトランジスタＱ２のベース電位はイマ
ジナルショート構成によりグランドレベルとなり、入力
端子21に正の電圧Ｖ_Kを入力すると、抵抗Ｒ11，Ｒ12の
反転増幅器によって、−（Ｒ12／Ｒ11）×Ｖ_Kを出力端
子22より出力しようとする。しかしこの時、比較器を構
成しているＮＰＮトランジスタＱ６のベース電位は、入
力端子21に入力している正の電圧Ｖ_Kになり、一方のＮ
ＰＮトランジスタＱ７のベース電位は、出力端子22の出
力電圧である、−（Ｒ12／Ｒ11）×Ｖ_Kの電位になろう
とするため、ＮＰＮトランジスタＱ６はオン状態にな
り、ＰＮＰトランジスタＱ８のベース電流を制限し、抵
抗Ｒ11，Ｒ12と演算増幅器で構成された反転増幅器とし
て動作せず、正の入力電圧Ｖ_Kが出力端子22にそのまま
出力される。

【００４７】すなわち、この実施例においては、信号入
力端子21に負の電圧−Ｖ_nを供給したときは、何の制約
も受けずに抵抗Ｒ11，Ｒ12と演算増幅器で構成された反
転増幅器として動作し、抵抗Ｒ11，Ｒ12の抵抗値を同一
にしておくことによって、出力端子22にＶ_nの電圧値を
出力することができる。また、信号入力端子21に正の電
圧Ｖ_Kを供給したとき、出力部に入力電流が供給され、
出力電圧Ｖ_OUTはＶ_Kの電圧に制限される。

【００４８】次に、第６実施例を図７に基づいて説明す
る。この実施例は図５に示した第４実施例の下限電圧制
限機能をもつ演算増幅回路をそのまま用いて、絶対値変
換出力機能をもつ演算増幅回路を構成したものである。
第４実施例の下限電圧制限機能をもつ演算増幅回路の非
反転入力端子はグランドに接続し、反転入力端子と絶対
値変換出力機能をもつ演算増幅回路の入力端子21との間
に抵抗Ｒ11を接続し、反転入力端子と出力端子22との間
に抵抗Ｒ12を接続する。更に入力端子21と第４実施例に
おける基準電圧入力端子とを接続して絶対値変換出力機
能をもつ演算増幅回路を構成する。

【００４９】このように構成した演算増幅回路におい
て、信号入力端子21に負の電圧−Ｖ_nを供給したとき、
ＮＰＮトランジスタＱ11のベース電位は下限電圧制限回
路のイマジナルショート構成によりグランドレベルとな
る。よって、入力端子21に負の電圧−Ｖ_nを入力する
と、抵抗Ｒ11，Ｒ12の反転増幅器によって、（Ｒ12／Ｒ
11）×Ｖ_nを出力端子22より出力する。ここで、抵抗Ｒ
11，Ｒ12の抵抗値を同一にしておくことにより、出力端
子22にＶ_nの電圧値を出力することができる。この時、
比較器を構成しているＰＮＰトランジスタＱ16のベース
電位は、入力端子21に入力している負の電圧−Ｖ_nにな
り、一方のＰＮＰトランジスタＱ17のベース電位は、出
力端子22の出力電圧Ｖ_nの電位となる。その結果、ＰＮ
ＰトランジスタＱ17はオフ状態となり、何の制約も受け
ずに抵抗Ｒ11，Ｒ12と演算増幅器で構成された反転増幅
器として動作する。

【００５０】次に、信号入力端子21に正の電圧Ｖ_Kを供
給すると、ＮＰＮトランジスタＱ11のベース電位はイマ
ジナルショート構成によりグランドレベルとなり、入力
端子21に正の電圧Ｖ_Kを入力すると、抵抗Ｒ11，Ｒ12の
反転増幅器によって、−（Ｒ12／Ｒ11）×Ｖ_Kを出力端
子22より出力しようとする。しかしこの時、比較器を構
成しているＰＮＰトランジスタＱ16のベース電位は、入
力端子21に入力している正の電圧Ｖ_Kになり、一方のＰ
ＮＰトランジスタＱ17のベース電位は、出力端子22の出
力電圧である、−（Ｒ12／Ｒ11）×Ｖ_Kの電位になろう
とするため、ＰＮＰトランジスタＱ17はオン状態にな
り、ＰＮＰトランジスタＱ18のベース電流を遮断し、抵
抗Ｒ11，Ｒ12と演算増幅器で構成された反転増幅器とし
て動作せず、正の入力電圧Ｖ_Kが出力端子22にそのまま
出力される。

【００５１】すなわち、この実施例においては、信号入
力端子21に負の電圧−Ｖ_nを供給したときは、何の制約
も受けずに抵抗Ｒ11，Ｒ12と演算増幅器で構成された反
転増幅器として動作し、抵抗Ｒ11，Ｒ12の抵抗値を同一
にしておくことによって出力端子22にＶ_nの電圧値を出
力することができる。また、信号入力端子21に正の電圧
Ｖ_Kを供給したとき、出力部に入力電流が遮断され、出
力電圧Ｖ_OUTはＶ_Kの電圧に制限される。

【００５２】次に、第７実施例を図８を参照しながら説
明する。この実施例は、最大電圧セレクト機能を備えた
演算増幅回路に関するものである。図８において、非反
転入力端子11と反転入力端子12に加えられた信号の差電
圧は、ＰＮＰトランジスタＱ１及びＱ２とＮＰＮトラン
ジスタＱ３及びＱ４からなる差動入力部により検出さ
れ、その検出された差電圧信号はＮＰＮトランジスタＱ
５からなる増幅部により増幅される。更に、ＰＮＰトラ
ンジスタＱ８からなる出力部によりインピーダンス変換
され、低い出力インピーダンスとして出力端子13から出
力される。ＮＰＮトランジスタＱ24及びＱ21，Ｑ22，Ｑ
23と電流供給回路19とからなる回路は、比較器を構成し
ており、該比較器のＮＰＮトランジスタＱ24のベース
は、出力端子13に接続されている。なお図８において、
14は正側電源端子、15は負側電源端子、17〜20は電流供
給回路、31〜33は入力信号端子である。

【００５３】次に、この実施例の動作について説明す
る。ＮＰＮトランジスタＱ24のベース電位をＶ_OUT、入
力信号端子31，32，33に接続されているＮＰＮトランジ
スタＱ21，Ｑ22，Ｑ23のベースの電位を、それぞれ
Ｖ_S1，Ｖ_S2，Ｖ_S3とすると、（Ｖ_S1又はＶ_S2又はＶ_S3）
＞Ｖ_OUTの関係で、Ｖ_S1，Ｖ_S2，Ｖ_S3の中で最も高い電
位がＶ_S1のとき、ＮＰＮトランジスタＱ21がオン状態、
Ｑ22，Ｑ23，Ｑ24はオフ状態となる。ＮＰＮトランジス
タＱ21がオン状態にある時、ＮＰＮトランジスタＱ21の
コレクタはＰＮＰトランジスタＱ８のベースに接続され
ているため、ＰＮＰトランジスタＱ８のベース電流を供
給する方向に、ＮＰＮトランジスタＱ21のコレクタ電流
が流れる。

【００５４】この時、電流供給回路18の電流Ｉ₁より比
較器を構成する電流供給回路19のＩ_Sを大きく設定して
おくことにより、ＮＰＮトランジスタＱ21がオン状態に
なったとき、ＰＮＰトランジスタＱ８のベース電流Ｉ₂
を供給することができる。その結果、出力端子13にはＶ
_S1が出力される。

【００５５】一方、（Ｖ_S1及びＶ_S2及びＶ_S3）＜Ｖ_OUT
の関係にあるとき、ＮＰＮトランジスタＱ21，Ｑ22，Ｑ
23はオフ状態、Ｑ24はオン状態となる。そのため、比較
器を構成する電流供給回路19の電流値Ｉ_Sは、正側電源
端子14にコレクタが接続されたＱ24のコレクタ電流から
供給される。このようにＮＰＮトランジスタＱ21及びＱ
22及びＱ23がオフ状態にあるときは、出力部を構成する
ＰＮＰトランジスタＱ８は何の制約も受けずに正常に動
作する。

【００５６】すなわち、（Ｖ_S1及びＶ_S2及びＶ_S3）＜Ｖ
_OUTの状態においては、出力電圧は何の制約も受けない
で通常の演算増幅回路の動作をするが、出力電圧Ｖ_OUT
がＶ_S1又はＶ_S2又はＶ_S3の電圧を下まわったところで、
出力部の入力電流がＮＰＮトランジスタＱ21又はＱ22又
はＱ23のコレクタ電流により供給される。その結果、出
力端子13にはＶ_S1又はＶ_S2又はＶ_S3の電圧が出力され
る。その時、出力電圧Ｖ_OUT、はＮＰＮトランジスタＱ
21，Ｑ22，Ｑ23のベース電位Ｖ_S1，Ｖ_S2，Ｖ_S3の中で最
も大きい電圧値が選択される。

【００５７】したがって、本実施例では、入力信号電圧
値を比較しその中から最大電圧値を出力したい場合、そ
の対象となる入力電圧信号の数と同じだけのＮＰＮトラ
ンジスタを演算増幅器に付加するだけの小規模の回路構
成で、且つ比較する入力電圧信号の数に関係なく、およ
そ演算増幅器１回路分の消費電流で、最大電圧値セレク
ト機能をもつ演算増幅回路を実現できる。また、本実施
例では、最大電圧値セレクト機能をもつ演算増幅回路の
出力が通常の演算増幅器の出力回路になっているため、
出力ダイナミックレンジは演算増幅器の出力ダイナミッ
クレンジと同等で、電流制限用のダイオードなどによっ
て出力ダイナミックレンジの低下を招くことはない。

【００５８】次に、図９に本発明の第８実施例を示す。
この実施例は、図８に示した第７実施例において比較器
を構成するＮＰＮトランジスタＱ24のベースに電圧変換
部を構成する抵抗Ｒ１及びＲ２を接続したものである。
この場合、出力端子13の出力電圧をＶ_OUTとすると、Ｎ
ＰＮトランジスタＱ24のベース電位Ｖ_Bは、Ｖ_B＝（Ｒ
２／Ｒ１＋Ｒ２）×Ｖ_OUTと電圧変換される。つまり、
ＮＰＮトランジスタＱ21，Ｑ22，Ｑ23のベースを入力信
号端子31，32，33に接続し、その電位をそれぞれＶ_S1，
Ｖ_S2，Ｖ_S3とすると、図８で示した第７実施例と同一動
作により、Ｖ_B，Ｖ_S1，Ｖ_S2，Ｖ_S3の中から最大電圧値
をセレクトして、出力端子13からこの電圧値を出力とし
て得ることができる。この実施例においても、図８で示
した第７実施例と同一の効果を得ることができる。

【００５９】次に、第９実施例を図10に基づいて説明す
る。非反転入力端子11と反転入力端子12に加えられた信
号の差電圧は、ＮＰＮトランジスタＱ11及びＱ12とＰＮ
ＰトランジスタＱ13及びＱ14からなる差動入力部により
検出され、その検出された差電圧信号はＰＮＰトランジ
スタＱ15からなる増幅部により増幅される。更に、ＰＮ
ＰトランジスタＱ18からなる出力部によりインピーダン
ス変換され、低い出力インピーダンスとして出力端子13
から出力される。ＰＮＰトランジスタＱ32及びＱ31と電
流供給回路34とからなる回路は、比較器を構成してお
り、同様に、ＰＮＰトランジスタＱ34及びＱ33と電流供
給回路35とからなる回路、並びにＰＮＰトランジスタＱ
36及びＱ35と電流供給回路36とからなる回路も比較器を
構成している。ＰＮＰトランジスタＱ32，Ｑ34，Ｑ36の
ベースは、出力端子13に接続されている。

【００６０】次に、このように構成された第９実施例の
動作について説明する。ＰＮＰトランジスタＱ32，Ｑ3
4，Ｑ36のベース電位をＶ_OUT、入力信号端子31，32，3
3に接続されているＰＮＰトランジスタＱ31，Ｑ33，Ｑ3
5のベース電位を、それぞれＶ _S1，Ｖ_S2，Ｖ_S3とする
と、（Ｖ_S1又はＶ_S2又はＶ_S3）＞Ｖ_OUTの関係で、
Ｖ_S1，Ｖ_S2，Ｖ_S3の中で最も高い電位がＶ_S1のとき、Ｐ
ＮＰトランジスタＱ32がオン状態、Ｑ31はオフ状態とな
る。ＰＮＰトランジスタＱ32がオン状態の時、コレクタ
電流（＝Ｉ_S1）をＱ18のベース電流供給回路18の電流値
Ｉ₁より、比較器を構成する電流供給回路34の電流値Ｉ
_S1を大きく設定しておくことにより、ＰＮＰトランジス
タＱ18のベース電流Ｉ₂を遮断することができる。

【００６１】その結果、出力端子13にはＶ_S1が出力され
る。この時、Ｖ_S2とＶ_OUTを比較し、ＰＮＰトランジス
タＱ33がオン状態、ＰＮＰトランジスタＱ34はオフ状態
となり、同様にＶ_S3とＶ_OUTを比較し、ＰＮＰトランジ
スタＱ35がオン状態、ＰＮＰトランジスタＱ36はオフ状
態となる。この比較結果による電流供給回路35，36の電
流は、ＰＮＰトランジスタＱ33，ＰＮＰトランジスタＱ
35のコレクタ電流として負電源端子15に流れる。電流供
給回路34の電流値Ｉ_S1＝電流供給回路35の電流値Ｉ_S2＝
電流供給回路36の電流値Ｉ_S3と設定しておくことによ
り、Ｖ_S1でなくＶ_S2又はＶ_S3が最も高い電位の場合も、
前記と同じ動作をする。

【００６２】一方、（Ｖ_S1及びＶ_S2及びＶ_S3）＜Ｖ_OUT
の関係にあるとき、ＰＮＰトランジスタＱ32，Ｑ34，Ｑ
36はオフ状態、ＰＮＰトランジスタＱ31，Ｑ33，Ｑ35は
オン状態となる。そのため、比較器を構成する電流供給
回路34, 35，36の電流値Ｉ_S1，Ｉ_S2，Ｉ_S3は、ＰＮＰト
ランジスタＱ31，Ｑ33，Ｑ35のコレクタ電流として負側
電源端子15に流れる。このようにＰＮＰトランジスタＱ
32及びＱ34及びＱ36がオフ状態のときは、出力部を構成
するＰＮＰトランジスタＱ18は何の制約も受けずに正常
に動作する。

【００６３】すなわち、（Ｖ_S1及びＶ_S2及びＶ_S3）＜Ｖ
_OUTの状態においては、出力電圧は何の制約も受けない
で通常の演算増幅回路の動作をするが、出力電圧Ｖ_OUT
がＶ_S1又はＶ_S2又はＶ_S3の電圧を下まわったところで、
出力部の入力電流がＰＮＰトランジスタＱ32又はＱ34又
はＱ36のコレクタ電流により遮断され、出力端子13に
は、Ｖ_S1又はＶ_S2又はＶ_S3の電圧が出力される。その
時、出力電圧Ｖ_OUTは、ＰＮＰトランジスタＱ31，Ｑ3
3，Ｑ35のベース電位Ｖ_S1，Ｖ_S2，Ｖ_S3の中で最も大き
い電圧値が選択される。

【００６４】したがって、本実施例では、入力信号電圧
値を比較しその中から最大電圧値を出力したい場合、そ
の対象となる入力電圧信号の数と同じだけのＰＮＰトラ
ンジスタ２個と１つの電流供給回路で構成した比較回路
を、演算増幅器に付加するだけの小規模の回路構成で、
且つおよそ演算増幅器１回路分の消費電流で、最大電圧
値セレクト機能をもつ演算増幅回路を実現できる。

【００６５】また、本実施例では、最大電圧値セレクト
機能をもつ演算増幅回路の出力が通常の演算増幅器の出
力回路になっているため、出力ダイナミックレンジは演
算増幅器の出力ダイナミックレンジと同等で、電流制限
用のダイオードなどによって出力ダイナミックレンジの
低下を招くことはない。

【００６６】次に、図11に本発明の第10実施例を示す。
この実施例は、図10に示した第９実施例において比較器
を構成するＰＮＰトランジスタＱ32，Ｑ34，Ｑ36のベー
スに、電圧変換部を構成する抵抗Ｒ１及びＲ２を接続し
たものである。この場合、出力端子13の出力電圧をＶ
_OUTとすると、ＰＮＰトランジスタＱ32、Ｑ34，Ｑ36の
ベース電位Ｖ_Bは、Ｖ_B＝（Ｒ２／Ｒ１＋Ｒ２）×Ｖ
_OUTと電圧変換される。つまり、ＰＮＰトランジスタＱ
31，Ｑ33，Ｑ35のベースを入力信号端子31，32，33に接
続し、その電位をそれぞれＶ_S1，Ｖ_S2，Ｖ_S3とすると、
図10で示した第９実施例と同一動作により、Ｖ_B，
Ｖ_S1，Ｖ_S2，Ｖ_S3の中から最大電圧値をセレクトして、
出力端子13からこの電圧値を出力として得ることができ
る。この実施例においても、図10で示した第９実施例と
同一の効果を得ることができる。

【００６７】次に、第11実施例を図12を参照して説明す
る。この実施例は、最小電圧値セレクト機能をもつ演算
増幅回路に関するものである。図12において、非反転入
力端子11と反転入力端子12に加えられた信号の差電圧
は、ＰＮＰトランジスタＱ１及びＱ２とＮＰＮトランジ
スタＱ３及びＱ４からなる差動入力部により検出され、
その検出された差電圧信号はＮＰＮトランジスタＱ５か
らなる増幅部により増幅される。更に、ＮＰＮトランジ
スタＱ８からなる出力部によりインピーダンス変換さ
れ、低い出力インピーダンスとして出力端子13から出力
される。ＮＰＮトランジスタＱ42及びＱ41と電流供給回
路44とからなる回路は、比較器を構成しており、同様
に、ＮＰＮトランジスタＱ44及びＱ43と電流供給回路45
とからなる回路、並びにＮＰＮトランジスタＱ46及びＱ
45と電流供給回路46とからなる回路も比較器を構成して
いる。ＮＰＮトランジスタＱ42，Ｑ44，Ｑ46のベース
は、出力端子13に接続されている。なお図12において、
14は正側電源端子、15は負側電源端子、17〜20は電流供
給回路、41〜43は入力信号端子である。

【００６８】次に、この実施例の動作について説明す
る。ＮＰＮトランジスタＱ42，Ｑ44，Ｑ46のベース電位
をＶ_OUT、入力信号端子41，42，43に接続されているＮ
ＰＮトランジスタＱ41，Ｑ43，Ｑ45のベースの電位を、
それぞれＶ_S1，Ｖ_S2，Ｖ_S3とすると、（Ｖ_S1又はＶ_S2又
はＶ_S3）＜Ｖ_OUTの関係で、Ｖ_S1，Ｖ_S2，Ｖ_S3の中で最
も低い電位がＶ_S1のとき、ＮＰＮトランジスタＱ41がオ
フ状態、Ｑ42はオン状態となる。ＮＰＮトランジスタＱ
42がオン状態にある時、ＮＰＮトランジスタＱ42のコレ
クタはＮＰＮトランジスタＱ８のベースに接続されてい
るため、ＮＰＮトランジスタＱ８のベース電流を遮断す
る方向に、ＮＰＮトランジスタＱ42のコレクタ電流が流
れる。

【００６９】この時、電流供給回路18の電流Ｉ₁より比
較器を構成する電流供給回路44の電流値Ｉ_S1を大きく設
定しておくことにより、ＮＰＮトランジスタＱ42がオン
状態になったとき、ＮＰＮトランジスタＱ８のベース電
流を遮断することができる。その結果、出力端子13には
Ｖ_S1が出力される。電流供給回路44の電流値Ｉ_S1＝電流
供給回路45の電流値Ｉ_S2＝電流供給回路46の電流値Ｉ_S3
と設定しておくことにより、Ｖ_S1でなくＶ_S2又はＶ_S3が
最も低い電位の場合も前記と同じ動作をする。

【００７０】一方、（Ｖ_S1及びＶ_S2及びＶ_S3）＞Ｖ_OUT
の関係にあるとき、ＮＰＮトランジスタＱ41，Ｑ43，Ｑ
45オン状態、ＮＰＮトランジスタＱ42，Ｑ44，Ｑ46はオ
フ状態となる。そのため、比較器を構成する電流供給回
路44, 45，46の電流値Ｉ_S1，Ｉ_S2，Ｉ_S3は、正側電源端
子14にコレクタが接続されたＱ41，Ｑ43，Ｑ45のコレク
タ電流から供給される。このようにＮＰＮトランジスタ
Ｑ42及びＱ44及びＱ46がオフ状態のときは、出力部を構
成するＮＰＮトランジスタＱ８は何の制約も受けずに正
常に動作する。

【００７１】すなわち、（Ｖ_S1及びＶ_S2及びＶ_S3）＞Ｖ
_OUTの状態においては、出力電圧は何の制約も受けない
で通常の演算増幅回路の動作をするが、出力電圧Ｖ_OUT
がＶ_S1又はＶ_S2又はＶ_S3の電圧を上まわったところで、
出力部の入力電流がＮＰＮトランジスタＱ42又はＱ44又
はＱ46のコレクタ電流により遮断される。その結果、出
力端子13にはＶ_S1又はＶ_S2又はＶ_S3の電圧が出力され
る。その時、出力電圧Ｖ_OUTは、ＮＰＮトランジスタＱ
41，Ｑ43，Ｑ45のベース電位Ｖ_S1，Ｖ_S2，Ｖ_S3の中で最
も小さい電圧値が選択される。

【００７２】したがって、本実施例では、入力信号電圧
値を比較しその中から最小電圧値を出力したい場合、そ
の対象となる入力電圧信号の数と同じだけのＮＰＮトラ
ンジスタ２個と１つの電流供給回路で構成した比較回路
を、演算増幅器に付加するだけの小規模の回路構成で、
且つおよそ演算増幅器１回路分の消費電流で、最小電圧
値セレクト機能をもつ演算増幅回路を実現できる。ま
た、本実施例では、最小電圧値セレクト機能をもつ演算
増幅回路の出力が通常の演算増幅器の出力回路になって
いるため、出力ダイナミックレンジは演算増幅器の出力
ダイナミックレンジと同等で、電流制限用のダイオード
などによって出力ダイナミックレンジの低下を招くこと
はない。

【００７３】次に、図13に本発明の第12実施例を示す。
この実施例は、図12に示した第11実施例において、比較
器を構成するＮＰＮトランジスタＱ42，Ｑ44，Ｑ46のベ
ースに電圧変換部を構成する抵抗Ｒ１及びＲ２を接続し
たものである。この場合、出力端子13の出力電圧をＶ
_OUTとすると、ＮＰＮトランジスタＱ42、Ｑ44，Ｑ46の
ベース電位Ｖ_Bは、Ｖ_B＝（Ｒ２／Ｒ１＋Ｒ２）×Ｖ
_OUTと電圧変換される。つまり、ＮＰＮトランジスタＱ
41，Ｑ43，Ｑ45のベースを入力信号端子41，42，43に接
続し、その電位をそれぞれＶ_S1，Ｖ_S2，Ｖ_S3とすると、
図12で示した第11実施例と同一動作により、Ｖ_B，
Ｖ_S1，Ｖ_S2，Ｖ_S3の中から最小電圧値をセレクトして、
出力端子13からこの電圧値を出力として得ることができ
る。この実施例においても、図12で示した第11実施例と
同一の効果を得ることができる。

【００７４】次に、第13実施例を図14に基づいて説明す
る。非反転入力端子11と反転入力端子12に加えられた信
号の差電圧は、ＮＰＮトランジスタＱ11及びＱ12とＰＮ
ＰトランジスタＱ13及びＱ14からなる差動入力部により
検出され、その検出された差電圧信号はＰＮＰトランジ
スタＱ15からなる増幅部により増幅される。更に、ＰＮ
ＰトランジスタＱ18からなる出力部によりインピーダン
ス変換され、低い出力インピーダンスとして出力端子13
から出力される。ＰＮＰトランジスタＱ54及びＱ51，Ｑ
52，Ｑ53と電流供給回路19とからなる回路は、比較器を
構成しており、そしてＰＮＰトランジスタＱ54のベース
は、出力端子13に接続されている。

【００７５】次に、この実施例の動作について説明す
る。ＰＮＰトランジスタＱ54のベース電位をＶ_OUT、入
力信号端子41, 42，43に接続されているＰＮＰトランジ
スタＱ51，Ｑ52，Ｑ53のベース電位を、それぞれＶ_S1，
Ｖ_S2，Ｖ_S3とすると、（Ｖ_S1又はＶ_S2又はＶ_S3）＜Ｖ
_OUTの関係で、Ｖ_S1，Ｖ_S2，Ｖ_S3の中で最も低い電位が
Ｖ_S1のとき、ＰＮＰトランジスタＱ51がオン状態、Ｑ5
2，Ｑ53，Ｑ54はオフ状態となる。ＰＮＰトランジスタ
Ｑ51がオン状態にある時、ＰＮＰトランジスタＱ51のコ
レクタはＰＭＰトランジスタＱ18のベースに接続されて
いるため、ＰＮＰトランジスタＱ18のベース電流を遮断
する方向に、ＰＮＰトランジスタＱ51のコレクタ電流が
流れる。

【００７６】この時、電流供給回路18の電流Ｉ₁より比
較器を構成する電流供給回路19の電流値Ｉ_Sを大きく設
定しておくことにより、ＰＮＰトランジスタＱ51がオン
状態になったとき、ＰＮＰトランジスタＱ18のベース電
流Ｉ₂を遮断することができる。その結果、出力端子13
にはＶ_S1が出力される。

【００７７】一方、（Ｖ_S1及びＶ_S2及びＶ_S3）＞Ｖ_OUT
の関係にあるとき、ＰＮＰトランジスタＱ51，Ｑ52，Ｑ
53はオフ状態、ＰＮＰトランジスタＱ54はオン状態とな
る。そのため、負側電源端子15にコレクタが接続された
Ｑ54のコレクタ電流は、比較器を構成する電流供給回路
19の電流値Ｉ_Sから供給される。このようにＰＮＰトラ
ンジスタＱ51及びＱ52及びＱ53がオフ状態のときは、出
力部を構成するＰＮＰトランジスタＱ18は何の制約も受
けずに正常に動作する。

【００７８】すなわち、（Ｖ_S1及びＶ_S2及びＶ_S3）＞Ｖ
_OUTの状態においては、出力電圧は何の制約も受けない
で通常の演算増幅回路の動作をするが、出力電圧Ｖ_OUT
がＶ_S1又はＶ_S2又はＶ_S3の電圧を上まわったところで、
出力部の入力電流がＰＮＰトランジスタＱ51又はＱ52又
はＱ53のコレクタ電流により遮断される。その結果、出
力端子13にはＶ_S1又はＶ_S2又はＶ_S3の電圧が出力され
る。その時、出力電圧Ｖ_OUTは、ＰＮＰトランジスタＱ
51，Ｑ52，Ｑ53のベース電位Ｖ_S1，Ｖ_S2，Ｖ_S3の中で最
も小さい電圧値が選択される。

【００７９】したがって、本実施例では、入力信号電圧
値を比較しその中から最小電圧値を出力したい場合、そ
の対象となる入力電圧信号の数と同じだけのＰＮＰトラ
ンジスタを演算増幅器に付加するだけの小規模の回路構
成で、且つ比較する入力電圧信号の数に関係なく、およ
そ演算増幅器１回路分の消費電流で、最小電圧値セレク
ト機能をもつ演算増幅回路を実現できる。また、本実施
例では、最小電圧値セレクト機能をもつ演算増幅回路の
出力が通常の演算増幅器の出力回路になっているため、
出力ダイナミックレンジは演算増幅器の出力ダイナミッ
クレンジと同等で、電流制限用のダイオードなどによっ
て出力ダイナミックレンジの低下を招くことはない。

【００８０】次に、図15に本発明の第14実施例を示す。
この実施例は、図14に示した第13実施例において、比較
器を構成するＰＮＰトランジスタＱ54のベースに、電圧
変換部を構成する抵抗Ｒ１及びＲ２を接続したものであ
る。この場合、出力端子13の出力電圧をＶ_OUTとする
と、ＰＮＰトランジスタＱ54のベース電位Ｖ_Bは、Ｖ_B
＝（Ｒ２／Ｒ１＋Ｒ２）×Ｖ_OUTと電圧変換される。つ
まり、ＰＮＰトランジスタＱ51，Ｑ52，Ｑ53のベースを
入力信号端子41，42，43に接続し、その電位をそれぞれ
Ｖ_S1，Ｖ_S2，Ｖ_S3とすると、図14で示した第13実施例と
同一動作により、Ｖ_B，Ｖ_S1，Ｖ_S2，Ｖ_S3の中から最小
電圧値をセレクトして、出力端子13からこの電圧値を出
力として得ることができる。この実施例においても、図
14で示した第13実施例と同一の効果を得ることができ
る。

【００８１】

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、少数の素子で構成でき、消費電流の低
減が可能で、また出力電圧の制限値を連続的に任意に設
定でき、しかも演算増幅回路の応用へ制約を与えないよ
うにした下限電圧制限機能付の演算増幅回路を提供する
ことができる。また、上記下限電圧制限機能付の演算増
幅回路に抵抗素子を用いて簡単に絶対値変換出力回路を
実現でき、したがって、少数の素子で構成でき、消費電
流の低減も可能な絶対値変換出力機能付の演算増幅回路
を提供することができる。

【００８２】また複数の入力信号電圧から最大電圧値を
容易に選択でき、少数の素子で回路全体での消費電流の
低減が可能であり、回路で使用する演算増幅器の出力ダ
イナミックレンジをフルに活用でき、しかも演算増幅回
路の応用へ制約を与えないようにした最大電圧値セレク
ト機能をもつ演算増幅回路を提供することができる。ま
た、複数の入力信号電圧から最小電圧値を容易に選択で
き、少数の素子で回路全体での消費電流の低減が可能で
あり、回路で使用する演算増幅器の出力ダイナミックレ
ンジをフルに活用でき、しかも演算増幅回路の応用へ制
約を与えないようにした最小電圧値セレクト機能をもつ
演算増幅回路を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る演算増幅回路の概念を説明するた
めの概念図である。

【図２】本発明の第１実施例を示す回路構成図である。

【図３】本発明の第２実施例を示す回路構成図である。

【図４】本発明の第３実施例を示す回路構成図である。

【図５】本発明の第４実施例を示す回路構成図である。

【図６】本発明の第５実施例を示す回路構成図である。

【図７】本発明の第６実施例を示す回路構成図である。

【図８】本発明の第７実施例を示す回路構成図である。

【図９】本発明の第８実施例を示す回路構成図である。

【図10】本発明の第９実施例を示す回路構成図である。

【図11】本発明の第10実施例を示す回路構成図である。

【図12】本発明の第11実施例を示す回路構成図である。

【図13】本発明の第12実施例を示す回路構成図である。

【図14】本発明の第13実施例を示す回路構成図である。

【図15】本発明の第14実施例を示す回路構成図である。

【図16】従来の下限電圧制限回路の構成例を示すブロッ
ク構成図である。

【図17】図16に示した下限電圧制限回路の入力電圧と出
力電圧との関係を示す図である。

【図18】従来の絶対値回路の構成例を示すブロック構成
図である。

【図19】従来の最大電圧値セレクト回路の構成例を示す
ブロック構成図である。

【図20】従来の最小電圧値セレクト回路の構成例を示す
ブロック構成図である。

【符号の説明】

１非反転入力端子２反転入力端子３出力端子４差動入力部５増幅部６出力部７電圧変換部８比較器９〜ｍ信号入力端子

Claims

【特許請求の範囲】

【請求項１】差動入力部と、該差動入力部の信号を増
幅する増幅部と、該増幅部の出力信号をインピーダンス
変換する出力部と、該出力部の出力電圧と前記差動入力
部の信号とは別の１つ又は複数の入力電圧信号とを比較
する比較手段とを備えた演算増幅回路において、前記比
較手段の出力により前記インピーダンス変換出力部の入
力電流を制御することにより前記出力部の出力電圧を制
限するように構成したことを特徴とする演算増幅回路。
【請求項２】前記インピーダンス変換出力部と前記比
較手段との間に、電圧変換手段を備えていることを特徴
とする請求項１記載の演算増幅回路。
【請求項３】前記比較手段において、前記出力部の出
力電圧と比較される入力電圧信号を所定の基準電圧信号
とし、前記出力部の入力電流を制限して該出力部の出力
電圧下限値を制限するように構成したことを特徴とする
請求項１又は２記載の演算増幅回路。
【請求項４】前記比較手段は、前記出力部の出力端子
にベース端子を接続し、コレクタ端子を正側電源端子に
接続し、エミッタ端子を電流源の電流を引き込む側に接
続した第１のＮＰＮトランジスタと、ベース端子を所定
の基準電圧信号入力端子に接続し、コレクタ端子を前記
出力部の入力端子に接続し、エミッタ端子を前記第１の
ＮＰＮトランジスタのエミッタ端子に接続した第２のＮ
ＰＮトランジスタとで構成されていることを特徴とする
請求項３記載の演算増幅回路。
【請求項５】前記比較手段は、前記出力部の出力端子
にベース端子を接続し、コレクタ端子を前記出力部の入
力端子に接続し、エミッタ端子を電流源の電流のはき出
す側に接続した第１のＰＮＰトランジスタと、ベース端
子を所定の基準電圧信号入力端子に接続し、コレクタ端
子を負側電源端子に接続し、エミッタ端子を前記第１の
ＰＮＰトランジスタのエミッタ端子に接続した第２のＰ
ＮＰトランジスタとで構成されていることを特徴とする
請求項３記載の演算増幅回路。
【請求項６】前記比較手段は、複数の入力電圧信号の
中から最大電圧値を選択し、前記出力部から最大電圧値
を出力するように構成したことを特徴とする請求項１又
は２記載の演算増幅回路。
【請求項７】前記比較手段は、前記出力部の出力端子
にベース端子を接続し、コレクタ端子を正側電源端子に
接続し、エミッタ端子を電流源の電流を引き込む側に接
続した第１のＮＰＮトランジスタと、ベース端子を入力
電圧信号入力端子に接続し、コレクタ端子を前記出力部
の入力端子に接続し、エミッタ端子を前記第１のＮＰＮ
トランジスタのエミッタ端子に接続した、入力電圧信号
入力数に対応した数の第２のＮＰＮトランジスタとで構
成されていることを特徴とする請求項６記載の演算増幅
回路。
【請求項８】前記比較手段は、電流源と、前記出力部
の出力端子にベース端子を接続し、コレクタ端子を前記
出力部の入力端子に接続し、エミッタ端子を前記電流源
の電流をはき出す側に接続した第１のＰＮＰトランジス
タと、ベース端子を入力電圧信号入力端子に接続し、コ
レクタ端子を負側電源端子に接続し、エミッタ端子を前
記第１のＰＮＰトランジスタのエミッタ端子に接続した
第２のＰＮＰトランジスタとからなる単位回路を、入力
電圧信号入力数に対応して並列に接続して構成されてい
ることを特徴とする請求項６記載の演算増幅回路。
【請求項９】前記比較手段は、複数の入力電圧信号の
中から最小電圧値を選択し、前記出力部から最小電圧値
を出力するように構成したことを特徴とする請求項１又
は２記載の演算増幅回路。
【請求項10】前記比較手段は、電流源と、前記出力部
の出力端子にベース端子を接続し、コレクタ端子を前記
出力部の入力端子に接続し、エミッタ端子を前記電流源
の電流を引き込む側に接続した第１のＮＰＮトランジス
タと、ベース端子を入力電圧信号入力端子に接続し、コ
レクタ端子を正側電源端子に接続し、エミッタ端子を前
記第１のＮＰＮトランジスタのエミッタ端子に接続した
第２のＮＰＮトランジスタとからなる単位回路を、入力
電圧信号入力数に対応して並列に接続して構成されてい
ることを特徴とする請求項９記載の演算増幅回路。
【請求項11】前記比較手段は、前記出力部の出力端子
をベース端子に接続し、コレクタ端子を負側電源端子に
接続し、エミッタ端子を電流源の電流をはき出す側に接
続した第１のＰＮＰトランジスタと、ベース端子を入力
電圧信号入力端子に接続し、コレクタ端子を前記出力部
の入力端子に接続し、エミッタ端子を前記第１のＰＮＰ
トランジスタのエミッタ端子に接続した、入力電圧信号
入力数に対応した数の第２のＰＮＰトランジスタとで構
成されていることを特徴とする請求項９記載の演算増幅
回路。
【請求項12】前記差動入力部の非反転入力端子を接地
すると共に、反転入力端子と比較手段への入力電圧信号
の入力端子及び出力部の出力端子との間に、同一の抵抗
値を有する第１及び第２の抵抗を設け、前記出力端子か
ら、前記入力端子への入力電圧信号の電圧値を絶対値に
変換して出力するように構成したことを特徴とする請求
項１記載の演算増幅回路。