JPH08107356A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JPH08107356A JPH08107356A JP24313094A JP24313094A JPH08107356A JP H08107356 A JPH08107356 A JP H08107356A JP 24313094 A JP24313094 A JP 24313094A JP 24313094 A JP24313094 A JP 24313094A JP H08107356 A JPH08107356 A JP H08107356A
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- capacitor
- analog
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Abstract
(57)【要約】
【目的】アナログ−デジタル変換を高精度に行えるとと
もに、小型化を図ることができるアナログ−デジタル変
換器を提供する。 【構成】アナログ−デジタル変換器１は、コンデンサア
レイ２と、比較回路３とを備える。アレイ２は容量値の
重み付けがなされ、かつ、アナログ信号ＩＮの電位に応
じた電荷を蓄えるためのコンデンサ１１〜１６よりな
る。比較回路３はアレイ２の出力信号の電位に基づいて
デジタル信号の各ビット信号Ｂｉを出力する。フローテ
ィング型ＭＯＳトランジスタよりなる調整用容量１７は
コンデンサ１６に接続されている。トランジスタ１７
は、そのフローティングゲートに電荷を注入することに
より、オフセット電圧Ｖ0FF を調整するための調整用容
量として使用される。
もに、小型化を図ることができるアナログ−デジタル変
換器を提供する。 【構成】アナログ−デジタル変換器１は、コンデンサア
レイ２と、比較回路３とを備える。アレイ２は容量値の
重み付けがなされ、かつ、アナログ信号ＩＮの電位に応
じた電荷を蓄えるためのコンデンサ１１〜１６よりな
る。比較回路３はアレイ２の出力信号の電位に基づいて
デジタル信号の各ビット信号Ｂｉを出力する。フローテ
ィング型ＭＯＳトランジスタよりなる調整用容量１７は
コンデンサ１６に接続されている。トランジスタ１７
は、そのフローティングゲートに電荷を注入することに
より、オフセット電圧Ｖ0FF を調整するための調整用容
量として使用される。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をデジタル
信号に変換するためのアナログ−デジタル変換器（以
下、ＡＤ変換器という）に係り、詳しくはオフセット電
圧の調整に関する。
信号に変換するためのアナログ−デジタル変換器（以
下、ＡＤ変換器という）に係り、詳しくはオフセット電
圧の調整に関する。
【０００２】近年、ビデオカメラ等の電子回路を使用し
た製品においてデジタル信号処理が増加してきたため、
自然界の物量であるアナログ信号をデジタル信号に変換
するためのＡＤ変換器の需要が高まっている。また、あ
らゆる電子機器が小型化の方向に向かっている。そのた
め、高精度かつ小型のＡＤ変換器が要求されている。
た製品においてデジタル信号処理が増加してきたため、
自然界の物量であるアナログ信号をデジタル信号に変換
するためのＡＤ変換器の需要が高まっている。また、あ
らゆる電子機器が小型化の方向に向かっている。そのた
め、高精度かつ小型のＡＤ変換器が要求されている。
【０００３】
【従来の技術】従来、ＭＯＳＬＳＩ上で実現されている
ＡＤ変換器として図４に示すＣＲ逐次比較型ＡＤ変換器
４１がある。ＡＤ変換器４１はコンデンサアレイ４２、
比較回路４３及びラダー抵抗回路４４を備える。コンデ
ンサアレイ４２は一方の電極を互いにノードＮ０に接続
したコンデンサ４５〜５０を備えている。コンデンサ４
５〜５０の容量値は重み付けがなされ、コンデンサ５０
の容量をＣとすると、コンデンサ４５の容量は８Ｃ、コ
ンデンサ４６の容量は４Ｃ、コンデンサ４７の容量は２
Ｃ、コンデンサ４８，４９の容量はそれぞれＣとなって
いる。
ＡＤ変換器として図４に示すＣＲ逐次比較型ＡＤ変換器
４１がある。ＡＤ変換器４１はコンデンサアレイ４２、
比較回路４３及びラダー抵抗回路４４を備える。コンデ
ンサアレイ４２は一方の電極を互いにノードＮ０に接続
したコンデンサ４５〜５０を備えている。コンデンサ４
５〜５０の容量値は重み付けがなされ、コンデンサ５０
の容量をＣとすると、コンデンサ４５の容量は８Ｃ、コ
ンデンサ４６の容量は４Ｃ、コンデンサ４７の容量は２
Ｃ、コンデンサ４８，４９の容量はそれぞれＣとなって
いる。
【０００４】コンデンサ４５〜４８の他方の電極はスイ
ッチ５１〜５４に接続され、これらのスイッチ５１〜５
４はコンデンサ４５〜４８に入力する信号を、アナログ
信号ＩＮ、第１の基準信号ＶＲＨ及び第２の基準信号Ｖ
ＲＬ（＜ＶＲＨ）のいずれか一つに切り換える。コンデ
ンサ４９の他方の電極はスイッチ５５に接続され、スイ
ッチ５５はコンデンサ４９に入力する信号を、アナログ
信号ＩＮとラダー抵抗回路４４の出力信号とに切り換え
る。
ッチ５１〜５４に接続され、これらのスイッチ５１〜５
４はコンデンサ４５〜４８に入力する信号を、アナログ
信号ＩＮ、第１の基準信号ＶＲＨ及び第２の基準信号Ｖ
ＲＬ（＜ＶＲＨ）のいずれか一つに切り換える。コンデ
ンサ４９の他方の電極はスイッチ５５に接続され、スイ
ッチ５５はコンデンサ４９に入力する信号を、アナログ
信号ＩＮとラダー抵抗回路４４の出力信号とに切り換え
る。
【０００５】ラダー抵抗回路４４は基準信号ＶＲＨ及び
ＶＲＬ間に直列に接続されかつ基準信号ＶＲＨ及びＶＲ
Ｌの電位差ＶＯを１／２n-4 （ｎはＡＤ変換器の分解
能）に分割する複数の抵抗５７と、各抵抗５７に対応す
る分圧信号を出力するための複数のスイッチ５８とを備
える。例えば、ＡＤ変換器４１が８ビットの分解能であ
れば、ラダー抵抗回路４４は１６（＝２4 ）個の抵抗５
７と１６（＝２4 ）個のスイッチ５８とを備え、電位差
ＶＯを１／１６に分割する。
ＶＲＬ間に直列に接続されかつ基準信号ＶＲＨ及びＶＲ
Ｌの電位差ＶＯを１／２n-4 （ｎはＡＤ変換器の分解
能）に分割する複数の抵抗５７と、各抵抗５７に対応す
る分圧信号を出力するための複数のスイッチ５８とを備
える。例えば、ＡＤ変換器４１が８ビットの分解能であ
れば、ラダー抵抗回路４４は１６（＝２4 ）個の抵抗５
７と１６（＝２4 ）個のスイッチ５８とを備え、電位差
ＶＯを１／１６に分割する。
【０００６】コンデンサ５０の他方の電極はスイッチ５
６に接続され、このスイッチ５６はコンデンサ５０に入
力する信号を、オフセット電圧ＶOFF とグランドＧＮＤ
とに切り換える。オフセット電圧ＶOFF の電圧値として
は最下位ビットＬＳＢを判定するための電圧ＶＯ／２n
の２分の１が設定される。
６に接続され、このスイッチ５６はコンデンサ５０に入
力する信号を、オフセット電圧ＶOFF とグランドＧＮＤ
とに切り換える。オフセット電圧ＶOFF の電圧値として
は最下位ビットＬＳＢを判定するための電圧ＶＯ／２n
の２分の１が設定される。
【０００７】比較回路４３は基準信号ＶＲＨ及びＶＲＬ
を動作電源としかつノードＮ０に接続された入力端子を
備えるインバータ５９と、インバータ５９の入力端子及
び出力端子間に設けられたスイッチ６０と、インバータ
５９の出力端子に接続されたコンデンサ６１と、コンデ
ンサ６１の他方の電極に接続されたインバータ６２とを
備える。
を動作電源としかつノードＮ０に接続された入力端子を
備えるインバータ５９と、インバータ５９の入力端子及
び出力端子間に設けられたスイッチ６０と、インバータ
５９の出力端子に接続されたコンデンサ６１と、コンデ
ンサ６１の他方の電極に接続されたインバータ６２とを
備える。
【０００８】上記のように構成されたＡＤ変換器４１で
は、まず、スイッチ６０を閉じてインバータ５９の入力
端子と出力端子とを接続した後、スイッチ５１〜５５を
アナログ信号ＩＮに接続するとともに、スイッチ５６を
オフセット電圧ＶOFF に接続してアナログ信号ＩＮのサ
ンプリングを行う。すると、コンデンサ４５〜５０にア
ナログ信号ＩＮの電圧値に相当する電荷が蓄えられる。
この後、スイッチ６０を開くとともに、スイッチ５１〜
５５を基準信号ＶＲＬに接続する。このとき、ラダー抵
抗回路４４は基準信号ＶＲＬに対応するスイッチ５８の
みを閉じる。また、スイッチ５６はグランドＧＮＤに接
続する。これによって、サンプリングしたアナログ信号
ＩＮのコンパレートを開始することができる。
は、まず、スイッチ６０を閉じてインバータ５９の入力
端子と出力端子とを接続した後、スイッチ５１〜５５を
アナログ信号ＩＮに接続するとともに、スイッチ５６を
オフセット電圧ＶOFF に接続してアナログ信号ＩＮのサ
ンプリングを行う。すると、コンデンサ４５〜５０にア
ナログ信号ＩＮの電圧値に相当する電荷が蓄えられる。
この後、スイッチ６０を開くとともに、スイッチ５１〜
５５を基準信号ＶＲＬに接続する。このとき、ラダー抵
抗回路４４は基準信号ＶＲＬに対応するスイッチ５８の
みを閉じる。また、スイッチ５６はグランドＧＮＤに接
続する。これによって、サンプリングしたアナログ信号
ＩＮのコンパレートを開始することができる。
【０００９】次に、スイッチ５１を基準信号ＶＲＨに接
続すると、ノードＮ０の電圧が変化し、そのときのノー
ドＮ０の電圧に基づいて最上位ビットの０，１判定が行
われる。判定結果が０であると、スイッチ５１は基準信
号ＶＲＬに固定され、判定結果が１であると、スイッチ
５１は基準信号ＶＲＨに固定される。
続すると、ノードＮ０の電圧が変化し、そのときのノー
ドＮ０の電圧に基づいて最上位ビットの０，１判定が行
われる。判定結果が０であると、スイッチ５１は基準信
号ＶＲＬに固定され、判定結果が１であると、スイッチ
５１は基準信号ＶＲＨに固定される。
【００１０】続いて、スイッチ５２を基準信号ＶＲＨに
接続すると、ノードＮ０の電圧が変化し、そのときのノ
ードＮ０の電圧に基づいて最上位から２ビット目の０，
１判定が行われる。判定結果が０であると、スイッチ５
２は基準信号ＶＲＬに固定され、判定結果が１である
と、スイッチ５２は基準信号ＶＲＨに固定される。
接続すると、ノードＮ０の電圧が変化し、そのときのノ
ードＮ０の電圧に基づいて最上位から２ビット目の０，
１判定が行われる。判定結果が０であると、スイッチ５
２は基準信号ＶＲＬに固定され、判定結果が１である
と、スイッチ５２は基準信号ＶＲＨに固定される。
【００１１】以下、前記と同様にしてスイッチ５３，５
４を順次基準信号ＶＲＨに接続してそのときのノードＮ
０の電圧に基づいて３ビット目、４ビット目の０，１判
定を行う。
４を順次基準信号ＶＲＨに接続してそのときのノードＮ
０の電圧に基づいて３ビット目、４ビット目の０，１判
定を行う。
【００１２】５ビット目の０，１判定は、スイッチ５５
をラダー抵抗回路４４に接続するとともに、ラダー抵抗
回路４４の電位差ＶＯの中間値ＶＯ／２を出力する抵抗
５７に対応するスイッチ５８を閉じて行う。判定結果が
０であると、６ビット目の０，１判定は、中間値ＶＯ／
２と基準信号ＶＲＬとの中間値を出力する抵抗５７に対
応するスイッチ５８を閉じて行う。判定結果が１である
と、６ビット目の０，１判定は、基準信号ＶＲＨと中間
値ＶＯ／２との中間値を出力する抵抗５７に対応するス
イッチ５８を閉じて行う。以下、前記と同様にして７ビ
ット目、８ビット目の０，１判定を行う。
をラダー抵抗回路４４に接続するとともに、ラダー抵抗
回路４４の電位差ＶＯの中間値ＶＯ／２を出力する抵抗
５７に対応するスイッチ５８を閉じて行う。判定結果が
０であると、６ビット目の０，１判定は、中間値ＶＯ／
２と基準信号ＶＲＬとの中間値を出力する抵抗５７に対
応するスイッチ５８を閉じて行う。判定結果が１である
と、６ビット目の０，１判定は、基準信号ＶＲＨと中間
値ＶＯ／２との中間値を出力する抵抗５７に対応するス
イッチ５８を閉じて行う。以下、前記と同様にして７ビ
ット目、８ビット目の０，１判定を行う。
【００１３】
【発明が解決しようとする課題】ところが、従来のＣＲ
逐次比較型ＡＤ変換器４１では、ラダー抵抗回路４４の
複数の抵抗５７の抵抗値の誤差や配線抵抗等によって、
オフセット誤差が生じる。そのため、ＡＤ変換器４１の
内部又は外部にオフセット電圧の調整用の回路を設ける
必要がある。この調整用回路によってオフセット調整の
精度は高くなったが、その調整用回路の分だけＡＤ変換
器が大型化するという問題がある。
逐次比較型ＡＤ変換器４１では、ラダー抵抗回路４４の
複数の抵抗５７の抵抗値の誤差や配線抵抗等によって、
オフセット誤差が生じる。そのため、ＡＤ変換器４１の
内部又は外部にオフセット電圧の調整用の回路を設ける
必要がある。この調整用回路によってオフセット調整の
精度は高くなったが、その調整用回路の分だけＡＤ変換
器が大型化するという問題がある。
【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、アナログ−デジタル変
換を高精度に行えるとともに、小型化を図ることができ
るアナログ−デジタル変換器を提供することにある。
れたものであって、その目的は、アナログ−デジタル変
換を高精度に行えるとともに、小型化を図ることができ
るアナログ−デジタル変換器を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、出力すべきデジタル信号のビッ
ト数に応じて決まるオフセット電圧を印加することによ
りアナログ信号をオフセットさせ、そのオフセットされ
たアナログ信号をデジタル信号に変換するアナログ−デ
ジタル変換器において、フローティング型ＭＯＳトラン
ジスタを設け、該ＭＯＳトランジスタのフローティング
ゲートに電荷を注入することにより、該ＭＯＳトランジ
スタをオフセット電圧を調整するための調整用容量とし
た。
め、請求項１の発明は、出力すべきデジタル信号のビッ
ト数に応じて決まるオフセット電圧を印加することによ
りアナログ信号をオフセットさせ、そのオフセットされ
たアナログ信号をデジタル信号に変換するアナログ−デ
ジタル変換器において、フローティング型ＭＯＳトラン
ジスタを設け、該ＭＯＳトランジスタのフローティング
ゲートに電荷を注入することにより、該ＭＯＳトランジ
スタをオフセット電圧を調整するための調整用容量とし
た。
【００１６】請求項２の発明は、アナログ−デジタル変
換器は、容量値の重み付けがなされ、かつ、アナログ信
号の電位に応じた電荷を蓄えるための複数のコンデンサ
よりなるコンデンサアレイと、コンデンサアレイの出力
信号の電位に基づいてデジタル信号の各ビット信号を出
力する比較回路とを備える。デジタル信号のビット数に
応じて決まるオフセット電圧を印加することによりアナ
ログ信号をオフセットさせ、そのオフセットされたアナ
ログ信号をコンデンサアレイに入力して複数のコンデン
サに電荷を蓄えさせた後、コンデンサアレイの各コンデ
ンサに低電位の第１の基準信号を入力しておき、コンデ
ンサアレイの最も重みの大きいコンデンサから順に各コ
ンデンサに第１の基準信号と高電位の第２の基準信号と
を切り換えて入力することによりコンデンサアレイの出
力信号の電位を変化させて比較回路からデジタル信号の
各ビット信号を順次出力する。そして、フローティング
型ＭＯＳトランジスタを設け、該ＭＯＳトランジスタの
フローティングゲートに電荷を注入することにより、該
ＭＯＳトランジスタをオフセット電圧を調整するための
調整用容量とした。
換器は、容量値の重み付けがなされ、かつ、アナログ信
号の電位に応じた電荷を蓄えるための複数のコンデンサ
よりなるコンデンサアレイと、コンデンサアレイの出力
信号の電位に基づいてデジタル信号の各ビット信号を出
力する比較回路とを備える。デジタル信号のビット数に
応じて決まるオフセット電圧を印加することによりアナ
ログ信号をオフセットさせ、そのオフセットされたアナ
ログ信号をコンデンサアレイに入力して複数のコンデン
サに電荷を蓄えさせた後、コンデンサアレイの各コンデ
ンサに低電位の第１の基準信号を入力しておき、コンデ
ンサアレイの最も重みの大きいコンデンサから順に各コ
ンデンサに第１の基準信号と高電位の第２の基準信号と
を切り換えて入力することによりコンデンサアレイの出
力信号の電位を変化させて比較回路からデジタル信号の
各ビット信号を順次出力する。そして、フローティング
型ＭＯＳトランジスタを設け、該ＭＯＳトランジスタの
フローティングゲートに電荷を注入することにより、該
ＭＯＳトランジスタをオフセット電圧を調整するための
調整用容量とした。
【００１７】請求項３の発明は、第１の基準信号及び第
２の基準信号の電位差をデジタル信号の下位ビットに応
じて分圧し、その分圧したいずれか１つの電圧を選択的
に出力するためのラダー抵抗回路を備え、同ラダー抵抗
回路はコンデンサアレイの最も重みの小さいコンデンサ
に接続可能である。
２の基準信号の電位差をデジタル信号の下位ビットに応
じて分圧し、その分圧したいずれか１つの電圧を選択的
に出力するためのラダー抵抗回路を備え、同ラダー抵抗
回路はコンデンサアレイの最も重みの小さいコンデンサ
に接続可能である。
【００１８】
【作用】本発明では、フローティング型ＭＯＳトランジ
スタをオフセット電圧の調整用容量としているので、オ
フセット電圧の精度を向上でき、アナログ−デジタル変
換器の小型化が可能となる。
スタをオフセット電圧の調整用容量としているので、オ
フセット電圧の精度を向上でき、アナログ−デジタル変
換器の小型化が可能となる。
【００１９】
【実施例】以下、本発明を具体化した一実施例を図１，
図２に従って説明する。図１は本実施例のＣＲ逐次比較
型ＡＤ変換器１を示している。本実施例の変換器１は８
ビットのデジタル信号を出力するものとする。
図２に従って説明する。図１は本実施例のＣＲ逐次比較
型ＡＤ変換器１を示している。本実施例の変換器１は８
ビットのデジタル信号を出力するものとする。
【００２０】ＡＤ変換器１はコンデンサアレイ２、比較
回路３、ラダー抵抗回路４及び調整用容量１７を備え
る。コンデンサアレイ２は一方の電極を互いにノードＮ
１に接続したコンデンサ１１〜１６を備えている。コン
デンサ１１〜１６はデプレッションＮＭＯＳトランジス
タのソース及びドレインを接続して一方の電極とすると
ともに、ゲートを他方の電極としている。コンデンサ１
１〜１６の容量値は重み付けがなされ、コンデンサ１６
の容量をＣとすると、コンデンサ１１の容量は８Ｃ、コ
ンデンサ１２の容量は４Ｃ、コンデンサ１３の容量は２
Ｃ、コンデンサ１４，１５の容量はそれぞれＣとなって
いる。
回路３、ラダー抵抗回路４及び調整用容量１７を備え
る。コンデンサアレイ２は一方の電極を互いにノードＮ
１に接続したコンデンサ１１〜１６を備えている。コン
デンサ１１〜１６はデプレッションＮＭＯＳトランジス
タのソース及びドレインを接続して一方の電極とすると
ともに、ゲートを他方の電極としている。コンデンサ１
１〜１６の容量値は重み付けがなされ、コンデンサ１６
の容量をＣとすると、コンデンサ１１の容量は８Ｃ、コ
ンデンサ１２の容量は４Ｃ、コンデンサ１３の容量は２
Ｃ、コンデンサ１４，１５の容量はそれぞれＣとなって
いる。
【００２１】コンデンサ１１〜１４の他方の電極はスイ
ッチ１８〜２１に接続され、これらのスイッチ１８〜２
１はコンデンサ１１〜１４に入力する信号を、アナログ
信号ＩＮ、第１の基準信号ＶＲＨ及び第２の基準信号Ｖ
ＲＬ（＜ＶＲＨ）のいずれか一つに切り換える。コンデ
ンサ１５の他方の電極はスイッチ２２に接続され、スイ
ッチ２２はコンデンサ１５に入力する信号を、アナログ
信号ＩＮとラダー抵抗回路４の出力信号とに切り換え
る。
ッチ１８〜２１に接続され、これらのスイッチ１８〜２
１はコンデンサ１１〜１４に入力する信号を、アナログ
信号ＩＮ、第１の基準信号ＶＲＨ及び第２の基準信号Ｖ
ＲＬ（＜ＶＲＨ）のいずれか一つに切り換える。コンデ
ンサ１５の他方の電極はスイッチ２２に接続され、スイ
ッチ２２はコンデンサ１５に入力する信号を、アナログ
信号ＩＮとラダー抵抗回路４の出力信号とに切り換え
る。
【００２２】ラダー抵抗回路４は基準信号ＶＲＨ及びＶ
ＲＬ間に直列に接続されかつ基準信号ＶＲＨ及びＶＲＬ
の電位差ＶＯを１／２n-4 （ｎはＡＤ変換器の分解能）
に分割する複数の抵抗２５と、各抵抗２５に対応する分
圧信号を出力するための複数のスイッチ２６とを備え
る。本実施例のＡＤ変換器１は８ビットの分解能である
ので、ラダー抵抗回路４は１６（＝２4 ）個の抵抗２５
と１６（＝２4 ）個のスイッチ２６とを備え、電位差Ｖ
Ｏを１／１６に分割する。
ＲＬ間に直列に接続されかつ基準信号ＶＲＨ及びＶＲＬ
の電位差ＶＯを１／２n-4 （ｎはＡＤ変換器の分解能）
に分割する複数の抵抗２５と、各抵抗２５に対応する分
圧信号を出力するための複数のスイッチ２６とを備え
る。本実施例のＡＤ変換器１は８ビットの分解能である
ので、ラダー抵抗回路４は１６（＝２4 ）個の抵抗２５
と１６（＝２4 ）個のスイッチ２６とを備え、電位差Ｖ
Ｏを１／１６に分割する。
【００２３】コンデンサ１６の他方の電極には調整用容
量１７が接続されている。調整用容量１７は図２に示す
ように、フローティング型ＭＯＳトランジスタであり、
Ｐ型半導体基板３１に形成されたソース３２及びドレイ
ン３３、フローティングゲート３４、コントロールゲー
ト３５とを備える。コントロールゲート３５に高電圧Ｖ
Ｇを印加することにより、フローティングゲート３４に
電子が注入され、このフローティング型ＭＯＳトランジ
スタは容量として作用する。調整用容量１７のソース及
びゲートはスイッチ２３に接続され、このスイッチ２３
は調整用容量１７に入力する信号を、オフセット電圧Ｖ
OFF とグランドＧＮＤとに切り換える。オフセット電圧
ＶOFF の電圧値としては最下位ビットＬＳＢを判定する
ための電圧ＶＯ／２n の２分の１が設定される。本実施
例のＡＤ変換器１ではオフセット電圧ＶOFF はＶＯ／２
9 （＝ＶＯ／５１２）に設定される。
量１７が接続されている。調整用容量１７は図２に示す
ように、フローティング型ＭＯＳトランジスタであり、
Ｐ型半導体基板３１に形成されたソース３２及びドレイ
ン３３、フローティングゲート３４、コントロールゲー
ト３５とを備える。コントロールゲート３５に高電圧Ｖ
Ｇを印加することにより、フローティングゲート３４に
電子が注入され、このフローティング型ＭＯＳトランジ
スタは容量として作用する。調整用容量１７のソース及
びゲートはスイッチ２３に接続され、このスイッチ２３
は調整用容量１７に入力する信号を、オフセット電圧Ｖ
OFF とグランドＧＮＤとに切り換える。オフセット電圧
ＶOFF の電圧値としては最下位ビットＬＳＢを判定する
ための電圧ＶＯ／２n の２分の１が設定される。本実施
例のＡＤ変換器１ではオフセット電圧ＶOFF はＶＯ／２
9 （＝ＶＯ／５１２）に設定される。
【００２４】また、コンデンサ１６とグランドＧＮＤと
の間には調整用容量１７と並列にエンハンスメントＮＭ
ＯＳトランジスタ２４が接続され、そのゲートには図示
しないテスタ回路から比較信号ＣＯＭＰが入力されてい
る。
の間には調整用容量１７と並列にエンハンスメントＮＭ
ＯＳトランジスタ２４が接続され、そのゲートには図示
しないテスタ回路から比較信号ＣＯＭＰが入力されてい
る。
【００２５】比較回路３は基準信号ＶＲＨ及びＶＲＬを
動作電源としかつノードＮ１に接続された入力端子を備
えるインバータ２７と、インバータ２７の入力端子及び
出力端子間に設けられたスイッチ２８と、インバータ２
７の出力端子に接続されたコンデンサ２９と、コンデン
サ２９の他方の電極に接続されたインバータ３０とを備
える。比較回路３はノードＮ１の電圧に基づいて０，１
判定を行い、インバータ３０の出力端子からデジタル信
号の各ビット信号Ｂｉを出力する。
動作電源としかつノードＮ１に接続された入力端子を備
えるインバータ２７と、インバータ２７の入力端子及び
出力端子間に設けられたスイッチ２８と、インバータ２
７の出力端子に接続されたコンデンサ２９と、コンデン
サ２９の他方の電極に接続されたインバータ３０とを備
える。比較回路３はノードＮ１の電圧に基づいて０，１
判定を行い、インバータ３０の出力端子からデジタル信
号の各ビット信号Ｂｉを出力する。
【００２６】上記のように構成されたＡＤ変換器１で
は、まず、スイッチ２８を閉じてインバータ２７の入力
端子と出力端子とを接続した後、スイッチ１８〜２２を
アナログ信号ＩＮに接続するとともに、スイッチ２３を
オフセット電圧ＶOFF に接続し、さらにＬレベルの比較
信号ＣＯＭＰを入力してトランジスタ２４をオフさせる
ことによりアナログ信号ＩＮのサンプリングを行う。こ
のとき、調整用容量１７のコントロールゲートには高電
圧ＶＧを印加しない。すると、コンデンサ１１〜１６に
アナログ信号ＩＮの電圧値に相当する電荷が蓄えられ
る。この後、スイッチ２８を開くとともに、スイッチ１
８〜２２を基準信号ＶＲＬに接続する。このとき、ラダ
ー抵抗回路４は基準信号ＶＲＬに対応するスイッチ２６
のみを閉じる。また、Ｈレベルの比較信号ＣＯＭＰを入
力してトランジスタ２４をオンさせることにより、コン
デンサ１６をグランドＧＮＤに接続する。このとき、調
整用容量１７のコントロールゲートには高電圧ＶＧを印
加せず、スイッチ２３はグランドＧＮＤに接続するか、
若しくは無接続にする。これによって、サンプリングし
たアナログ信号ＩＮのコンパレートを開始することがで
きる。
は、まず、スイッチ２８を閉じてインバータ２７の入力
端子と出力端子とを接続した後、スイッチ１８〜２２を
アナログ信号ＩＮに接続するとともに、スイッチ２３を
オフセット電圧ＶOFF に接続し、さらにＬレベルの比較
信号ＣＯＭＰを入力してトランジスタ２４をオフさせる
ことによりアナログ信号ＩＮのサンプリングを行う。こ
のとき、調整用容量１７のコントロールゲートには高電
圧ＶＧを印加しない。すると、コンデンサ１１〜１６に
アナログ信号ＩＮの電圧値に相当する電荷が蓄えられ
る。この後、スイッチ２８を開くとともに、スイッチ１
８〜２２を基準信号ＶＲＬに接続する。このとき、ラダ
ー抵抗回路４は基準信号ＶＲＬに対応するスイッチ２６
のみを閉じる。また、Ｈレベルの比較信号ＣＯＭＰを入
力してトランジスタ２４をオンさせることにより、コン
デンサ１６をグランドＧＮＤに接続する。このとき、調
整用容量１７のコントロールゲートには高電圧ＶＧを印
加せず、スイッチ２３はグランドＧＮＤに接続するか、
若しくは無接続にする。これによって、サンプリングし
たアナログ信号ＩＮのコンパレートを開始することがで
きる。
【００２７】次に、スイッチ１８を基準信号ＶＲＨに接
続すると、ノードＮ１の電圧が変化し、そのときのノー
ドＮ１の電圧に基づいて最上位ビットの０，１判定が行
われる。判定結果が０であると、スイッチ１８は基準信
号ＶＲＬに固定され、判定結果が１であると、スイッチ
１８は基準信号ＶＲＨに固定される。
続すると、ノードＮ１の電圧が変化し、そのときのノー
ドＮ１の電圧に基づいて最上位ビットの０，１判定が行
われる。判定結果が０であると、スイッチ１８は基準信
号ＶＲＬに固定され、判定結果が１であると、スイッチ
１８は基準信号ＶＲＨに固定される。
【００２８】続いて、スイッチ１９を基準信号ＶＲＨに
接続すると、ノードＮ１の電圧が変化し、そのときのノ
ードＮ１の電圧に基づいて最上位から２ビット目の０，
１判定が行われる。判定結果が０であると、スイッチ１
９は基準信号ＶＲＬに固定され、判定結果が１である
と、スイッチ１９は基準信号ＶＲＨに固定される。
接続すると、ノードＮ１の電圧が変化し、そのときのノ
ードＮ１の電圧に基づいて最上位から２ビット目の０，
１判定が行われる。判定結果が０であると、スイッチ１
９は基準信号ＶＲＬに固定され、判定結果が１である
と、スイッチ１９は基準信号ＶＲＨに固定される。
【００２９】以下、前記と同様にしてスイッチ２０，２
１を順次基準信号ＶＲＨに接続してそのときのノードＮ
１の電圧に基づいて３ビット目、４ビット目の０，１判
定を行う。
１を順次基準信号ＶＲＨに接続してそのときのノードＮ
１の電圧に基づいて３ビット目、４ビット目の０，１判
定を行う。
【００３０】５ビット目の０，１判定は、スイッチ２２
をラダー抵抗回路４に接続するとともに、ラダー抵抗回
路４の電位差ＶＯの中間値ＶＯ／２を出力する抵抗２５
に対応するスイッチ２６を閉じて行う。判定結果が０で
あると、６ビット目の０，１判定は、中間値ＶＯ／２と
基準信号ＶＲＬとの中間値を出力する抵抗２５に対応す
るスイッチ２６を閉じて行う。判定結果が１であると、
６ビット目の０，１判定は、基準信号ＶＲＨと中間値Ｖ
Ｏ／２との中間値を出力する抵抗２５に対応するスイッ
チ２６を閉じて行う。以下、前記と同様にして７ビット
目、８ビット目の０，１判定を行う。
をラダー抵抗回路４に接続するとともに、ラダー抵抗回
路４の電位差ＶＯの中間値ＶＯ／２を出力する抵抗２５
に対応するスイッチ２６を閉じて行う。判定結果が０で
あると、６ビット目の０，１判定は、中間値ＶＯ／２と
基準信号ＶＲＬとの中間値を出力する抵抗２５に対応す
るスイッチ２６を閉じて行う。判定結果が１であると、
６ビット目の０，１判定は、基準信号ＶＲＨと中間値Ｖ
Ｏ／２との中間値を出力する抵抗２５に対応するスイッ
チ２６を閉じて行う。以下、前記と同様にして７ビット
目、８ビット目の０，１判定を行う。
【００３１】このようにしてアナログ信号ＩＮをデジタ
ル変換した信号が「００００００００」から「００００
０００１」に変化したときのアナログ信号ＩＮの電圧値
を求める。そして、この求めたアナログ信号ＩＮの電圧
値と前記オフセット電圧Ｖ0FF との差αをテスタ回路に
より求める。この差αに基づいて調整用容量１７のコン
トロールゲート３５に印加する高電圧ＶＧ及び印加する
時間を算出する。
ル変換した信号が「００００００００」から「００００
０００１」に変化したときのアナログ信号ＩＮの電圧値
を求める。そして、この求めたアナログ信号ＩＮの電圧
値と前記オフセット電圧Ｖ0FF との差αをテスタ回路に
より求める。この差αに基づいて調整用容量１７のコン
トロールゲート３５に印加する高電圧ＶＧ及び印加する
時間を算出する。
【００３２】この後、Ｌレベルの比較信号ＣＯＭＰを入
力してトランジスタ２４をオフさせるとともに、スイッ
チ２３をグランドＧＮＤに接続し、算出した高電圧ＶＧ
を算出した印加時間に基づいて調整用容量１７のコント
ロールゲート３５に印加する。すると、調整用容量１７
に理想とのずれ分αの電荷が蓄えられる。
力してトランジスタ２４をオフさせるとともに、スイッ
チ２３をグランドＧＮＤに接続し、算出した高電圧ＶＧ
を算出した印加時間に基づいて調整用容量１７のコント
ロールゲート３５に印加する。すると、調整用容量１７
に理想とのずれ分αの電荷が蓄えられる。
【００３３】そして、上記のように構成されたＡＤ変換
器１でアナログ信号ＩＮをデジタル信号に変換するに
は、スイッチ２８を閉じてインバータ２７の入力端子と
出力端子とを接続した後、スイッチ１８〜２２をアナロ
グ信号ＩＮに接続するとともに、スイッチ２３をオフセ
ット電圧ＶOFF に接続し、さらにＬレベルの比較信号Ｃ
ＯＭＰを入力してトランジスタ２４をオフさせることに
よりアナログ信号ＩＮのサンプリングを行う。このと
き、調整用容量１７のコントロールゲートには高電圧Ｖ
Ｇを印加しない。すると、コンデンサ１１〜１６にアナ
ログ信号ＩＮの電圧値に相当する電荷が蓄えられる。コ
ンデンサ１６には調整用容量１７の電圧α分だけ少ない
電荷が蓄えられる。
器１でアナログ信号ＩＮをデジタル信号に変換するに
は、スイッチ２８を閉じてインバータ２７の入力端子と
出力端子とを接続した後、スイッチ１８〜２２をアナロ
グ信号ＩＮに接続するとともに、スイッチ２３をオフセ
ット電圧ＶOFF に接続し、さらにＬレベルの比較信号Ｃ
ＯＭＰを入力してトランジスタ２４をオフさせることに
よりアナログ信号ＩＮのサンプリングを行う。このと
き、調整用容量１７のコントロールゲートには高電圧Ｖ
Ｇを印加しない。すると、コンデンサ１１〜１６にアナ
ログ信号ＩＮの電圧値に相当する電荷が蓄えられる。コ
ンデンサ１６には調整用容量１７の電圧α分だけ少ない
電荷が蓄えられる。
【００３４】この後、スイッチ２８を開くとともに、ス
イッチ１８〜２２を基準信号ＶＲＬに接続する。このと
き、ラダー抵抗回路４は基準信号ＶＲＬに対応するスイ
ッチ２６のみを閉じる。また、Ｈレベルの比較信号ＣＯ
ＭＰを入力してトランジスタ２４をオンさせることによ
り、コンデンサ１６をグランドＧＮＤに接続する。これ
によって、サンプリングしたアナログ信号ＩＮのコンパ
レートを開始することができる。
イッチ１８〜２２を基準信号ＶＲＬに接続する。このと
き、ラダー抵抗回路４は基準信号ＶＲＬに対応するスイ
ッチ２６のみを閉じる。また、Ｈレベルの比較信号ＣＯ
ＭＰを入力してトランジスタ２４をオンさせることによ
り、コンデンサ１６をグランドＧＮＤに接続する。これ
によって、サンプリングしたアナログ信号ＩＮのコンパ
レートを開始することができる。
【００３５】次に、スイッチ１８を基準信号ＶＲＨに接
続すると、ノードＮ１の電圧が変化し、そのときのノー
ドＮ１の電圧に基づいて最上位ビットの０，１判定が行
われる。判定結果が０であると、スイッチ１８は基準信
号ＶＲＬに固定され、判定結果が１であると、スイッチ
１８は基準信号ＶＲＨに固定される。
続すると、ノードＮ１の電圧が変化し、そのときのノー
ドＮ１の電圧に基づいて最上位ビットの０，１判定が行
われる。判定結果が０であると、スイッチ１８は基準信
号ＶＲＬに固定され、判定結果が１であると、スイッチ
１８は基準信号ＶＲＨに固定される。
【００３６】続いて、スイッチ１９を基準信号ＶＲＨに
接続すると、ノードＮ１の電圧が変化し、そのときのノ
ードＮ１の電圧に基づいて最上位から２ビット目の０，
１判定が行われる。判定結果が０であると、スイッチ１
９は基準信号ＶＲＬに固定され、判定結果が１である
と、スイッチ１９は基準信号ＶＲＨに固定される。
接続すると、ノードＮ１の電圧が変化し、そのときのノ
ードＮ１の電圧に基づいて最上位から２ビット目の０，
１判定が行われる。判定結果が０であると、スイッチ１
９は基準信号ＶＲＬに固定され、判定結果が１である
と、スイッチ１９は基準信号ＶＲＨに固定される。
【００３７】以下、前記と同様にしてスイッチ２０，２
１を順次基準信号ＶＲＨに接続してそのときのノードＮ
１の電圧に基づいて３ビット目、４ビット目の０，１判
定を行う。
１を順次基準信号ＶＲＨに接続してそのときのノードＮ
１の電圧に基づいて３ビット目、４ビット目の０，１判
定を行う。
【００３８】５ビット目の０，１判定は、スイッチ２２
をラダー抵抗回路４に接続するとともに、ラダー抵抗回
路４の電位差ＶＯの中間値ＶＯ／２を出力する抵抗２５
に対応するスイッチ２６を閉じて行う。判定結果が０で
あると、６ビット目の０，１判定は、中間値ＶＯ／２と
基準信号ＶＲＬとの中間値を出力する抵抗２５に対応す
るスイッチ２６を閉じて行う。判定結果が１であると、
６ビット目の０，１判定は、基準信号ＶＲＨと中間値Ｖ
Ｏ／２との中間値を出力する抵抗２５に対応するスイッ
チ２６を閉じて行う。以下、前記と同様にして７ビット
目、８ビット目の０，１判定を行う。
をラダー抵抗回路４に接続するとともに、ラダー抵抗回
路４の電位差ＶＯの中間値ＶＯ／２を出力する抵抗２５
に対応するスイッチ２６を閉じて行う。判定結果が０で
あると、６ビット目の０，１判定は、中間値ＶＯ／２と
基準信号ＶＲＬとの中間値を出力する抵抗２５に対応す
るスイッチ２６を閉じて行う。判定結果が１であると、
６ビット目の０，１判定は、基準信号ＶＲＨと中間値Ｖ
Ｏ／２との中間値を出力する抵抗２５に対応するスイッ
チ２６を閉じて行う。以下、前記と同様にして７ビット
目、８ビット目の０，１判定を行う。
【００３９】このように、本実施例ではフローティング
型ＭＯＳトランジスタをオフセット電圧の調整用容量１
７としているので、極めて簡単な構成でオフセット電圧
の精度を向上できるとともに、ＡＤ変換器１の小型化を
図ることができる。
型ＭＯＳトランジスタをオフセット電圧の調整用容量１
７としているので、極めて簡単な構成でオフセット電圧
の精度を向上できるとともに、ＡＤ変換器１の小型化を
図ることができる。
【００４０】図３は別の実施例のＡＤ変換器３６を示し
ている。この実施例では調整用容量１７をコンデンサ１
４に接続している。調整用容量１７のソース及びゲート
はスイッチ３８に接続され、このスイッチ３８は調整用
容量１７に入力する信号を、アナログ信号ＩＮとグラン
ドＧＮＤとに切り換える。コンデンサ１６の他方の電極
はスイッチ３７に接続され、このスイッチ３７はコンデ
ンサ１６に入力する信号を、オフセット電圧ＶOFF とグ
ランドＧＮＤとに切り換える。
ている。この実施例では調整用容量１７をコンデンサ１
４に接続している。調整用容量１７のソース及びゲート
はスイッチ３８に接続され、このスイッチ３８は調整用
容量１７に入力する信号を、アナログ信号ＩＮとグラン
ドＧＮＤとに切り換える。コンデンサ１６の他方の電極
はスイッチ３７に接続され、このスイッチ３７はコンデ
ンサ１６に入力する信号を、オフセット電圧ＶOFF とグ
ランドＧＮＤとに切り換える。
【００４１】本実施例のＡＤ変換器３６においても、前
記ＡＤ変換器１と同様の作用効果がある。なお、本発明
は次のように任意に変更して具体化することも可能であ
る。
記ＡＤ変換器１と同様の作用効果がある。なお、本発明
は次のように任意に変更して具体化することも可能であ
る。
【００４２】（イ）ラダー抵抗回路４を省略したデジタ
ル信号の分解能が低い、すなわち、出力すべきデジタル
信号のビット数が少ないＡＤ変換器に具体化してもよ
い。（ロ）フローティングゲート型ＭＯＳトランジスタ
よりなる調整用容量１７を、コンデンサ１１〜１６の任
意のコンデンサと、アナログ信号ＩＮを入力するための
端子との間に接続してもよい。
ル信号の分解能が低い、すなわち、出力すべきデジタル
信号のビット数が少ないＡＤ変換器に具体化してもよ
い。（ロ）フローティングゲート型ＭＯＳトランジスタ
よりなる調整用容量１７を、コンデンサ１１〜１６の任
意のコンデンサと、アナログ信号ＩＮを入力するための
端子との間に接続してもよい。
【００４３】
【発明の効果】以上詳述したように本発明によれば、高
精度、かつ、小型のアナログ−デジタル変換器を提供す
ることができる。
精度、かつ、小型のアナログ−デジタル変換器を提供す
ることができる。
【図１】一実施例のアナログ−デジタル変換器を示す回
路図
路図
【図２】フローティングゲート型ＭＯＳトランジスタの
断面図
断面図
【図３】別の実施例のアナログ−デジタル変換器を示す
回路図
回路図
【図４】従来のアナログ−デジタル変換器を示す回路図
２ コンデンサアレイ ３ 比較回路 ４ ラダー抵抗回路 １１〜１６ コンデンサ １７ フローティング型ＭＯＳトランジスタ Ｂｉ ビット信号 ＩＮ アナログ信号 Ｖ0FF オフセット電圧 ＶＲＨ 第２の基準信号 ＶＲＬ 第１の基準信号
Claims (3)
- 【請求項１】 出力すべきデジタル信号のビット数に応
じて決まるオフセット電圧を印加することによりアナロ
グ信号をオフセットさせ、そのオフセットされたアナロ
グ信号をデジタル信号に変換するアナログ−デジタル変
換器において、 フローティング型ＭＯＳトランジスタを設け、該ＭＯＳ
トランジスタのフローティングゲートに電荷を注入する
ことにより、該ＭＯＳトランジスタを前記オフセット電
圧を調整するための調整用容量としたアナログ−デジタ
ル変換器。 - 【請求項２】 容量値の重み付けがなされ、かつ、アナ
ログ信号の電位に応じた電荷を蓄えるための複数のコン
デンサよりなるコンデンサアレイと、前記コンデンサア
レイの出力信号の電位に基づいてデジタル信号の各ビッ
ト信号を出力する比較回路とを備え、デジタル信号のビ
ット数に応じて決まるオフセット電圧を印加することに
よりアナログ信号をオフセットさせ、そのオフセットさ
れたアナログ信号を前記コンデンサアレイに入力して複
数のコンデンサに電荷を蓄えさせた後、前記コンデンサ
アレイの各コンデンサに低電位の第１の基準信号を入力
しておき、前記コンデンサアレイの最も重みの大きいコ
ンデンサから順に各コンデンサに前記第１の基準信号と
高電位の第２の基準信号とを切り換えて入力することに
より前記コンデンサアレイの出力信号の電位を変化させ
て前記比較回路から前記デジタル信号の各ビット信号を
順次出力させるアナログ−デジタル変換器において、 フローティング型ＭＯＳトランジスタを設け、該ＭＯＳ
トランジスタのフローティングゲートに電荷を注入する
ことにより、該ＭＯＳトランジスタを前記オフセット電
圧を調整するための調整用容量としたアナログ−デジタ
ル変換器。 - 【請求項３】 前記第１の基準信号及び第２の基準信号
の電位差をデジタル信号の下位ビットに応じて分圧し、
その分圧したいずれか１つの電圧を選択的に出力するた
めのラダー抵抗回路を備え、同ラダー抵抗回路は前記コ
ンデンサアレイの最も重みの小さいコンデンサに接続可
能である請求項２に記載のアナログ−デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24313094A JPH08107356A (ja) | 1994-10-06 | 1994-10-06 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24313094A JPH08107356A (ja) | 1994-10-06 | 1994-10-06 | アナログ−デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107356A true JPH08107356A (ja) | 1996-04-23 |
Family
ID=17099253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24313094A Withdrawn JPH08107356A (ja) | 1994-10-06 | 1994-10-06 | アナログ−デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015062136A (ja) * | 2008-12-24 | 2015-04-02 | 株式会社半導体エネルギー研究所 | タッチパネル |
-
1994
- 1994-10-06 JP JP24313094A patent/JPH08107356A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015062136A (ja) * | 2008-12-24 | 2015-04-02 | 株式会社半導体エネルギー研究所 | タッチパネル |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |