JPH0810449B2 - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPH0810449B2 JPH0810449B2 JP63269579A JP26957988A JPH0810449B2 JP H0810449 B2 JPH0810449 B2 JP H0810449B2 JP 63269579 A JP63269579 A JP 63269579A JP 26957988 A JP26957988 A JP 26957988A JP H0810449 B2 JPH0810449 B2 JP H0810449B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- register
- group
- processors
- communication register
- Prior art date
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- Multi Processors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマルチプロセッサシステムのプロセッサ間で
高速に情報を伝達するための通信レジスタへのアクセス
機構に関したものである。
高速に情報を伝達するための通信レジスタへのアクセス
機構に関したものである。
［従来の技術］ マルチプロセッサでシステムを構成する目的にはシス
テムの総合スループットを高めることが一般的である
が、場合によっては、あるジョブのターンアラウンドタ
イムを短くすることも要求される。この場合そのジョブ
のタスクの内、依存関係のないものは複数のプロセッサ
で該タスクを並行して実行、あるいは、あるタスクの一
部を複数のプロセッサで並行して実行させることにより
達成可能である。
テムの総合スループットを高めることが一般的である
が、場合によっては、あるジョブのターンアラウンドタ
イムを短くすることも要求される。この場合そのジョブ
のタスクの内、依存関係のないものは複数のプロセッサ
で該タスクを並行して実行、あるいは、あるタスクの一
部を複数のプロセッサで並行して実行させることにより
達成可能である。
並行して実行する場合、タスク間での同期、あるいは
タスク間で共通に参照するデータで、そのデータの使用
は排他的に使用するべきのものもある。この排他的に使
用すべきデータである時には、ロックワードを決めてお
いて、そのワードがアンドロック状態であればそのワー
ドにロックをかけ、ロックをかけたプロセッサのみが、
排他的に使用可能なデータを参照する。プロセッサがロ
ックワードを参照した時、ロック状態にある時、ロック
ワードがアンロックされるまで排他的に使用すべきデー
タへのアクセスは禁止される。また逆に、並行して実行
する場合、同じデータを参照してもよい場合もある。こ
れらのデータは一般に主記憶に置かれている。
タスク間で共通に参照するデータで、そのデータの使用
は排他的に使用するべきのものもある。この排他的に使
用すべきデータである時には、ロックワードを決めてお
いて、そのワードがアンドロック状態であればそのワー
ドにロックをかけ、ロックをかけたプロセッサのみが、
排他的に使用可能なデータを参照する。プロセッサがロ
ックワードを参照した時、ロック状態にある時、ロック
ワードがアンロックされるまで排他的に使用すべきデー
タへのアクセスは禁止される。また逆に、並行して実行
する場合、同じデータを参照してもよい場合もある。こ
れらのデータは一般に主記憶に置かれている。
［発明が解決しようとする課題］ しかしながら、上述した従来の情報システムはプロセ
ッサ間で情報を伝達するのに主記憶装置を使用し情報の
伝達、通信を行なっているので、情報の伝達及び通信の
速度が遅いという欠点がある。
ッサ間で情報を伝達するのに主記憶装置を使用し情報の
伝達、通信を行なっているので、情報の伝達及び通信の
速度が遅いという欠点がある。
そこで、本発明の技術的課題は、上記欠点に鑑み、プ
ロセッサ間の情報の伝達・通信を高速に実行できる情報
処理システムを提供することである。
ロセッサ間の情報の伝達・通信を高速に実行できる情報
処理システムを提供することである。
［課題を解決するための手段］ 本発明によれば、複数のプロセッサ（１〜４）と、該
複数のプロセッサよりアクセスされる複数のエントリ
（ワード０〜255）より構成され、主記憶とは異なる通
信レジスタ（６）とを含む情報処理システムにおいて、 前記通信レジスタの前記複数のエントリは、前記複数
のプロセッサの各々からアクセスされたモードが第一の
処理モードの時のみアクセス可能な第一のグループ（群
Ａ）と、前記複数のプロセッサの各々からアクセスされ
たモードが前記第一の処理モードの時アクセス可能であ
り、かつ、前記複数のプロセッサの各々からアクセスさ
れたモードが第二の処理モードの時もアクセス可能な第
二のグループとに分けられ、更に、該第二のグループ
は、前記複数のプロセッサ数に等しい個数の第三のグル
ープ（群Ｂ〜Ｅ）に分けられ、 該第三のグループに対応して設けられ、対応した第三
のグループへのアクセスが可能なプロセッサを示す複数
のディレクトリ（８）と、 前記通信レジスタへのアクセスが前記第一の処理モー
ドで行なわれる時は、前記第一及び前記第二のグループ
の内の指定されたエントリをアクセスし、前記通信レジ
スタへのアクセスが前記第二の処理モードで行なわれる
時は、アクセスしたプロセッサが前記ディレクトリにお
いてアクセスを許可されている前記第三のグループの内
の指定されたエントリをアクセスする手段とを、有する
ことを特徴とする情報処理システムが得られる。
複数のプロセッサよりアクセスされる複数のエントリ
（ワード０〜255）より構成され、主記憶とは異なる通
信レジスタ（６）とを含む情報処理システムにおいて、 前記通信レジスタの前記複数のエントリは、前記複数
のプロセッサの各々からアクセスされたモードが第一の
処理モードの時のみアクセス可能な第一のグループ（群
Ａ）と、前記複数のプロセッサの各々からアクセスされ
たモードが前記第一の処理モードの時アクセス可能であ
り、かつ、前記複数のプロセッサの各々からアクセスさ
れたモードが第二の処理モードの時もアクセス可能な第
二のグループとに分けられ、更に、該第二のグループ
は、前記複数のプロセッサ数に等しい個数の第三のグル
ープ（群Ｂ〜Ｅ）に分けられ、 該第三のグループに対応して設けられ、対応した第三
のグループへのアクセスが可能なプロセッサを示す複数
のディレクトリ（８）と、 前記通信レジスタへのアクセスが前記第一の処理モー
ドで行なわれる時は、前記第一及び前記第二のグループ
の内の指定されたエントリをアクセスし、前記通信レジ
スタへのアクセスが前記第二の処理モードで行なわれる
時は、アクセスしたプロセッサが前記ディレクトリにお
いてアクセスを許可されている前記第三のグループの内
の指定されたエントリをアクセスする手段とを、有する
ことを特徴とする情報処理システムが得られる。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すシステム構成図であ
る。
る。
プロセッサ＃０（１）、プロセッサ＃１（２）、プロ
セッサ＃２（３）、プロセッサ＃３（４）は通常の処理
装置であり、全て同じものである。主記憶５はプロセッ
サ＃０〜３（１〜４）の間のデータの授受を行なう。通
信レジスタ６とプロセッサ＃０〜３（１〜４）の間ので
もデータの授受を行なう。
セッサ＃２（３）、プロセッサ＃３（４）は通常の処理
装置であり、全て同じものである。主記憶５はプロセッ
サ＃０〜３（１〜４）の間のデータの授受を行なう。通
信レジスタ６とプロセッサ＃０〜３（１〜４）の間ので
もデータの授受を行なう。
通信レジスタ（CR）６はプロセッサ＃０〜３（１〜
４）の間で通信する情報の格納場所として使用される。
４）の間で通信する情報の格納場所として使用される。
第２図は通信レジスタ６の一実施例を示す図である。
通信レジスタ６は256ワード（64ビット／ワード）で構
成され、群Ａはワード０〜127、群Ｂはワード128〜15
9、群Ｃはワード160〜191、群Ｄはワード192〜223、群
Ｅはワード224〜255に分けられている。通信レジスタの
群Ｂ〜Ｅの各々に対し各４ビットの通信レジスタディレ
クトリ８があり、その各ビットは各プロセッサに、対応
している。例えば第２図に示す如く最左端ビットよりプ
ロセッサ＃0,＃1,＃2,＃３（１〜４）に対応する。ある
プロセッサより通信レジスタへのアクセス要求があった
場合、通信レジスタディレクトリ８を調べ、そのプロセ
ッサ番号に対応するビットが“1"の通信レジスタ群内の
指定された通信レジスタへのアクセスが行なわれる。
通信レジスタ６は256ワード（64ビット／ワード）で構
成され、群Ａはワード０〜127、群Ｂはワード128〜15
9、群Ｃはワード160〜191、群Ｄはワード192〜223、群
Ｅはワード224〜255に分けられている。通信レジスタの
群Ｂ〜Ｅの各々に対し各４ビットの通信レジスタディレ
クトリ８があり、その各ビットは各プロセッサに、対応
している。例えば第２図に示す如く最左端ビットよりプ
ロセッサ＃0,＃1,＃2,＃３（１〜４）に対応する。ある
プロセッサより通信レジスタへのアクセス要求があった
場合、通信レジスタディレクトリ８を調べ、そのプロセ
ッサ番号に対応するビットが“1"の通信レジスタ群内の
指定された通信レジスタへのアクセスが行なわれる。
第３図は通信レジスタ６へのアクセス例を示したもの
である。プロセッサからのリクエストを受信した時、リ
クエストしたプロセッサ番号をプロセッサ番号レジスタ
14に、プロセッサの動作モードをモードレジスタ９に、
アドレス情報をアドレスレジスタ10に受信する。動作モ
ードレジスタ９が“1"ならば特権モードを示しており、
リクエストを送出したプロセッサはシステムプログラム
を実行している。動作モードレジスタ９が“0"ならば非
特権モードを示しており、リクエスト送出プロセッサは
ユーザープログラムを実行している。
である。プロセッサからのリクエストを受信した時、リ
クエストしたプロセッサ番号をプロセッサ番号レジスタ
14に、プロセッサの動作モードをモードレジスタ９に、
アドレス情報をアドレスレジスタ10に受信する。動作モ
ードレジスタ９が“1"ならば特権モードを示しており、
リクエストを送出したプロセッサはシステムプログラム
を実行している。動作モードレジスタ９が“0"ならば非
特権モードを示しており、リクエスト送出プロセッサは
ユーザープログラムを実行している。
もし動作モードレジスタ９が“1"の時、アドレスレジ
スタ10のビット56〜63で示すエントリー即ち256ワード
の任意のものがアクセスされる。動作モードレジスタ９
が“0"の時、プロセッサ番号レジスタ14の内容は、デコ
ーダ11でデコードされ、その出力結果と通信レジスタの
群Ｂ〜Ｅに対応する通信レジスタディレクトリ８の各ビ
ットとが比較器12で比較される。各比較器12の出力はエ
ンコーダ13で２ビットに変換される。この２ビットの左
にモードレジスタ９が非特権モードであることにより
“1"を、前記エンコードされた２ビットの右側にアドレ
スレジスタ10のビット59〜63を結合することにより目的
とする通信レジスタがアクセスされる。
スタ10のビット56〜63で示すエントリー即ち256ワード
の任意のものがアクセスされる。動作モードレジスタ９
が“0"の時、プロセッサ番号レジスタ14の内容は、デコ
ーダ11でデコードされ、その出力結果と通信レジスタの
群Ｂ〜Ｅに対応する通信レジスタディレクトリ８の各ビ
ットとが比較器12で比較される。各比較器12の出力はエ
ンコーダ13で２ビットに変換される。この２ビットの左
にモードレジスタ９が非特権モードであることにより
“1"を、前記エンコードされた２ビットの右側にアドレ
スレジスタ10のビット59〜63を結合することにより目的
とする通信レジスタがアクセスされる。
第４図は256ワードの容量をもつ通信レジスタの各ワ
ードの使い方を示したものである。第４図の（ａ）は情
報を格納するデータレジスタとして使う形式である。
（ｂ）は排他制御を行うためのロックワードとして使う
形式である。通信レジスタのどのワードをデータレジス
タとして使うか、ロックワードとして使うかは、ソフト
ウェアまかせである。ロックワードとして使う場合、ビ
ット０はロック表示部であり、“1"はロック状態を“0"
はアンロック状態を示す。ビット８〜31はカウント部で
ある。ビット32〜63は、ロックされた時、プロセッサか
ら送られて来ているデータのビット32〜63を格納してい
る。
ードの使い方を示したものである。第４図の（ａ）は情
報を格納するデータレジスタとして使う形式である。
（ｂ）は排他制御を行うためのロックワードとして使う
形式である。通信レジスタのどのワードをデータレジス
タとして使うか、ロックワードとして使うかは、ソフト
ウェアまかせである。ロックワードとして使う場合、ビ
ット０はロック表示部であり、“1"はロック状態を“0"
はアンロック状態を示す。ビット８〜31はカウント部で
ある。ビット32〜63は、ロックされた時、プロセッサか
ら送られて来ているデータのビット32〜63を格納してい
る。
プロセッサから通信レジスタをアクセスする３種の命
令が準備されている。通信レジスタの内容をリードする
通信レジスタセーブ命令、通信レジスタにプロセッサか
ら送られて来たデータを格納する通信レジスタロード命
令、それと通信レジスタテスト＆セット命令である。
令が準備されている。通信レジスタの内容をリードする
通信レジスタセーブ命令、通信レジスタにプロセッサか
ら送られて来たデータを格納する通信レジスタロード命
令、それと通信レジスタテスト＆セット命令である。
第５図は通信レジスタに関する命令動作を示したブロ
ック図である。命令レジスタ20はプロセッサより命令コ
ードを受信し、データレジスタ15にデータをプロセッサ
より受信する。命令レジスタ20の内容をデコーダ19でデ
コードする。デコード結果が通信レジスタへのロード命
令であると指定された通信レジスタにデータレジスタ15
の内容を書込む。命令レジスタ14のデコードの結果、通
信レジスタのセーブ命令であると指定された通信レジス
タの内容は、通信レジスタリードレジスタ16に読出さ
れ、リクエストしたプロセッサに送られる。命令レジス
タ20のデコードの結果、通信レジスタのテスト＆セット
命令であると指定された通信レジスタの内容は、通信リ
ードレジスタ16に読出されリクエストしたプロセッサに
送られる。通信リードレジスタ16のビット０の内容が調
べられビット０が“0"だとアンロック状態であるため、
ビット０を“1"、ビット８〜31にオール“1"、ビット32
〜63にデータレジスタ15のビット32〜63を指定された通
信レジスタに格納する。即ちロックが成功した事を示
し、第４図の（ｂ）に示すカウンタ部は最大値にセット
されている。プロセッサはロックワードを受信し、その
ビット０をテスト＆セット命令の後続命令でテストする
ことでロックが成功した事を知ることができる。
ック図である。命令レジスタ20はプロセッサより命令コ
ードを受信し、データレジスタ15にデータをプロセッサ
より受信する。命令レジスタ20の内容をデコーダ19でデ
コードする。デコード結果が通信レジスタへのロード命
令であると指定された通信レジスタにデータレジスタ15
の内容を書込む。命令レジスタ14のデコードの結果、通
信レジスタのセーブ命令であると指定された通信レジス
タの内容は、通信レジスタリードレジスタ16に読出さ
れ、リクエストしたプロセッサに送られる。命令レジス
タ20のデコードの結果、通信レジスタのテスト＆セット
命令であると指定された通信レジスタの内容は、通信リ
ードレジスタ16に読出されリクエストしたプロセッサに
送られる。通信リードレジスタ16のビット０の内容が調
べられビット０が“0"だとアンロック状態であるため、
ビット０を“1"、ビット８〜31にオール“1"、ビット32
〜63にデータレジスタ15のビット32〜63を指定された通
信レジスタに格納する。即ちロックが成功した事を示
し、第４図の（ｂ）に示すカウンタ部は最大値にセット
されている。プロセッサはロックワードを受信し、その
ビット０をテスト＆セット命令の後続命令でテストする
ことでロックが成功した事を知ることができる。
通信レジスタのテスト＆セット命令で通信レジスタリ
ードレジスタ16に読出されたデータのビット０が“1"の
場合もデータはリクエストしたプロセッサに送られる。
通信レジスタリードレジスタ16のビット０が“1"である
とビット８〜31のカウント部の内容はデクリメント回路
17で１減じられその結果は元の通信レジスタに戻され
る。ビット８〜31のカウント部の内容よりデクリメント
回路17で１減じた結果が、“0"であることをデッドロッ
ク検出回路18が検出すると、デッドロック検出信号をプ
ロセッサに通知する。プロセッサはこの信号を受信する
とデッドロック例外処理に入る。即ちロックワードに対
して224回アクセスされる間ロックが解除されない事と
なり、異常状態であるため、その処理ルーチンに分岐す
る。
ードレジスタ16に読出されたデータのビット０が“1"の
場合もデータはリクエストしたプロセッサに送られる。
通信レジスタリードレジスタ16のビット０が“1"である
とビット８〜31のカウント部の内容はデクリメント回路
17で１減じられその結果は元の通信レジスタに戻され
る。ビット８〜31のカウント部の内容よりデクリメント
回路17で１減じた結果が、“0"であることをデッドロッ
ク検出回路18が検出すると、デッドロック検出信号をプ
ロセッサに通知する。プロセッサはこの信号を受信する
とデッドロック例外処理に入る。即ちロックワードに対
して224回アクセスされる間ロックが解除されない事と
なり、異常状態であるため、その処理ルーチンに分岐す
る。
プロセッサがテスト＆セット命令の実行の結果のデー
タを受取り、後続命令でそのビット０を調べ“1"であっ
た事よりロック不成功を知る。この時は再びテスト＆セ
ット命令を送出しロックが解除されるまでこの動作をく
り返す。
タを受取り、後続命令でそのビット０を調べ“1"であっ
た事よりロック不成功を知る。この時は再びテスト＆セ
ット命令を送出しロックが解除されるまでこの動作をく
り返す。
第２図，第３図に示した通信レジスタディレクトリ８
のビットをセットしたりリセットしたりするディレクト
リ制御命令がある。第６図はそのデータ形式を示してい
る。
のビットをセットしたりリセットしたりするディレクト
リ制御命令がある。第６図はそのデータ形式を示してい
る。
ビット55はディレクトリの制御を示しており、ビット
60〜63でマスタープロセッサを示している。ビット60が
“1"であればマスタプロセッサはプロセッサ＃０（１）
で、ビット61が“1"であればマスタープロセッサはプロ
セッサ＃１（２）であることを示している。
60〜63でマスタープロセッサを示している。ビット60が
“1"であればマスタプロセッサはプロセッサ＃０（１）
で、ビット61が“1"であればマスタープロセッサはプロ
セッサ＃１（２）であることを示している。
ビット55のＣビットが１であると、先ずリクエストし
たプロセッサ番号で通信レジスタディレクトリを調べ一
致するディレクトリのプロセッサ番号に相当するビット
をリセットする。続いてビット60〜63のマスタープロセ
ッサデータで通信レジスタディレクトリを調べ一致する
ディレクトリにプロセッサ番号に相当するビットをセッ
トする。
たプロセッサ番号で通信レジスタディレクトリを調べ一
致するディレクトリのプロセッサ番号に相当するビット
をリセットする。続いてビット60〜63のマスタープロセ
ッサデータで通信レジスタディレクトリを調べ一致する
ディレクトリにプロセッサ番号に相当するビットをセッ
トする。
ビット55のＣビットが０であると、先ず、ビット60〜
63のマスタープロセッサ番号で通信レジスタディレクト
リを調べ、一致するディレクトリよりリクエストしたプ
ロセッサ番号に相当するビットをリセットする。続い
て、空、即ち、いずれのビットもセットされていない通
信レジスタディレクトリを調べその１つのディレクトリ
にリクエストしたプロセッサ番号に相当するビットをセ
ットする。
63のマスタープロセッサ番号で通信レジスタディレクト
リを調べ、一致するディレクトリよりリクエストしたプ
ロセッサ番号に相当するビットをリセットする。続い
て、空、即ち、いずれのビットもセットされていない通
信レジスタディレクトリを調べその１つのディレクトリ
にリクエストしたプロセッサ番号に相当するビットをセ
ットする。
通信レジスタを利用してマルチ（マイクロ）タスキン
グを実行する手順の例を以下に示す。各プロセッサは別
個の仕事をしているものとし通信レジスタの群Ｂはプロ
セッサ＃０に群Ｃはプロセッサ＃１（２）、群Ｄはプロ
セッサ＃２（３）、群Ｅはプロセッサ＃３（４）に割当
てられているものとする。
グを実行する手順の例を以下に示す。各プロセッサは別
個の仕事をしているものとし通信レジスタの群Ｂはプロ
セッサ＃０に群Ｃはプロセッサ＃１（２）、群Ｄはプロ
セッサ＃２（３）、群Ｅはプロセッサ＃３（４）に割当
てられているものとする。
プロセッサ＃１（２）で実行しているプログラムがマ
ルチタスクを実行することを示しているとシステムプロ
グラムは現在アイドル中のプロセッサあるいは現在動作
しているがレベル（プライオリティ）の低いジョブを実
行しているプロセッサを確保する。ここでは、プロセッ
サ＃２（３）がアイドルであったためマルチタスクを実
行するため確保したとする。
ルチタスクを実行することを示しているとシステムプロ
グラムは現在アイドル中のプロセッサあるいは現在動作
しているがレベル（プライオリティ）の低いジョブを実
行しているプロセッサを確保する。ここでは、プロセッ
サ＃２（３）がアイドルであったためマルチタスクを実
行するため確保したとする。
確保されたプロセッサ＃２（３）はＣビットが１であ
るディレクトリ制御命令を実行する。この時のマスター
プロセッサはプロセッサ＃１（２）である。
るディレクトリ制御命令を実行する。この時のマスター
プロセッサはプロセッサ＃１（２）である。
従って、ディレクトリ制御命令の実行の結果、群Ｄの
ディレクトリは空となり群Ｃのディレクトリにはプロセ
ッサ＃１（２）とプロセッサ＃２（３）のビットがセッ
トされる。従ってプロセッサ＃１（２）とプロセッサ＃
２（３）は通信レジスタの群Ｃをアクセスできることに
なる。即ち、群Ｃの通信レジスタに格納される情報を参
照しながらプロセッサ＃１（２）とプロセッサ＃２
（３）は並行してタスクを実行する。
ディレクトリは空となり群Ｃのディレクトリにはプロセ
ッサ＃１（２）とプロセッサ＃２（３）のビットがセッ
トされる。従ってプロセッサ＃１（２）とプロセッサ＃
２（３）は通信レジスタの群Ｃをアクセスできることに
なる。即ち、群Ｃの通信レジスタに格納される情報を参
照しながらプロセッサ＃１（２）とプロセッサ＃２
（３）は並行してタスクを実行する。
マルチタスクの必要性がなくなるとプロセッサ＃２
（３）はＣビットが０であるディレクトリ制御命令を実
行する。その結果群Ｃのディレクトリのプロセッサ＃２
（３）のビットはリセットされ空であった群Ｄのディレ
クトリのプロセッサ＃２（３）に相当するビットはセッ
トされる。
（３）はＣビットが０であるディレクトリ制御命令を実
行する。その結果群Ｃのディレクトリのプロセッサ＃２
（３）のビットはリセットされ空であった群Ｄのディレ
クトリのプロセッサ＃２（３）に相当するビットはセッ
トされる。
［発明の効果］ 以上説明したように本発明は、複数のプロセッサより
アクセス可能な通信レジスタを設け、この通信レジスタ
へのアクセス手段を有することによりプロセッサ間での
情報の伝達、通信を高速に実行できる効果がある。
アクセス可能な通信レジスタを設け、この通信レジスタ
へのアクセス手段を有することによりプロセッサ間での
情報の伝達、通信を高速に実行できる効果がある。
第１図は本発明の一実施例を示すシステム構成図、第２
図は通信レジスタの一実施例を示す構成図、第３図は通
信レジスタへのアクセス手順例を示した図、第４図は通
信レジスタのワードの使い方の形式を示した図、第５図
は通信レジスタに関する命令動作を示した図、第６図は
通信レジスタディレクトリ制御命令の制御データ形式を
示した図である。 １〜４…プロセッサ、５…主記憶、６…通信レジスタ
（CR）、８…通信レジスタディレクトリ、９…モードレ
ジスタ、10…アドレスレジスタ、11…デコーダ、12…比
較器、13…エンコーダ、14…プロセッサ番号レジスタ、
16…通信レジスタリードレジスタ、17…デクリメント回
路、18…デッドロック検出回路、19…デコーダ、20…命
令レジスタ。
図は通信レジスタの一実施例を示す構成図、第３図は通
信レジスタへのアクセス手順例を示した図、第４図は通
信レジスタのワードの使い方の形式を示した図、第５図
は通信レジスタに関する命令動作を示した図、第６図は
通信レジスタディレクトリ制御命令の制御データ形式を
示した図である。 １〜４…プロセッサ、５…主記憶、６…通信レジスタ
（CR）、８…通信レジスタディレクトリ、９…モードレ
ジスタ、10…アドレスレジスタ、11…デコーダ、12…比
較器、13…エンコーダ、14…プロセッサ番号レジスタ、
16…通信レジスタリードレジスタ、17…デクリメント回
路、18…デッドロック検出回路、19…デコーダ、20…命
令レジスタ。
Claims (1)
- 【請求項１】複数のプロセッサ（１〜４）と、該複数の
プロセッサよりアクセスされる複数のエントリ（ワード
０〜255）より構成され、主記憶とは異なる通信レジス
タ（６）とを含む情報処理システムにおいて、 前記通信レジスタの前記複数のエントリは、前記複数の
プロセッサの各々からアクセスされたモードが第一の処
理モードの時のみアクセス可能な第一のグループ（群
Ａ）と、前記複数のプロセッサの各々からアクセスされ
たモードが前記第一の処理モードの時アクセス可能であ
り、かつ、前記複数のプロセッサの各々からアクセスさ
れたモードが第二の処理モードの時もアクセス可能な第
二のグループとに分けられ、更に、該第二のグループ
は、前記複数のプロセッサ数に等しい個数の第三のグル
ープ（群Ｂ〜Ｅ）に分けられ、 該第三のグループに対応して設けられ、対応した第三の
グループへのアクセスが可能なプロセッサを示す複数の
ディレクトリ（８）と、 前記通信レジスタへのアクセスが前記第一の処理モード
で行なわれる時は、前記第一及び前記第二のグループの
内の指定されたエントリをアクセスし、前記通信レジス
タへのアクセスが前記第二の処理モードで行なわれる時
は、アクセスしたプロセッサが前記ディレクトリにおい
てアクセスを許可されている前記第三のグループの内の
指定されたエントリをアクセスする手段とを、有するこ
とを特徴とする情報処理システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269579A JPH0810449B2 (ja) | 1988-10-27 | 1988-10-27 | 情報処理システム |
| CA 2000245 CA2000245C (en) | 1988-10-08 | 1989-10-06 | Multiprocessor system using communication register having processor-associated storage locations |
| EP19890118752 EP0363882B1 (en) | 1988-10-08 | 1989-10-09 | Multiprocessor system using communication register having processor-associated storage locations |
| DE1989625452 DE68925452T2 (de) | 1988-10-08 | 1989-10-09 | Multiprozessorsystem mit Verwendung von einem Kommunikationsregister mit den Prozessoren zugeordneten Speicherstellen |
| US07/995,907 US5261108A (en) | 1988-10-08 | 1992-12-22 | Multiprocessor communications register providing complete access in a full access mode, and mapped access in a partial access mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269579A JPH0810449B2 (ja) | 1988-10-27 | 1988-10-27 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116950A JPH02116950A (ja) | 1990-05-01 |
| JPH0810449B2 true JPH0810449B2 (ja) | 1996-01-31 |
Family
ID=17474330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269579A Expired - Lifetime JPH0810449B2 (ja) | 1988-10-08 | 1988-10-27 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810449B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192157A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 多重系計算機システムの共有メモリ制御方式 |
| JPS62226367A (ja) * | 1986-03-28 | 1987-10-05 | Mitsubishi Electric Corp | デイジタル計算機システム |
| JPS63163661A (ja) * | 1986-12-26 | 1988-07-07 | Nippon Telegr & Teleph Corp <Ntt> | メモリ制御方式 |
-
1988
- 1988-10-27 JP JP63269579A patent/JPH0810449B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02116950A (ja) | 1990-05-01 |
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