JPH02116949A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセスサシステムのプロセッサ間で高
速に情報を伝達するだめの通信レジスタに関する。

〔従来の技術〕

マルチプロセッサでシステムを構成する目的には、シス
テムの総合スルーノットを高めることが一般的であるが
、場合によっては、あるジョブのターンアラウンドタイ
ムを短くすることも要求される。この場合、そのジョブ
のタスクの内、依存関係のないものは、複数のプロセッ
サで該タスクを並行して実行、あるいは、あるタスクの
一部を複数のプロセッサで並行して実行させることによ
り達成可能である。

あるタスクを並行して実行する場合、タスク間での同期
、あるいはタスク間で共通に参照するデータで、そのデ
ータの使用は排他的に使用するべきものである。この排
他的に使用すべきデータである時には、ロックワードを
決めておいて、そのワードがアンロック状態であれば、
そのワードにロックをかけ、ロックをかけたプロセッサ
のみが排他的に使用可能なデータを参照する。プロセッ
サがロックワードを参照した時、ロック状態にある時、
ロックロードがアンロックされるまで、排他的に使用す
べきデータへのアクセスは禁止される。また逆に、並行
して実行する場合、同じデータを参照してもよい場合も
あるこれらのデータは一般に主記憶に置かれている。

〔発明が解決しようとする課題〕

しかしながら、上述した従来の情報処理システムでは、
ｆロセッサ間で情報を伝達２通信するのに主記憶装置を
使用しているので、情報の伝達及び通信の速度が遅いと
いう欠点がある。

そこで２本発明の技術的課題は、上記欠点に鑑み、情報
の伝達及び通信を高速に行う情報処理システムを提供す
ることである。

〔課題を解決するための手段〕

本発明によれば、各々がプロセッサ番号を有する複数の
プロセッサと、該複数のプロセッサよりアクセスされ多
数のエントリより構成される通信レジスタとを含む情報
処理システムであって、前記通信レジスタは幾つかのグ
ループに分けられ。

当該グループへのアクセスをアクセスするプロセッサの
処理モードと前記プロセッサ番号とにより決定する手段
と、前記通信レジスタの読出、書込及びテスト＆セット
命令を解釈し前記通信レジスタに指示する手段と、前記
プロセッサからの指示に従かい前記通信レジスタの読出
、書込及びテスト＆セット動作を実行する手段とを有し
ていることを特徴とする情報処理システムが得られる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示すシステム構成図である
。

プロセッサ＋０（１）、プロセッサ≠１　（２）　。

プロセッサ≠２（３）、プロセッサ４’３（４）は通常
の処理装置であシ、全て同じものである。主記憶７はプ
ロセッサ＋０〜３（１〜４）の間のデータの授受を行な
う。通信レジスタ６とプロセッサ＋０〜３（１〜４）の
間でもデータの授受を行なう。

通信レジスタ６はプロセラサナ０〜３（１〜４）の間で
通信する情報の格納場所として使用される。

第２図は通信レジスタ６の一実施例を示す図である。通
信レジスタは２５６ワード（６４ビツト／ワード）で構
成され２群ＡはワードＯ〜１２７゜群Ｂはワード１２８
〜１５９２群Ｃは、ワード１６０〜１９１２群りはワー
ド１９２〜２２３゜群Ｅはワード２２４〜２５５に分け
られている。

通信レジスタ６の群Ｂ−Ｅの各々に対し、各４ビツトの
通信レジスタディレクトリ８があシ、その各ビットは各
プロセッサに対応している。

例えば、第２図に示す如く最左端ビットよりプロセッサ
＋０．１，２．３に対応する。あるプロセッサより通信
レジスタへのアクセス要求があった場合１通信レジスタ
ディレクトリ８を調べ、そのプロセッサ番号に対応する
ビット“１″の通信レジスタ群内の指定された通信レジ
スタへのアクセスが行なわれる。

第３図は通信レジスタ８へのアクセス例を示したもので
ある。プロセッサからのリクエストを受信した時、リク
エストしたプロセッサ番号をプロセッサ番号レジスタ１
４に、プロセッサの動作モードをモードレジスタ９に、
アドレス情報をアドレスレジスタ１０に受信する。

動作モードレジスタ９が１＃ならば特権モードを示して
おり、リクエストを送出したプロセッサはシステムプロ
グラムを実行している。動作モードレジスタ９がＯ”な
らば非特権モードを示しており、リクエスト送出プロセ
ッサはユーザーグログラムを実行している。

もし動作モードレジスタ９が“１”の時、アドレスレジ
スタ１０のビット５６〜６３で示すエントリー即ち、２
５６ワードの任意のものがアクセスされる。動作モード
レジスタ９が０”の時。

プロセッサ番号レジスタ８の内容はデコーダ１１でデコ
ードされ、その出力結果と通信レジスタの群Ｂ−Ｅに対
応する通信レジスタデイレクトリフの各ビットとが比較
器１２で比較される。各比較器１２の出力はエンコーダ
１３で２ビツトに変換される。この２ビツトの左にモー
ドレジスタ８が非特権モードであることによシ“１″を
、前記エンコードされた２ビツトの右側にアドレスレジ
スタ１０のビット５９−６３を結合することにより目的
とする通信レジスタがアクセスされる。

第４図は２５６ワードの容量をもつ通信レジスタの各ワ
ードの使い方を示しだものである。第４図の（ａ）は情
報を格納するデータレジスタとして使う形式である。（
ｂ）は排他制御を行うためのロックワードとして使う形
式である。通信レジスタのどのワードをデータレジスタ
として使うか、ロックワードとして使うかは、ソフトウ
ェアまかせである。

ロックワードとして使う場合、ビットＯはロック表示部
であシ“１″はロック状態を“０＃はアンロック状態を
示す。ビット８〜３１はカウント部である。ピッ）３２
−６３はロックされた時。

プロセッサから送られて来ているデータのビット３２−
６３を格納している。

プロセッサから通信レジスタ６をアクセスする３種の命
令が準備されている。通信レジスタ６の内容をリードす
る通信レジスタセーブ命令２適信レジスタにプロセッサ
から送られて来たデータを格納する通信レジスタロード
命令、それと通信レジスタテスト＆セット命令である。

第５図は通信レジスタ６に関する命令動作を示したブロ
ック図である。命令レジスタ２０はプロセッサに命令コ
ードを、データレジスタ１５にデータを、７″ロセツサ
より受信する。命令レジスタ１４の内容をデコーダ１９
でデコードする。デコード結果が通信レジスタへのロー
ド命令であると。

指定された通信レジスタにデータレジスタ１５の内容を
書込む。命令レジスタ２０のデコードの結果２通信レジ
スタのセーブ命令であると指定された通信レジスタの内
容は２通信レジスタリードレジスタ１６に読出され、リ
クエストしたプロセッサに送られる。命令レジスタ２０
のデコードの結果２通信レジスタのテスト＆セット命令
であると指定された通信レジスタの内容は９通信リード
レジスタ１６に読出されリクエストしたプロセッサに送
られる。通信リードレジスタ１６のビット０の内容が調
べられ、ビットＯが０”だとアンロック状態であるため
、ビット０を″１＃、ピット８〜３１にオール“１ｎ、
ビット３２〜６３にデータレジスタ１５のビット３２〜
６３を指定された通信レジスタに格納する。即ち、ロッ
クが成功した事を示し、第４図の（ｂ）に示すカウンタ
部は最大値にセットされている。プロセッサはロックワ
ードを受信し、そのビットＯをテスト＆セット命令の後
続命令でテストすることでロックが成功した事を知るこ
とができる。通信レジスタのテスト＆セット命令で通信
レジスタリードレジスタ１６に読出されたデータのビッ
ト０が°゛１”の場合も。

データはリクエストしたプロセッサに送られる。

通信レジスタリードレジスタ１６のビット０が０１”で
あると、ビット８−３１のカウント部の内容はデクリメ
ント回路１７で１減じられ、その結果は２元の通信レジ
スタに戻される。ビット８−３１のカウント部の内容よ
り、デクリメント回路１７で１減じた結果が　ｎ　Ｑ　
＃であることをデッドロック検出回路１８が検出すると
、デッドロック検出信号をプロセッサに通知する。プロ
セッサはこの信号を受信すると、デッドロック例外処理
に入る。即ち、ロックワードに対して２２４回アクセス
される間、ロックが解除されない事となり。

異常状態であるため、その処理ルーチンに分岐する。

プロセッサがテスト＆セット命令の実行の結果のデータ
を受取り、後続命令でそのピッ）Ｏを調べ、”１”であ
った事よシ、ロック不成功を知る。

この時は、再びテスト＆セット命令を送出しロックが解
除されるまでこの動作をくシ返す。

第２図、第３図に示した通信レジスタディレクトリ８の
ビットをセットしたりリセットしたりするディレクトリ
制御命令がある。第６図はそのデータ形式を示している
。ビット５５はディレクトリの制御を示しており、ビッ
ト６０−６３でマスタプロセッサを示している。ビット
６０が１”であれば、マスタプロセッサはプロセラサナ
０（１）で、ビット６１が１＃であればマスタプロセッ
サはプロセッサ≠１（２）であることを示している。

ビット５５のＣビットが１であると、先ずリクエストし
たプロセッサ番号で通信レジスタディレクトリを調べ、
一致するディレクトリのプロセッサ番号に相当するビッ
トをリセットする。続いて。

ビット６０−６３のマスタープロセッサデータで通信レ
ジスタディレクトリを調べ、一致するディレクトリにプ
ロセッサ番号に相当するビットをセラ　トする。

ビット５５のＣビットがＯであると、先ず、ピッ）６０
−６３のマスタープロセッサ番号で通信レジスタディレ
クトリを調べ、一致するディレクトリよりリクエストし
たプロセッサ番号に相当するビットをリセットする。続
いて、空、即ち、いずれのビットもセットされていない
通信レジスタディレクトリを調べ、その１つのディレク
トリにリクエストしたプロセッサ番号に相当するビット
をセットする。

通信レジスタを利用して、マルチ（マイクロ）タスキン
グを実行する手順の例を以下に示す。各プロセッサは別
個の仕事をしているものとし１通信レジスタの群Ｂはプ
ロセッサ＋０（Ｘ）に群Ｃはプロセラサナ１（２）、群
りはプロセッサ≠２（３）９群Ｅはプロセッサ＋３（４
）に割当てられているものとする。

プロセッサ＋１（２）で実行しているプログラムが、マ
ルチタスクを実行することを示していると、システムプ
ログラムは、現在、アイドル中のプロセッサ、あるいは
、現在動作しているが、レベル（ゾライオリティ）の低
いジョブを実行しているプロセッサを確保する。ここで
は、プロセッサ＋２（３）がアイドルであっただめ、マ
ルチタスクを実行するため確保したとする。

確保されたプロセッサ÷２（３）は、Ｃビットが１であ
るディレクトリ制御命令を実行する。この時のマスター
プロセッサはプロセラサナ１（２）である。従って、デ
ィレクトリ制御命令の実行の結果１群りのブイレフ）　
ＩＪは空となり１群Ｃのディレクトリにはプロセッサ＋
１（２）とプロセッサ＋２（３）のビットがセットされ
る。従って。

ｆ　ｏ　セッサ＋１（２）とプロセラサナ２（３）は通
信レジスタの群Ｃをアクセスできることになる。

即ち９群Ｃの通信レジスタに格納される情報を参照しな
がら、プロセッサ＋１（２）とプロセッサ＄２（３）は
並行してタスクを実行する。

マルチタスクの必要性がなくなるとプロセッサ’！’２
（３）はＣビットが０であるディレクトリ制御命令を実
行する。その結果９群Ｃのディレクトリのプロセッサ＄
２　（３）のビットはリセットされ、空であった群りの
ディレクトリの！ロセッサ≠２（３）に相当するビット
はセットされる。

〔発明の効果〕

以上説明したように２本発明は、複数のプロセッサより
アクセス可能な通信レジスタを設けこの通信レジスタへ
のアクセス手段を有することによりプロセッサ間での情
報の伝達２通信を高速に実行できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すシステム構成図、第２
図は通信レジスタの一実施例を示す構成図、第３図は通
信レジスタへのアクセス手順例を示した図、第４図は通
信レジスタのワードの使い方の形式を示した図、第５図
は通信レジスタに関する命令動作を示した図、第６図は
通信レジスタディレクトリ制御命令の制御データ形式を
示した図である。 １〜４・・・プロセッサ、５・・・記憶制御装置、６・
・・通信レジスタ（ＣＲ）、７・・・主記憶、８・・・
通信レジスタディレクトリ、９・・・モードレジスタ、
１０・・・アドレスレジスタ、１１・・・デコーダ、１
２・・・比較器、１３・・・エンコーダ、１４・・・プ
ロセッサ番号レジスタ、１６・・・通信レジスタリード
レジスタ。 １７・・・デクリメント回路、１８・・・デッドロック
検出回路、１９・・・デコーダ、２０・・・命令レジス
タ。 第 図 第 ２図 口／り表示部 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １）各々がプロセッサ番号を有する複数のプロセッサと
   、該複数のプロセッサよりアクセスされ複数のエントリ
   より構成され、複数のグループに分けられた通信レジス
   タとを含む情報処理システムであって、 前記通信レジスタの各グループへのアクセスを、アクセ
   スするプロセッサの処理モードと前記プロセッサ番号と
   により決定する手段と、 前記通信レジスタの読出、書込、及びテスト＆セット命
   令を解釈し、前記通信レジスタに指示する手段と、 前記、プロセッサからの指示に従がい、前記通信レジス
   タの読出、書込、及びテスト＆セット動作を実行する手
   段とを有することを特徴とする情報処理システム。