JPH05158889A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH05158889A JPH05158889A JP34811691A JP34811691A JPH05158889A JP H05158889 A JPH05158889 A JP H05158889A JP 34811691 A JP34811691 A JP 34811691A JP 34811691 A JP34811691 A JP 34811691A JP H05158889 A JPH05158889 A JP H05158889A
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Abstract
(57)【要約】
【目的】 情報処理システムにおけるプロセッサ間の情
報の伝達及び通信の速度を速める。 【構成】 複数のプロセッサについて互いに異なる識別
情報を付与する。これらプロセッサからアクセスされる
エントリ群を有する通信用レジスタ６を設ける。それら
エントリ群に対応して設けられ各ビットが対応エントリ
群について複数のプロセッサの夫々による使用未使用状
態を示すディレクトリ８−１〜８−４を設ける。ディレ
クトリ制御命令に応答してディレクトリ中の識別情報に
対応するビットをリセット又はセットし、マスタプロセ
ッサ及びスレーブプロセッサを設定する。通信用レジス
タ６のエントリ群を介してプロセッサ間でデータの授受
を行う。
報の伝達及び通信の速度を速める。 【構成】 複数のプロセッサについて互いに異なる識別
情報を付与する。これらプロセッサからアクセスされる
エントリ群を有する通信用レジスタ６を設ける。それら
エントリ群に対応して設けられ各ビットが対応エントリ
群について複数のプロセッサの夫々による使用未使用状
態を示すディレクトリ８−１〜８−４を設ける。ディレ
クトリ制御命令に応答してディレクトリ中の識別情報に
対応するビットをリセット又はセットし、マスタプロセ
ッサ及びスレーブプロセッサを設定する。通信用レジス
タ６のエントリ群を介してプロセッサ間でデータの授受
を行う。
Description
【０００１】
【技術分野】本発明は情報処理システムに関し、特にマ
ルチプロセッサシステムのプロセッサ間で高速に情報を
伝達する手段に関する。
ルチプロセッサシステムのプロセッサ間で高速に情報を
伝達する手段に関する。
【０００２】
【従来技術】マルチプロセッサでシステムを構成する目
的にはシステムの総合スループットを高めることが一般
的であるが、場合によっては、あるジョブのターンアラ
ウンドタイムを短くすることも要求される。この場合、
そのジョブのタスクの内、依存関係のないものは複数の
プロセッサでそのタスクを並行して実行、あるいは、あ
るタスクの一部を複数のプロセッサで並行して実行させ
ることにより達成可能である。
的にはシステムの総合スループットを高めることが一般
的であるが、場合によっては、あるジョブのターンアラ
ウンドタイムを短くすることも要求される。この場合、
そのジョブのタスクの内、依存関係のないものは複数の
プロセッサでそのタスクを並行して実行、あるいは、あ
るタスクの一部を複数のプロセッサで並行して実行させ
ることにより達成可能である。
【０００３】あるタスクを並行して実行する場合、タス
ク間での同期、あるいはタスク間で共通に参照するデー
タでそのデータの使用は排他的に使用すべきのものもあ
る。この排他的に使用すべきデータである時には、ロッ
クワードを決めておいて、そのワードがアンロック状態
であれば、そのワードにロックをかけ、ロックをかけた
プロセッサのみが、排他的に使用可能なデータを参照す
る。
ク間での同期、あるいはタスク間で共通に参照するデー
タでそのデータの使用は排他的に使用すべきのものもあ
る。この排他的に使用すべきデータである時には、ロッ
クワードを決めておいて、そのワードがアンロック状態
であれば、そのワードにロックをかけ、ロックをかけた
プロセッサのみが、排他的に使用可能なデータを参照す
る。
【０００４】プロセッサがロックワードを参照した時、
ロック状態にある時、ロックワードがアンロックされる
まで、排他的に使用すべきデータへのアクセスは禁止さ
れる。また逆に、並行して実行する場合、同じデータを
参照してもよい場合もある。これらのデータは一般に主
記憶に置かれている。
ロック状態にある時、ロックワードがアンロックされる
まで、排他的に使用すべきデータへのアクセスは禁止さ
れる。また逆に、並行して実行する場合、同じデータを
参照してもよい場合もある。これらのデータは一般に主
記憶に置かれている。
【０００５】しかしながら、上述した従来の情報処理シ
ステムはプロセッサ間で情報を伝達するのに主記憶装置
を使用して情報の伝達、通信を行っているので情報の伝
達及び通信の速度が遅いという欠点がある。
ステムはプロセッサ間で情報を伝達するのに主記憶装置
を使用して情報の伝達、通信を行っているので情報の伝
達及び通信の速度が遅いという欠点がある。
【０００６】
【発明の目的】本発明の目的は、上記欠点に鑑み、プロ
セッサ間の情報の伝達及び通信の速度を高速化する情報
処理システムを提供することである。
セッサ間の情報の伝達及び通信の速度を高速化する情報
処理システムを提供することである。
【０００７】
【発明の構成】本発明による情報処理システムは、互い
に異なる識別情報を有するＮ個（Ｎは２以上の整数）の
プロセッサと、これらＮ個のプロセッサからアクセスさ
れるＮ個のエントリ群を有する通信用のレジスタと、前
記Ｎ個のエントリ群に対応して設けられ各ビットが対応
エントリ群について前記Ｎ個のプロセッサの夫々による
使用未使用状態を示すＮ個のディレクトリと、前記レジ
スタを用いたデータ通信の要求を行うリクエストプロセ
ッサから送出され自プロセッサの識別情報及び自プロセ
ッサをスレーブプロセッサとするマスタプロセッサの識
別情報の指示に応答して前記リクエストプロセッサの識
別情報に対応するビットを未使用状態にリセットし、前
記マスタプロセッサの識別情報に対応するビットを使用
状態にセットするディレクトリ制御手段とを有し、前記
レジスタのエントリ群を介して前記リクエストプロセッ
サと前記マスタプロセッサとの間でデータの授受を行う
ようにしたことを特徴とする。
に異なる識別情報を有するＮ個（Ｎは２以上の整数）の
プロセッサと、これらＮ個のプロセッサからアクセスさ
れるＮ個のエントリ群を有する通信用のレジスタと、前
記Ｎ個のエントリ群に対応して設けられ各ビットが対応
エントリ群について前記Ｎ個のプロセッサの夫々による
使用未使用状態を示すＮ個のディレクトリと、前記レジ
スタを用いたデータ通信の要求を行うリクエストプロセ
ッサから送出され自プロセッサの識別情報及び自プロセ
ッサをスレーブプロセッサとするマスタプロセッサの識
別情報の指示に応答して前記リクエストプロセッサの識
別情報に対応するビットを未使用状態にリセットし、前
記マスタプロセッサの識別情報に対応するビットを使用
状態にセットするディレクトリ制御手段とを有し、前記
レジスタのエントリ群を介して前記リクエストプロセッ
サと前記マスタプロセッサとの間でデータの授受を行う
ようにしたことを特徴とする。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明による情報処理システムの一
実施例の構成を示すブロック図である。図において、プ
ロセッサ＃０（１）、プロセッサ＃１（２）、プロセッ
サ＃２（３）、プロセッサ＃３（４）は通常の処理装置
であり、全て同じものである。主記憶７はプロセッサ＃
０〜３（１〜４）の間のデータの授受を行う。通信レジ
スタ６とプロセッサ＃０〜３（１〜４）と間でもデータ
の授受を行う。
実施例の構成を示すブロック図である。図において、プ
ロセッサ＃０（１）、プロセッサ＃１（２）、プロセッ
サ＃２（３）、プロセッサ＃３（４）は通常の処理装置
であり、全て同じものである。主記憶７はプロセッサ＃
０〜３（１〜４）の間のデータの授受を行う。通信レジ
スタ６とプロセッサ＃０〜３（１〜４）と間でもデータ
の授受を行う。
【００１０】通信レジスタ６はプロセッサ＃０〜３（１
〜４）の間で通信する情報の格納場所として使用され
る。
〜４）の間で通信する情報の格納場所として使用され
る。
【００１１】図２は通信レジスタ６の一実施例を示す図
である。通信レジスタ６は256 ワード（６４ビット／ワ
ード）で構成され、エントリ群Ａはワード０〜127 、エ
ントリ群Ｂはワード128 〜159 、エントリ群Ｃはワード
160 〜191 、エントリ群Ｄは192 〜223 、エントリ群Ｅ
はワード224 〜255 に分けられている。通信レジスタの
エントリ群Ｂ〜Ｅの各々に対応して各４ビットの通信レ
ジスタディレクトリ８−１〜８−４があり、その各ビッ
トは各プロセッサに、対応している。
である。通信レジスタ６は256 ワード（６４ビット／ワ
ード）で構成され、エントリ群Ａはワード０〜127 、エ
ントリ群Ｂはワード128 〜159 、エントリ群Ｃはワード
160 〜191 、エントリ群Ｄは192 〜223 、エントリ群Ｅ
はワード224 〜255 に分けられている。通信レジスタの
エントリ群Ｂ〜Ｅの各々に対応して各４ビットの通信レ
ジスタディレクトリ８−１〜８−４があり、その各ビッ
トは各プロセッサに、対応している。
【００１２】例えば同図に示す如く最左端ビットよりプ
ロセッサ０，１，２，３（１〜４）に対応する。あるプ
ロセッサより通信レジスタへのアクセス要求があった場
合、通信レジスタディレクトリ８−１〜８−４を調べ、
そのプロセッサ番号に対応するビットが“１”の通信レ
ジスタ内の指定されたエントリへのアクセスが行われ
る。つまり、ディレクトリのビット“１”はプロセッサ
による使用状態を示し、ビット“０”は未使用状態を示
すことになる。
ロセッサ０，１，２，３（１〜４）に対応する。あるプ
ロセッサより通信レジスタへのアクセス要求があった場
合、通信レジスタディレクトリ８−１〜８−４を調べ、
そのプロセッサ番号に対応するビットが“１”の通信レ
ジスタ内の指定されたエントリへのアクセスが行われ
る。つまり、ディレクトリのビット“１”はプロセッサ
による使用状態を示し、ビット“０”は未使用状態を示
すことになる。
【００１３】図３は通信レジスタ６へのアクセス例を示
したものである。プロセッサからのリクエストを受信し
た時、リクエストしたプロセッサ番号をプロセッサ番号
レジスタ１４に、プロセッサの動作モードをモードレジ
スタ９に、アドレス情報をアドレスレジスタ１０に受信
する。動作モードレジスタ９が“１”ならば特権モード
を示しており、リクエストを送出したプロセッサはシス
テムプログラムを実行している。動作モードレジスタ９
が“０”ならば非特権モードを示しており、リクエスト
送出プロセッサはユーザープログラムを実行している。
したものである。プロセッサからのリクエストを受信し
た時、リクエストしたプロセッサ番号をプロセッサ番号
レジスタ１４に、プロセッサの動作モードをモードレジ
スタ９に、アドレス情報をアドレスレジスタ１０に受信
する。動作モードレジスタ９が“１”ならば特権モード
を示しており、リクエストを送出したプロセッサはシス
テムプログラムを実行している。動作モードレジスタ９
が“０”ならば非特権モードを示しており、リクエスト
送出プロセッサはユーザープログラムを実行している。
【００１４】動作モードレジスタ９が“１”の時、アド
レスレジスタ１０のビット５６〜６３で示すエントリ、
即ち256 ワードの任意のものがアクセスされる。動作モ
ードレジスタ９が“０”の時、プロセッサ番号レジスタ
１４の内容は、デコーダ１１でデコードされ、その出力
結果と通信レジスタのエントリ群Ｂ〜Ｅに対応する通信
レジスタディレクトリ８−１〜８−４の各ビットとが比
較器１２−１〜１２−４で比較される。各比較器の出力
はエンコーダ１３で２ビットに変換される。この２ビッ
トの左にモードレジスタ９が非特権モードであることに
より“１”を、前記エンコードされた２ビットの右側に
アドレスレジスタ１０のビット５９〜６３を結合するこ
とにより目的とする通信レジスタのエントリがアクセス
される。
レスレジスタ１０のビット５６〜６３で示すエントリ、
即ち256 ワードの任意のものがアクセスされる。動作モ
ードレジスタ９が“０”の時、プロセッサ番号レジスタ
１４の内容は、デコーダ１１でデコードされ、その出力
結果と通信レジスタのエントリ群Ｂ〜Ｅに対応する通信
レジスタディレクトリ８−１〜８−４の各ビットとが比
較器１２−１〜１２−４で比較される。各比較器の出力
はエンコーダ１３で２ビットに変換される。この２ビッ
トの左にモードレジスタ９が非特権モードであることに
より“１”を、前記エンコードされた２ビットの右側に
アドレスレジスタ１０のビット５９〜６３を結合するこ
とにより目的とする通信レジスタのエントリがアクセス
される。
【００１５】図４は256 ワードの容量をもつ通信レジス
タの各ワードの使い方を示したものである。同図（ａ）
は情報を格納するデータレジスタとして使う形式であ
る。同図（ｂ）は排他制御を行うためのロックワードと
して使う形式である。通信レジスタのどのワードをデー
タレジスタとして使うか、ロックワードとして使うか
は、ソフトウェアまかせである。
タの各ワードの使い方を示したものである。同図（ａ）
は情報を格納するデータレジスタとして使う形式であ
る。同図（ｂ）は排他制御を行うためのロックワードと
して使う形式である。通信レジスタのどのワードをデー
タレジスタとして使うか、ロックワードとして使うか
は、ソフトウェアまかせである。
【００１６】ロックワードとして使う場合、ビット０は
ロック表示部であり、“１”はロック状態を“０”はア
ンロック状態を示す。ビット８〜３１はカウント部であ
る。ビット３２〜６３は、ロックされた時、プロセッサ
から送られて来ているデータのビット３２〜６３を格納
している。
ロック表示部であり、“１”はロック状態を“０”はア
ンロック状態を示す。ビット８〜３１はカウント部であ
る。ビット３２〜６３は、ロックされた時、プロセッサ
から送られて来ているデータのビット３２〜６３を格納
している。
【００１７】プロセッサから通信レジスタをアクセスす
る３種の命令が準備されている。通信レジスタの内容を
リードする通信レジスタセーブ命令、通信レジスタにプ
ロセッサから送られて来たデータを格納する通信レジス
タロード命令、それと通信レジスタテスト＆セット命令
である。
る３種の命令が準備されている。通信レジスタの内容を
リードする通信レジスタセーブ命令、通信レジスタにプ
ロセッサから送られて来たデータを格納する通信レジス
タロード命令、それと通信レジスタテスト＆セット命令
である。
【００１８】図５は通信レジスタに関する命令動作を示
したブロック図である。命令レジスタ２０は命令コード
を、データレジスタ１５はデータを夫々プロセッサより
受信する。命令レジスタ２０の内容をデコーダ１９でデ
コードする。
したブロック図である。命令レジスタ２０は命令コード
を、データレジスタ１５はデータを夫々プロセッサより
受信する。命令レジスタ２０の内容をデコーダ１９でデ
コードする。
【００１９】デコード結果が通信レジスタへのロード命
令（ＣＲ Load ）である場合、指定された通信レジスタ
にデータレジスタ１５の内容を書込む。
令（ＣＲ Load ）である場合、指定された通信レジスタ
にデータレジスタ１５の内容を書込む。
【００２０】命令レジスタ２０のデコードの結果、通信
レジスタのセーブ命令（ＣＲ Save）である場合、指定
された通信レジスタの内容は、通信レジスタリードレジ
スタ１６に読出され、リクエストしたプロセッサに送ら
れる。
レジスタのセーブ命令（ＣＲ Save）である場合、指定
された通信レジスタの内容は、通信レジスタリードレジ
スタ１６に読出され、リクエストしたプロセッサに送ら
れる。
【００２１】命令レジスタ２０のデコードの結果、通信
レジスタのテスト＆セット命令（ＣＲ Ｔ＆Ｓ）である
場合、指定された通信レジスタの内容は、通信リードレ
ジスタ１６に読出されリクエストしたプロセッサに送ら
れる。
レジスタのテスト＆セット命令（ＣＲ Ｔ＆Ｓ）である
場合、指定された通信レジスタの内容は、通信リードレ
ジスタ１６に読出されリクエストしたプロセッサに送ら
れる。
【００２２】通信リードレジスタ１６のビット０の内容
が調べられ、ビット０が“０”だとアンロック状態であ
るため、ビット０を“１”、ビット８〜３１にオール
“１”、ビット３２〜６３にデータレジスタ１５のビッ
ト３２〜６３を指定された通信レジスタに格納する。す
なわち、ロックが成功したことを示し、図４（ｂ）に示
すカウンタ部は最大値にセットされている。プロセッサ
はロックワードを受信し、そのビット０をテスト＆セッ
ト命令の後続命令でテストすることでロックが成功した
ことを知ることができる。
が調べられ、ビット０が“０”だとアンロック状態であ
るため、ビット０を“１”、ビット８〜３１にオール
“１”、ビット３２〜６３にデータレジスタ１５のビッ
ト３２〜６３を指定された通信レジスタに格納する。す
なわち、ロックが成功したことを示し、図４（ｂ）に示
すカウンタ部は最大値にセットされている。プロセッサ
はロックワードを受信し、そのビット０をテスト＆セッ
ト命令の後続命令でテストすることでロックが成功した
ことを知ることができる。
【００２３】通信レジスタのテスト＆セット命令で通信
レジスタリードレジスタ１６に読出されたデータのビッ
ト０が“１”の場合もデータはリクエストしたプロセッ
サに送られる。通信レジスタリードレジスタ１６のビッ
ト０が“１”であるとビット８〜３１のカウント部の内
容はデクリメント回路１７で１減じられその結果は元の
通信レジスタに戻される。
レジスタリードレジスタ１６に読出されたデータのビッ
ト０が“１”の場合もデータはリクエストしたプロセッ
サに送られる。通信レジスタリードレジスタ１６のビッ
ト０が“１”であるとビット８〜３１のカウント部の内
容はデクリメント回路１７で１減じられその結果は元の
通信レジスタに戻される。
【００２４】ビット８〜３１のカウント部の内容よりデ
クリメント回路１７で１減じた結果が、“０”であるこ
とをデッドロック検出回路１８が検出すると、デッドロ
ック検出信号をプロセッサに通知する。プロセッサはこ
の信号を受信するとデッドロック例外処理に入る。すな
わち、ロックワードに対して２24回アクセスされる間ロ
ックが解除されないこととなり、異常状態であるため、
その処理ルーチンに分岐する。
クリメント回路１７で１減じた結果が、“０”であるこ
とをデッドロック検出回路１８が検出すると、デッドロ
ック検出信号をプロセッサに通知する。プロセッサはこ
の信号を受信するとデッドロック例外処理に入る。すな
わち、ロックワードに対して２24回アクセスされる間ロ
ックが解除されないこととなり、異常状態であるため、
その処理ルーチンに分岐する。
【００２５】プロセッサがテスト＆セット命令の実行の
結果のデータを受取り、後続命令でそのビット０を調べ
“１”であったことよりロック不成功を知る。この時は
再びテスト＆セット命令を送出しロックが解除されるま
でこの動作を繰返す。
結果のデータを受取り、後続命令でそのビット０を調べ
“１”であったことよりロック不成功を知る。この時は
再びテスト＆セット命令を送出しロックが解除されるま
でこの動作を繰返す。
【００２６】ここで、図２及び図３に示した通信レジス
タディレクトリ８−１〜８−４の各ビットをセットした
りリセットしたりするディレクトリ制御命令がある。図
６はそのデータ形式を示している。図中のビット６２〜
６３は通信レジスタを用いてデータの通信の要求を行う
リクエストプロセッサをスレーブプロセッサとするマス
タプロセッサの番号をエンコードした形式で示してい
る。この２ビットが“００”であればマスタプロセッサ
はプロセッサ＃０（１）である。同様に、“０１”であ
ればプロセッサ＃１（２）、“１０”であればプロセッ
サ＃２（３）、“１１”であればプロセッサ＃３（４）
であることを示している。
タディレクトリ８−１〜８−４の各ビットをセットした
りリセットしたりするディレクトリ制御命令がある。図
６はそのデータ形式を示している。図中のビット６２〜
６３は通信レジスタを用いてデータの通信の要求を行う
リクエストプロセッサをスレーブプロセッサとするマス
タプロセッサの番号をエンコードした形式で示してい
る。この２ビットが“００”であればマスタプロセッサ
はプロセッサ＃０（１）である。同様に、“０１”であ
ればプロセッサ＃１（２）、“１０”であればプロセッ
サ＃２（３）、“１１”であればプロセッサ＃３（４）
であることを示している。
【００２７】ディレクトリ制御命令はまずリクエストし
た自プロセッサ番号で通信レジスタディレクトリ（８−
１〜８−４）を調べ、一致する（“１”がセットされて
いる）ディレクトリから自プロセッサのビットをリセッ
トする。続いて、マスタプロセッサ番号で指定された通
信レジスタディレクトリに自プロセッサのビットをセッ
トする。すなわち、マスタプロセッサが＃０であれば、
通信レジスタディレクトリ８−１を、マスタプロセッサ
が＃１なら通信レジスタディレクトリ８−２を、マスタ
プロセッサ＃２なら通信レジスタディレクトリ８−３
を、マスタプロセッサが＃３なら通信レジスタディレク
トリ８−４をアクセスしそのディレクトリ中の自プロセ
ッサ番号に対応するビットを“１”にセットする。
た自プロセッサ番号で通信レジスタディレクトリ（８−
１〜８−４）を調べ、一致する（“１”がセットされて
いる）ディレクトリから自プロセッサのビットをリセッ
トする。続いて、マスタプロセッサ番号で指定された通
信レジスタディレクトリに自プロセッサのビットをセッ
トする。すなわち、マスタプロセッサが＃０であれば、
通信レジスタディレクトリ８−１を、マスタプロセッサ
が＃１なら通信レジスタディレクトリ８−２を、マスタ
プロセッサ＃２なら通信レジスタディレクトリ８−３
を、マスタプロセッサが＃３なら通信レジスタディレク
トリ８−４をアクセスしそのディレクトリ中の自プロセ
ッサ番号に対応するビットを“１”にセットする。
【００２８】図２に戻り、通信レジスタを利用してマル
チ（マイクロ）タスキングを実行する手順の例を以下に
示す。各プロセッサは別個の仕事をしているものとし、
通信レジスタのエントリ群Ｂはプロセッサ＃０にエント
リ群Ｃはプロセッサ＃１（２）、エントリ群Ｄはプロセ
ッサ＃２（３）、エントリ群Ｅはプロセッサ＃３（４）
に割当てられているものとする。
チ（マイクロ）タスキングを実行する手順の例を以下に
示す。各プロセッサは別個の仕事をしているものとし、
通信レジスタのエントリ群Ｂはプロセッサ＃０にエント
リ群Ｃはプロセッサ＃１（２）、エントリ群Ｄはプロセ
ッサ＃２（３）、エントリ群Ｅはプロセッサ＃３（４）
に割当てられているものとする。
【００２９】プロセッサ＃１（２）で実行しているプロ
グラムがマルチタスクを実行することを示しているとシ
ステムプログラムは現在アイドル中のプロセッサあるい
は現在動作しているがレベル（プライオリティ）の低い
ジョブを実行しているプロセッサを確保する。ここで
は、プロセッサ＃２（３）がアイドル中であったため、
マルチタスクを実行するためにそれを確保したとする。
グラムがマルチタスクを実行することを示しているとシ
ステムプログラムは現在アイドル中のプロセッサあるい
は現在動作しているがレベル（プライオリティ）の低い
ジョブを実行しているプロセッサを確保する。ここで
は、プロセッサ＃２（３）がアイドル中であったため、
マルチタスクを実行するためにそれを確保したとする。
【００３０】確保されたプロセッサ＃２（３）は図７に
示されているようにディレクトリ制御命令を実行する。
この時のマスタプロセッサはプロセッサ＃１（２）であ
る。
示されているようにディレクトリ制御命令を実行する。
この時のマスタプロセッサはプロセッサ＃１（２）であ
る。
【００３１】図７（ａ）において、ディレクトリ制御命
令の実行前はディレクトリ８−１の０ビットに“１”、
ディレクトリ８−２の１ビットに“１”、ディレクトリ
８−３の２ビットに“１”、ディレクトリ８−４の３ビ
ットに“１”がセットされている。
令の実行前はディレクトリ８−１の０ビットに“１”、
ディレクトリ８−２の１ビットに“１”、ディレクトリ
８−３の２ビットに“１”、ディレクトリ８−４の３ビ
ットに“１”がセットされている。
【００３２】この（ａ）の状態において、リクエストプ
ロセッサを＃２、マスタプロセッサを＃１としてディレ
クトリ制御命令を実行すると、同図（ｂ）の状態とな
る。つまり、ディレクトリ８−３の２ビットの“１”が
“０”にリセットされ、ディレクトリ８−２の２ビット
の“０”が“１”にセットされる。
ロセッサを＃２、マスタプロセッサを＃１としてディレ
クトリ制御命令を実行すると、同図（ｂ）の状態とな
る。つまり、ディレクトリ８−３の２ビットの“１”が
“０”にリセットされ、ディレクトリ８−２の２ビット
の“０”が“１”にセットされる。
【００３３】したがって、ディレクトリ制御命令の実行
の結果、エントリ群Ｄのディレクトリは空となりエント
リ群Ｃのディレクトリにはプロセッサ＃１（２）とプロ
セッサ＃２（３）とのビットがセットされる。よって、
プロセッサ＃１（２）とプロセッサ＃２（３）とは通信
レジスタのエントリ群Ｃをアクセスできることになる。
すなわち、エントリ群Ｃの通信レジスタに格納される情
報を参照しながらプロセッサ＃１（２）とプロセッサ＃
２（３）とは並行してタスクを実行する。
の結果、エントリ群Ｄのディレクトリは空となりエント
リ群Ｃのディレクトリにはプロセッサ＃１（２）とプロ
セッサ＃２（３）とのビットがセットされる。よって、
プロセッサ＃１（２）とプロセッサ＃２（３）とは通信
レジスタのエントリ群Ｃをアクセスできることになる。
すなわち、エントリ群Ｃの通信レジスタに格納される情
報を参照しながらプロセッサ＃１（２）とプロセッサ＃
２（３）とは並行してタスクを実行する。
【００３４】マルチタスクの必要性がなくなるとプロセ
ッサ＃２（３）はマスタプロセッサが“２”であるディ
レクトリ制御命令を実行する。
ッサ＃２（３）はマスタプロセッサが“２”であるディ
レクトリ制御命令を実行する。
【００３５】すなわち、図７（ｂ）の状態において、リ
クエストプロセッサを＃２、マスタプロセッサを＃２と
してディレクトリ制御命令を実行すると、同図（ｃ）の
状態となる。つまり、ディレクトリ８−２の２ビットの
“１”が“０”にリセットされ、ディレクトリ８−３の
２ビットの“０”が“１”にセットされる。
クエストプロセッサを＃２、マスタプロセッサを＃２と
してディレクトリ制御命令を実行すると、同図（ｃ）の
状態となる。つまり、ディレクトリ８−２の２ビットの
“１”が“０”にリセットされ、ディレクトリ８−３の
２ビットの“０”が“１”にセットされる。
【００３６】その結果、エントリ群Ｃのディレクトリの
プロセッサ＃２（３）のビットはリセットされ空であっ
たエントリ群Ｄのディレクトリのプロセッサ＃２（３）
に相当するビットはセットされる。
プロセッサ＃２（３）のビットはリセットされ空であっ
たエントリ群Ｄのディレクトリのプロセッサ＃２（３）
に相当するビットはセットされる。
【００３７】なお、本実施例においては、プロセッサ＃
２（３）について、エントリ群Ｃ及びＤのビットをセッ
トしたり、リセットしたりする場合について説明した
が、他のプロセッサについても同様にセット及びリセッ
トが行われる。また、より多くのプロセッサを含むシス
テムにおいても同様に適用できる。
２（３）について、エントリ群Ｃ及びＤのビットをセッ
トしたり、リセットしたりする場合について説明した
が、他のプロセッサについても同様にセット及びリセッ
トが行われる。また、より多くのプロセッサを含むシス
テムにおいても同様に適用できる。
【００３８】
【発明の効果】以上説明したように本発明は、複数のプ
ロセッサよりアクセス可能な通信レジスタを設け、この
通信レジスタへのアクセス機構を有することにより、プ
ロセッサ間で通信レジスタの共有、非共有を制御するこ
とにより、情報の伝達、通信を高速に実行できるという
効果がある。
ロセッサよりアクセス可能な通信レジスタを設け、この
通信レジスタへのアクセス機構を有することにより、プ
ロセッサ間で通信レジスタの共有、非共有を制御するこ
とにより、情報の伝達、通信を高速に実行できるという
効果がある。
【図１】本発明の実施例による情報処理システムの概略
構成図である。
構成図である。
【図２】図１における通信レジスタの構成例である。
【図３】通信レジスタへのアクセス手順例を示す概念図
である。
である。
【図４】通信レジスタのワードの使い方の形式を示す概
略図である。
略図である。
【図５】通信レジスタに関する命令動作を示す概略図で
ある。
ある。
【図６】通信レジスタディレクトリ制御命令の制御デー
タ形式を示す概念図である。
タ形式を示す概念図である。
【図７】ディレクトリ制御命令の実行による通信レジス
タディレクトリ内の状態遷移を示す概念図である。
タディレクトリ内の状態遷移を示す概念図である。
１〜４ プロセッサ ５ 記憶制御装置 ６ 通信レジスタ ７ 主記憶 ８−１〜８−４ 通信レジスタディレクトリ ９ モードレジスタ １０ アドレスレジスタ １１ デコーダ １２−１〜１２−４ 比較器 １３ エンコーダ １４ プロセッサ番号レジスタ １５ データレジスタ １６ 通信レジスタリードレジスタ １７ デクリメント回路 １８ デッドロック検出回路 １９ デコーダ ２０ 命令レジスタ
Claims (1)
- 【請求項１】 互いに異なる識別情報を有するＮ個（Ｎ
は２以上の整数）のプロセッサと、これらＮ個のプロセ
ッサからアクセスされるＮ個のエントリ群を有する通信
用のレジスタと、前記Ｎ個のエントリ群に対応して設け
られ各ビットが対応エントリ群について前記Ｎ個のプロ
セッサの夫々による使用未使用状態を示すＮ個のディレ
クトリと、前記レジスタを用いたデータ通信の要求を行
うリクエストプロセッサから送出され自プロセッサの識
別情報及び自プロセッサをスレーブプロセッサとするマ
スタプロセッサの識別情報の指示に応答して前記リクエ
ストプロセッサの識別情報に対応するビットを未使用状
態にリセットし、前記マスタプロセッサの識別情報に対
応するビットを使用状態にセットするディレクトリ制御
手段とを有し、前記レジスタのエントリ群を介して前記
リクエストプロセッサと前記マスタプロセッサとの間で
データの授受を行うようにしたことを特徴とする情報処
理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34811691A JPH05158889A (ja) | 1991-12-04 | 1991-12-04 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34811691A JPH05158889A (ja) | 1991-12-04 | 1991-12-04 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158889A true JPH05158889A (ja) | 1993-06-25 |
Family
ID=18394855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34811691A Pending JPH05158889A (ja) | 1991-12-04 | 1991-12-04 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8063907B2 (en) | 2003-06-23 | 2011-11-22 | Intel Corporation | Apparatus and method for selectable hardware accelerators in a data driven architecture |
-
1991
- 1991-12-04 JP JP34811691A patent/JPH05158889A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8063907B2 (en) | 2003-06-23 | 2011-11-22 | Intel Corporation | Apparatus and method for selectable hardware accelerators in a data driven architecture |
| US8754893B2 (en) | 2003-06-23 | 2014-06-17 | Intel Corporation | Apparatus and method for selectable hardware accelerators |
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