JPH08297647A - 並列計算機 - Google Patents
並列計算機Info
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- JPH08297647A JPH08297647A JP10254195A JP10254195A JPH08297647A JP H08297647 A JPH08297647 A JP H08297647A JP 10254195 A JP10254195 A JP 10254195A JP 10254195 A JP10254195 A JP 10254195A JP H08297647 A JPH08297647 A JP H08297647A
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Abstract
(57)【要約】
【目的】 論理通信レジスタワード数を物理通信レジス
タワード数よりも多く見せることを可能とし、また、オ
ペレーティングシステム、ユーザプログラム等での通信
レジスタ使用方法のフレキシビリティを高めることを可
能とする。 【構成】 各演算プロセッサに、演算プロセッサで実行
するプログラムでの通信レジスタワードが指定する論理
通信レジスタアドレスから、通信レジスタ装置内の通信
レジスタワードを指定する物理通信レジスタアドレスへ
変換する通信レジスタアドレス変換テーブル３０１を設
け、また前記各演算プロセッサは、通信レジスタが枯渇
した場合、殆んど使用されていない通信レジスタセット
を主記憶に一時的にスワップアウトする機能を有するこ
とを特徴とする並列計算機。
タワード数よりも多く見せることを可能とし、また、オ
ペレーティングシステム、ユーザプログラム等での通信
レジスタ使用方法のフレキシビリティを高めることを可
能とする。 【構成】 各演算プロセッサに、演算プロセッサで実行
するプログラムでの通信レジスタワードが指定する論理
通信レジスタアドレスから、通信レジスタ装置内の通信
レジスタワードを指定する物理通信レジスタアドレスへ
変換する通信レジスタアドレス変換テーブル３０１を設
け、また前記各演算プロセッサは、通信レジスタが枯渇
した場合、殆んど使用されていない通信レジスタセット
を主記憶に一時的にスワップアウトする機能を有するこ
とを特徴とする並列計算機。
Description
【０００１】
【産業上の利用分野】本発明は、複数個の演算プロセッ
サからなる演算処理装置、主記憶装置、通信レジスタ装
置及びこれら各装置を結合する相互結合網より構成され
るマルチプロセッサ構成の並列計算機に関する。
サからなる演算処理装置、主記憶装置、通信レジスタ装
置及びこれら各装置を結合する相互結合網より構成され
るマルチプロセッサ構成の並列計算機に関する。
【０００２】
【従来の技術】複数個の演算プロセッサより構成される
並列計算機においては、主記憶装置と比較してアクセス
タイムが高速である記憶装置、または主記憶装置と比較
してアクセススループットが大きい記憶装置、または双
方の利点を兼ねそろえた記憶装置を持たせることによ
り、各プロセッサ間の同期制御、排他制御、及び通信制
御の為の共有変数を、この記憶装置に割り当て、各演算
プロセッサはこの記憶装置にアクセスすることにより、
上記制御の処理時間を低減させることができる。例え
ば、２個の演算プロセッサ間で、共有変数へのリード／
ライト処理を介して通信を行う場合、アクセスタイムの
速い記憶装置を介するほうが、主記憶装置を介するよ
り、通信処理は高速に実行できる。この記憶装置を以
下、通信レジスタと呼ぶことにする。
並列計算機においては、主記憶装置と比較してアクセス
タイムが高速である記憶装置、または主記憶装置と比較
してアクセススループットが大きい記憶装置、または双
方の利点を兼ねそろえた記憶装置を持たせることによ
り、各プロセッサ間の同期制御、排他制御、及び通信制
御の為の共有変数を、この記憶装置に割り当て、各演算
プロセッサはこの記憶装置にアクセスすることにより、
上記制御の処理時間を低減させることができる。例え
ば、２個の演算プロセッサ間で、共有変数へのリード／
ライト処理を介して通信を行う場合、アクセスタイムの
速い記憶装置を介するほうが、主記憶装置を介するよ
り、通信処理は高速に実行できる。この記憶装置を以
下、通信レジスタと呼ぶことにする。
【０００３】これら同期制御、排他制御、及び通信制御
は、並列計算機で実行する並列処理において、並列実行
が十分になされない制御であり、高並列になるに従い、
これらの制御が全体の性能に及ぼす影響は非常に大きく
なる。従って、このような制御の処理時間を低減するこ
とを目的とする通信レジスタ構成が、並列計算機の性能
向上に及ぼす効果は非常に大きいものである。
は、並列計算機で実行する並列処理において、並列実行
が十分になされない制御であり、高並列になるに従い、
これらの制御が全体の性能に及ぼす影響は非常に大きく
なる。従って、このような制御の処理時間を低減するこ
とを目的とする通信レジスタ構成が、並列計算機の性能
向上に及ぼす効果は非常に大きいものである。
【０００４】通常、通信レジスタの使用方法として、通
信レジスタを複数個のワードから成るセットに分割し、
１つのプロセスに対し１つのセットが割り当てられる。
但し、ここでのプロセスとは複数個に分割され、並列実
行される単位（スレッドと言う）から成る１つの処理単
位である。１つのスレッドは、演算プロセッサのいづれ
かにおいて実行され、複数個のスレッドが同時に複数台
の演算プロセッサで並列に実行処理される。セット内の
複数個のワードの使用方法は、各プログラムにより規定
されており、例えば、あるワードは排他制御のためのロ
ック用フラグとして用いられ、また他のあるワードは同
期制御のためのカウンタに用いられる。さらに、プロセ
スが１つのセットの通信レジスタワード数のみで足りな
い場合には、そのプロセスに複数個のセットを割り当て
るという処理もありうる。
信レジスタを複数個のワードから成るセットに分割し、
１つのプロセスに対し１つのセットが割り当てられる。
但し、ここでのプロセスとは複数個に分割され、並列実
行される単位（スレッドと言う）から成る１つの処理単
位である。１つのスレッドは、演算プロセッサのいづれ
かにおいて実行され、複数個のスレッドが同時に複数台
の演算プロセッサで並列に実行処理される。セット内の
複数個のワードの使用方法は、各プログラムにより規定
されており、例えば、あるワードは排他制御のためのロ
ック用フラグとして用いられ、また他のあるワードは同
期制御のためのカウンタに用いられる。さらに、プロセ
スが１つのセットの通信レジスタワード数のみで足りな
い場合には、そのプロセスに複数個のセットを割り当て
るという処理もありうる。
【０００５】プロセスが実行を開始する場合、オペレー
ティングシステム（ＯＳ）に対し通信レジスタのセット
を要求する。ＯＳはその要求に対し、あるセットをその
プロセスに与える。実際には、そのセット番号をプロセ
スに与えることになる。プロセスはセット使用権を受け
取ったならば、各種設定を行った後、並列実行を開始す
る。並列実行終了後は、その旨をＯＳに通知し、使用し
たセットを開放する。
ティングシステム（ＯＳ）に対し通信レジスタのセット
を要求する。ＯＳはその要求に対し、あるセットをその
プロセスに与える。実際には、そのセット番号をプロセ
スに与えることになる。プロセスはセット使用権を受け
取ったならば、各種設定を行った後、並列実行を開始す
る。並列実行終了後は、その旨をＯＳに通知し、使用し
たセットを開放する。
【０００６】
【発明が解決しようとする課題】上述した従来の通信レ
ジスタ装置付きの並列計算機においては、通信レジスタ
のワード数は、主記憶装置に比較して高速アクセスタイ
ム、高スループット性能を得る為に、論理構成上、回路
実装上の制約より、小容量にせざるを得ない。
ジスタ装置付きの並列計算機においては、通信レジスタ
のワード数は、主記憶装置に比較して高速アクセスタイ
ム、高スループット性能を得る為に、論理構成上、回路
実装上の制約より、小容量にせざるを得ない。
【０００７】しかし、並列計算機の演算プロセッサ数が
多数台数になり、その上で多数個のプロセスが並列実行
される処理環境においては、通信レジスタのセットが数
多く必要になる。従って、並列実行したいプロセス数が
セット数を上回る状況になれば、セット数の枯渇により
プロセスの実行が待たされることになる。また、プロセ
スが複数個のセットを要求するならば、さらに状況が悪
化する。
多数台数になり、その上で多数個のプロセスが並列実行
される処理環境においては、通信レジスタのセットが数
多く必要になる。従って、並列実行したいプロセス数が
セット数を上回る状況になれば、セット数の枯渇により
プロセスの実行が待たされることになる。また、プロセ
スが複数個のセットを要求するならば、さらに状況が悪
化する。
【０００８】高並列状態にて通信レジスタセットが枯渇
する１つの理由として、以下のケースが考えられる。各
演算プロセッサは、タイムシュアリング処理により異る
プロセスを同時並行に実行するが、実際には、ある時間
に実行するプロセスは１つに限られる。この時、他のプ
ロセスは、Ｉ／Ｏ同期待ちや他演算プロセッサとの同期
待ち等により休止している。オペレーティングシステム
のタイムシュアリングプロセス制御部は、あるプロセス
が休止した場合、他の実行可能なプロセスに切替える。
しかし、休止したプロセスの通信レジスタのセット領域
は確保して置く必要がある。もちろん、休止プロセス切
替え時に、これの通信レジスタセット領域をメモリ等に
一時的に退避する処理を行うことも可能であるが、この
ようなプロセス切替え処理では、切替えオーバヘッドが
非常に大きくなる可能性がある。
する１つの理由として、以下のケースが考えられる。各
演算プロセッサは、タイムシュアリング処理により異る
プロセスを同時並行に実行するが、実際には、ある時間
に実行するプロセスは１つに限られる。この時、他のプ
ロセスは、Ｉ／Ｏ同期待ちや他演算プロセッサとの同期
待ち等により休止している。オペレーティングシステム
のタイムシュアリングプロセス制御部は、あるプロセス
が休止した場合、他の実行可能なプロセスに切替える。
しかし、休止したプロセスの通信レジスタのセット領域
は確保して置く必要がある。もちろん、休止プロセス切
替え時に、これの通信レジスタセット領域をメモリ等に
一時的に退避する処理を行うことも可能であるが、この
ようなプロセス切替え処理では、切替えオーバヘッドが
非常に大きくなる可能性がある。
【０００９】
【課題を解決するための手段】本発明の並列計算機は、
複数個の演算プロセッサからなる演算処理装置、主記憶
装置、複数個の演算プロセッサ間の同期制御、排他制
御、通信制御を実行することを目的とし、複数個の記憶
ワードより構成される通信レジスタ装置が相互結合網に
より結合されたマルチプロセッサ構成の並列計算機にお
いて、各演算プロセッサに、演算プロセッサで実行する
プログラムでの通信レジスタワードが指定する論理通信
レジスタアドレスから、通信レジスタ装置内の通信レジ
スタワードを指定する物理通信レジスタアドレスへ変換
する通信レジスタアドレス変換テーブルを設け、また前
記各演算プロセッサは、通信レジスタが枯渇した場合、
殆んど使用されていない通信レジスタセットを主記憶に
一時的にスワップアウトする機能を有することを特徴と
する。
複数個の演算プロセッサからなる演算処理装置、主記憶
装置、複数個の演算プロセッサ間の同期制御、排他制
御、通信制御を実行することを目的とし、複数個の記憶
ワードより構成される通信レジスタ装置が相互結合網に
より結合されたマルチプロセッサ構成の並列計算機にお
いて、各演算プロセッサに、演算プロセッサで実行する
プログラムでの通信レジスタワードが指定する論理通信
レジスタアドレスから、通信レジスタ装置内の通信レジ
スタワードを指定する物理通信レジスタアドレスへ変換
する通信レジスタアドレス変換テーブルを設け、また前
記各演算プロセッサは、通信レジスタが枯渇した場合、
殆んど使用されていない通信レジスタセットを主記憶に
一時的にスワップアウトする機能を有することを特徴と
する。
【００１０】
【実施例】以下、本発明の実施例を図を用いて説明す
る。
る。
【００１１】図２は本発明が適用される通信レジスタ装
置を持つ並列計算機の概略構成を示している。１０、１
１…１ｎは、各演算プロセッサ、２は主記憶装置、３は
通信レジスタ装置を示す。４は、演算プロセッサ１０，
１１…１ｎ、主記憶装置２および通信レジスタ装置３を
接続する相互結合網を示す。各演算プロセッサ１０，１
１…１ｎが主記憶アクセス、もしくは通信レジスタアク
セスを行う場合、リクエストを相互結合網４に対してリ
クエストを送出し、相互結合網４は複数個の演算プロセ
ッサから送られて来る複数個のリクエストを競合調停
し、リクエストが要求する主記憶装置１２、もしくは通
信レジスタ装置３へルーティングする。主記憶装置２、
通信レジスタ装置３に到着したリクエストは、各装置内
でリードアクセス処理、モシクハライトアクセス処理が
実行される。リードアクセスの場合は、再度、相互結合
網４を介して演算プロセッサにリードデータが返却され
る。
置を持つ並列計算機の概略構成を示している。１０、１
１…１ｎは、各演算プロセッサ、２は主記憶装置、３は
通信レジスタ装置を示す。４は、演算プロセッサ１０，
１１…１ｎ、主記憶装置２および通信レジスタ装置３を
接続する相互結合網を示す。各演算プロセッサ１０，１
１…１ｎが主記憶アクセス、もしくは通信レジスタアク
セスを行う場合、リクエストを相互結合網４に対してリ
クエストを送出し、相互結合網４は複数個の演算プロセ
ッサから送られて来る複数個のリクエストを競合調停
し、リクエストが要求する主記憶装置１２、もしくは通
信レジスタ装置３へルーティングする。主記憶装置２、
通信レジスタ装置３に到着したリクエストは、各装置内
でリードアクセス処理、モシクハライトアクセス処理が
実行される。リードアクセスの場合は、再度、相互結合
網４を介して演算プロセッサにリードデータが返却され
る。
【００１２】通信レジスタ装置３は、複数個のワードよ
り構成される通信レジスタと、通信レジスタアクセスを
制御する制御部より構成される。通信レジスタは０番地
から連続的にアドレス番号が振られている。以下この通
信レジスタワードに対し付けられているアドレスのこと
を物理アドレスと呼ぶ。物理アドレスは論理的に２つの
フィールドに分割され、上位フィールドを物理セット番
号、下位フィールドをセット内オフセットと呼ぶ。例え
ば、物理セットフィールドがｎビット、セット内オフセ
ットがｍビットの物理アドレスが合計（ｎ＋ｍ）ビット
より構成されているならば、物理セット数は２のｎ乗
個、セット内ワード数は２のｍ乗個の合計２の（ｎ＋
ｍ）乗個のワードより通信レジスタは構成されているこ
とになる。演算プロセッサ１０〜１ｎからの通信レジス
タアクセスでは、物理アドレスを指定することにより、
アクセスする通信レジスタのワードを決めることが出来
る。
り構成される通信レジスタと、通信レジスタアクセスを
制御する制御部より構成される。通信レジスタは０番地
から連続的にアドレス番号が振られている。以下この通
信レジスタワードに対し付けられているアドレスのこと
を物理アドレスと呼ぶ。物理アドレスは論理的に２つの
フィールドに分割され、上位フィールドを物理セット番
号、下位フィールドをセット内オフセットと呼ぶ。例え
ば、物理セットフィールドがｎビット、セット内オフセ
ットがｍビットの物理アドレスが合計（ｎ＋ｍ）ビット
より構成されているならば、物理セット数は２のｎ乗
個、セット内ワード数は２のｍ乗個の合計２の（ｎ＋
ｍ）乗個のワードより通信レジスタは構成されているこ
とになる。演算プロセッサ１０〜１ｎからの通信レジス
タアクセスでは、物理アドレスを指定することにより、
アクセスする通信レジスタのワードを決めることが出来
る。
【００１３】図３に通信レジスタアクセス命令の命令フ
ォーマットを示す。通信レジスタ命令はオペコードフィ
ールド２０１とオペランドフィールドより構成される。
オペランドフィールドは、さらにスカラレジスタ番号を
指定する第一オペランドフィールド２０２と通信レジス
タアドレスを指定する第二オペランドフィールド２０３
より構成される。ロードアクセスの場合は第二オペラン
ドフィールド２０３で指定された通信レジスタワードに
格納されている値を、第一オペランドフィールド２０２
で指定されたスカラレジスタへ転送する。ストアアクセ
スの場合は、このソースとディストネーションの関係が
逆になる。
ォーマットを示す。通信レジスタ命令はオペコードフィ
ールド２０１とオペランドフィールドより構成される。
オペランドフィールドは、さらにスカラレジスタ番号を
指定する第一オペランドフィールド２０２と通信レジス
タアドレスを指定する第二オペランドフィールド２０３
より構成される。ロードアクセスの場合は第二オペラン
ドフィールド２０３で指定された通信レジスタワードに
格納されている値を、第一オペランドフィールド２０２
で指定されたスカラレジスタへ転送する。ストアアクセ
スの場合は、このソースとディストネーションの関係が
逆になる。
【００１４】この第二オペランドフィールド２０３で指
定するアドレスのことを論理アドレスという。論理アド
レスは論理セット番号とセット内オフセットに分けるこ
とができる。ここで、論理セット番号はｎ’ビット構
成、セット内オフセットはｍビット構成であり、論理ア
ドレスは合計（ｎ’＋ｍ）ビット構成とする。従って、
論理的な通信レジスタ空間は、論理セット数は２のｎ’
乗個、セット内ワード数は２のｍ乗個の合計２の（ｎ’
＋ｍ）乗個のワードより論理空間は構成されていること
になる。
定するアドレスのことを論理アドレスという。論理アド
レスは論理セット番号とセット内オフセットに分けるこ
とができる。ここで、論理セット番号はｎ’ビット構
成、セット内オフセットはｍビット構成であり、論理ア
ドレスは合計（ｎ’＋ｍ）ビット構成とする。従って、
論理的な通信レジスタ空間は、論理セット数は２のｎ’
乗個、セット内ワード数は２のｍ乗個の合計２の（ｎ’
＋ｍ）乗個のワードより論理空間は構成されていること
になる。
【００１５】ここで、論理通信レジスタアドレスと物理
通信レジスタアドレスの関係を述べる。論理通信レジス
タアドレスのセット内オフセットと物理通信レジスタア
ドレスのセット内オフセットは同じｍビットであり、即
ち、セット内のワード数は同じ２のｍ乗ワードである。
セット番号は、ｎ’＞ｍである。即ち、論理通信レジス
タアドレス空間でのセット数は物理通信レジスタアドレ
ス空間でのセット数より多いことになる。
通信レジスタアドレスの関係を述べる。論理通信レジス
タアドレスのセット内オフセットと物理通信レジスタア
ドレスのセット内オフセットは同じｍビットであり、即
ち、セット内のワード数は同じ２のｍ乗ワードである。
セット番号は、ｎ’＞ｍである。即ち、論理通信レジス
タアドレス空間でのセット数は物理通信レジスタアドレ
ス空間でのセット数より多いことになる。
【００１６】相互結合網４を流れるリクエストは、アク
セス先が主記憶装置２なのか通信レジスタ装置３なのか
を示すアクセス種別フィールド、アクセスがロードなの
かストアなのか等を示すコードフィールド、アクセスす
るワードの物理アドレス番地を示すアドレスフィール
ド、および書き込みデータフィールドより構成される。
物理アドレスフィールドはさらに、セット番号とセット
内オフセット分割され、各々にアクセスする通信レジス
タに対するセット番号とセット内オフセットが格納され
る。ロードアクセスの場合は、リプライとして読みだし
データが相互結合網４を逆向きに流れることになる。
セス先が主記憶装置２なのか通信レジスタ装置３なのか
を示すアクセス種別フィールド、アクセスがロードなの
かストアなのか等を示すコードフィールド、アクセスす
るワードの物理アドレス番地を示すアドレスフィール
ド、および書き込みデータフィールドより構成される。
物理アドレスフィールドはさらに、セット番号とセット
内オフセット分割され、各々にアクセスする通信レジス
タに対するセット番号とセット内オフセットが格納され
る。ロードアクセスの場合は、リプライとして読みだし
データが相互結合網４を逆向きに流れることになる。
【００１７】通信レジスタ装置３では、相互結合網４よ
りリクエストを受け取ったならば、アドレスフィールド
で示されたセット番号とセット内オフセットで指定され
る通信レジスタのワードに対し、コードフィールドで示
される内容がストアならば、該ワードにデータフィール
ドの値を書き込み、ロードならば、該ワードの内容を詠
みだし、これをリプライのデータフィールドとして構成
し、相互結合網４に送出する。
りリクエストを受け取ったならば、アドレスフィールド
で示されたセット番号とセット内オフセットで指定され
る通信レジスタのワードに対し、コードフィールドで示
される内容がストアならば、該ワードにデータフィール
ドの値を書き込み、ロードならば、該ワードの内容を詠
みだし、これをリプライのデータフィールドとして構成
し、相互結合網４に送出する。
【００１８】図１は本発明の一実施例であり、演算プロ
セッサ１０〜１ｎのそれぞれに設けられるアドレス変換
部の構成を示している。このアドレス変換部は複数個の
エントリーワードよりなる変換テーブル３０１，論理セ
ットレジスタ３０２，論理オフセットレジスタ３０３，
物理セットレジスタ３０４，物理オフセットレジスタ３
０７，判定器３０８，論理通信レジスタアドレスレジス
タ３０９及び物理通信レジスタアドレスレジスタ３１０
を有する。変換テーブル３０１の各エントリーは物理通
信レジスタセット番号が入る物理アドレスフィールド３
１２、アクセスする論理アドレスが物理アドレス上にマ
ッピングされているか否かを示すＵＡフィールド３１１
から構成される。ＵＡフィールド３１１は１ビット長で
あり、ＡＶＡＩＬＡＢＬＥあらばマッピングされている
ことを意味し、ＵＮＡＶＡＩＬＡＢＬＥならばマッピン
グされていないことを意味する。
セッサ１０〜１ｎのそれぞれに設けられるアドレス変換
部の構成を示している。このアドレス変換部は複数個の
エントリーワードよりなる変換テーブル３０１，論理セ
ットレジスタ３０２，論理オフセットレジスタ３０３，
物理セットレジスタ３０４，物理オフセットレジスタ３
０７，判定器３０８，論理通信レジスタアドレスレジス
タ３０９及び物理通信レジスタアドレスレジスタ３１０
を有する。変換テーブル３０１の各エントリーは物理通
信レジスタセット番号が入る物理アドレスフィールド３
１２、アクセスする論理アドレスが物理アドレス上にマ
ッピングされているか否かを示すＵＡフィールド３１１
から構成される。ＵＡフィールド３１１は１ビット長で
あり、ＡＶＡＩＬＡＢＬＥあらばマッピングされている
ことを意味し、ＵＮＡＶＡＩＬＡＢＬＥならばマッピン
グされていないことを意味する。
【００１９】アドレス変換部は、演算プロセッサ１０〜
１ｎが発行した通信レジスタアクセスを論理セット番号
から物理セット番号に変換する。それには、論理セット
番号が示すアドレスのエントリーを選択し、この内容を
読み出す。読み出されたエントリーは物理セットレジス
タ３０４に格納される。
１ｎが発行した通信レジスタアクセスを論理セット番号
から物理セット番号に変換する。それには、論理セット
番号が示すアドレスのエントリーを選択し、この内容を
読み出す。読み出されたエントリーは物理セットレジス
タ３０４に格納される。
【００２０】この時、ＵＡフィールド３０５がＡＶＡＩ
ＬＡＢＬＥならば、物理セット番号フィールド３０６
が、示す物理セット番号は有効である。従って、この物
理セット番号を上位フィールドとし、セット内オフセッ
トを下位フィールドとしてこれを連結することにより、
通信レジスタの物理アドレスは生成される。物理アドレ
スが生成されたならば、このアクセスは通信レジスタア
クセスリクエストとして構成され相互結合網４に送出さ
れ、通信レジスタ装置３に至る。
ＬＡＢＬＥならば、物理セット番号フィールド３０６
が、示す物理セット番号は有効である。従って、この物
理セット番号を上位フィールドとし、セット内オフセッ
トを下位フィールドとしてこれを連結することにより、
通信レジスタの物理アドレスは生成される。物理アドレ
スが生成されたならば、このアクセスは通信レジスタア
クセスリクエストとして構成され相互結合網４に送出さ
れ、通信レジスタ装置３に至る。
【００２１】一方、ＵＡフィールド３０５がＵＮＡＶＡ
ＩＬＡＢＬＥならば、この論理アドレスが示す通信レジ
スタは物理通信レジスタ上にマッピングされていないこ
とを意味するので、判定器３０８はこのことを演算プロ
セッサ制御部に割り込みとして通知する。演算プロセッ
サ制御部はこの割り込みを受け付けたならば、現在実行
中の処理を一時的にサスペンドし、これに対する割り込
み処理を実行開始する。
ＩＬＡＢＬＥならば、この論理アドレスが示す通信レジ
スタは物理通信レジスタ上にマッピングされていないこ
とを意味するので、判定器３０８はこのことを演算プロ
セッサ制御部に割り込みとして通知する。演算プロセッ
サ制御部はこの割り込みを受け付けたならば、現在実行
中の処理を一時的にサスペンドし、これに対する割り込
み処理を実行開始する。
【００２２】割り込み処理は、アローケートされずに主
記憶内にスワップアウトされている内容を、通信レジス
タのいずれかのワードにスワップインする処理となる。
このとき、スワップインするワードを選択する方法はい
くつか考えられるが、例えば、最も使用していないワー
ドを選択する方法がある。さらに、スワップアウト先に
拡張記憶装置を選んでもよい。このスワップアウト／ス
ワップイン処理は、オペレーティングシステムがソフト
的に処理する方法が一番簡単であるが、ハードウェア的
にこれら機能をサポートする構成も考えられる。
記憶内にスワップアウトされている内容を、通信レジス
タのいずれかのワードにスワップインする処理となる。
このとき、スワップインするワードを選択する方法はい
くつか考えられるが、例えば、最も使用していないワー
ドを選択する方法がある。さらに、スワップアウト先に
拡張記憶装置を選んでもよい。このスワップアウト／ス
ワップイン処理は、オペレーティングシステムがソフト
的に処理する方法が一番簡単であるが、ハードウェア的
にこれら機能をサポートする構成も考えられる。
【００２３】スワップインが完了したならば、スワップ
インした通信レジスタの物理アドレう値を、変換テーブ
ル３０１の論理アドレスが示すエントリーの物理アドレ
スフィールド３１２に更新する。この後、割り込み処理
は終了し、割り込み前の地点よりプログラムを再実行す
る。割り込みを起こした通信レジスタアクセスは再度ア
ドレス変換部において変換処理することになり、今後は
ＡＶＡＩＬＡＢＬＥで物理アドレスが引けるため通信レ
ジスタアクセスを完了することができる。
インした通信レジスタの物理アドレう値を、変換テーブ
ル３０１の論理アドレスが示すエントリーの物理アドレ
スフィールド３１２に更新する。この後、割り込み処理
は終了し、割り込み前の地点よりプログラムを再実行す
る。割り込みを起こした通信レジスタアクセスは再度ア
ドレス変換部において変換処理することになり、今後は
ＡＶＡＩＬＡＢＬＥで物理アドレスが引けるため通信レ
ジスタアクセスを完了することができる。
【００２４】
【発明の効果】本発明は、以上の構成を採用することに
より、物理的に用意された通信レジスタ容量より、シス
テムとして使用可能な通信レジスタ容量多く見せること
が可能となる。従って、通信レジスタの枯渇によるプロ
セス投入のホールド状態を低減することが可能となり、
並列計算機上でのシステムループット向上に寄与するこ
とになる。
より、物理的に用意された通信レジスタ容量より、シス
テムとして使用可能な通信レジスタ容量多く見せること
が可能となる。従って、通信レジスタの枯渇によるプロ
セス投入のホールド状態を低減することが可能となり、
並列計算機上でのシステムループット向上に寄与するこ
とになる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の適用される並列計算機の概略構成図で
ある。
ある。
【図３】本発明の使用される通信レジスタアクセス命令
のフォーマットを示す図である。
のフォーマットを示す図である。
１０〜１ｎ 演算プロセッサ ２ 主記憶装置 ３ 通信レジスタ装置 ４ 相互結合網 ２０１ オペコードフィールド ２０２ 第一オペランドフィールド ２０３ 第二オペランドフィールド ３０１ 変換レジスタ ３０２ 論理セットレジスタ ３０３ 論理オフセットレジスタ ３０４ 物理セットレジスタ ３０５，３１１ ＵＡフィールド ３０６ 物理セット番号フィールド ３０７ 物理オフセットレジスタ ３０８ 判定器 ３０９ 論理通信レジスタアドレスレジスタ ３１０ 物理通信レジスタアドレスレジスタ ３１２ 物理アドレスフィールド。
Claims (3)
- 【請求項１】 複数個の演算プロセッサからなる演算処
理装置、主記憶装置、複数個の演算プロセッサ間の同期
制御、排他制御、通信制御を実行することを目的とし、
複数個の記憶ワードより構成される通信レジスタ装置が
相互結合網により結合されたマルチプロセッサ構成の並
列計算機において、 各演算プロセッサに、演算プロセッサで実行するプログ
ラムでの通信レジスタワードが指定する論理通信レジス
タアドレスから、通信レジスタ装置内の通信レジスタワ
ードを指定する物理通信レジスタアドレスへ変換する通
信レジスタアドレス変換テーブルを設け、また前記各演
算プロセッサは、通信レジスタが枯渇した場合、殆んど
使用されていない通信レジスタセットを主記憶に一時的
にスワップアウトする機能を有することを特徴とする並
列計算機。 - 【請求項２】 前記スワップアウトする対象を個々の通
信レジスタワードとしたことを特徴とする請求項１記載
の並列計算機。 - 【請求項３】 前記通信レジスタのスワップアウト先を
拡張記憶装置としたことを特徴とする請求項２記載の並
列計算機。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102541A JP2742245B2 (ja) | 1995-04-26 | 1995-04-26 | 並列計算機 |
| EP96102910A EP0730237A1 (en) | 1995-02-28 | 1996-02-27 | Multi-processor system with virtually addressable communication registers and controlling method thereof |
| CA 2170468 CA2170468A1 (en) | 1995-02-28 | 1996-02-27 | Multi-processor system with virtually addressable communication registers and controlling method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102541A JP2742245B2 (ja) | 1995-04-26 | 1995-04-26 | 並列計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08297647A true JPH08297647A (ja) | 1996-11-12 |
| JP2742245B2 JP2742245B2 (ja) | 1998-04-22 |
Family
ID=14330127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7102541A Expired - Fee Related JP2742245B2 (ja) | 1995-02-28 | 1995-04-26 | 並列計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742245B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116949A (ja) * | 1988-10-27 | 1990-05-01 | Nec Corp | 情報処理システム |
| JPH04111153A (ja) * | 1990-08-31 | 1992-04-13 | Toshiba Corp | 情報処理装置 |
| JPH06131258A (ja) * | 1992-10-20 | 1994-05-13 | Fujitsu Ltd | 複合情報処理システムにおける拡張記憶装置 |
| JPH06187297A (ja) * | 1992-12-18 | 1994-07-08 | Fujitsu Ltd | データ転送処理方法及びデータ転送処理装置 |
-
1995
- 1995-04-26 JP JP7102541A patent/JP2742245B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116949A (ja) * | 1988-10-27 | 1990-05-01 | Nec Corp | 情報処理システム |
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| JPH06187297A (ja) * | 1992-12-18 | 1994-07-08 | Fujitsu Ltd | データ転送処理方法及びデータ転送処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2742245B2 (ja) | 1998-04-22 |
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