JPH08102673A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH08102673A JPH08102673A JP6261613A JP26161394A JPH08102673A JP H08102673 A JPH08102673 A JP H08102673A JP 6261613 A JP6261613 A JP 6261613A JP 26161394 A JP26161394 A JP 26161394A JP H08102673 A JPH08102673 A JP H08102673A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 高精度のデジタル出力を生成し得るＡ／Ｄ変
換回路を提供することを目的とする。 【構成】 一旦デジタル化した出力からアナログ入力電
圧を減じた出力に対して２段階目のデジタル化を行う。
デジタル化の最小レンジを、最初のデジタル化と同一の
相対精度でデジタル化するので、容易に精度を高めるこ
とができる。
換回路を提供することを目的とする。 【構成】 一旦デジタル化した出力からアナログ入力電
圧を減じた出力に対して２段階目のデジタル化を行う。
デジタル化の最小レンジを、最初のデジタル化と同一の
相対精度でデジタル化するので、容易に精度を高めるこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換回路に係り、
特にアナログ電圧を複数のデジタル出力電圧に変換する
Ａ／Ｄ変換回路に関する。
特にアナログ電圧を複数のデジタル出力電圧に変換する
Ａ／Ｄ変換回路に関する。
【０００２】
【従来の技術】本発明の発明者等は特願平０６−０８７
３８４号において、この種のＡ／Ｄ変換回路を提案して
いる。このＡ／Ｄ変換回路は、図５に示すように、複数
の閾値回路１１〜１３を段階的に設け、ある閾値に対す
る閾値回路（例えば１３）にはより上位の閾値回路１
１、１２の出力およびアナログ電圧Ａを入力し、各閾値
回路の出力がアナログ電圧Ａに応じて段階的に反転、非
反転を繰返すものである。各閾値回路１１〜１３の出力
はデジタルデータの各ビットに対応し、これを容量結合
ＣＰ０によって重付き加算すれば、再びアナログ化した
離散的電圧（量子化電圧）が得られる。
３８４号において、この種のＡ／Ｄ変換回路を提案して
いる。このＡ／Ｄ変換回路は、図５に示すように、複数
の閾値回路１１〜１３を段階的に設け、ある閾値に対す
る閾値回路（例えば１３）にはより上位の閾値回路１
１、１２の出力およびアナログ電圧Ａを入力し、各閾値
回路の出力がアナログ電圧Ａに応じて段階的に反転、非
反転を繰返すものである。各閾値回路１１〜１３の出力
はデジタルデータの各ビットに対応し、これを容量結合
ＣＰ０によって重付き加算すれば、再びアナログ化した
離散的電圧（量子化電圧）が得られる。
【０００３】以上のＡ／Ｄ変換回路の出力精度は各閾値
回路の閾値精度、および入力の統合（加算）のための容
量結合のキャパシタンス精度に依存し、ＬＳＩ内におい
てこれらの精度を保証することは極めて困難である。
回路の閾値精度、および入力の統合（加算）のための容
量結合のキャパシタンス精度に依存し、ＬＳＩ内におい
てこれらの精度を保証することは極めて困難である。
【０００４】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、高精度のデ
ジタル出力を生成し得るＡ／Ｄ変換回路を提供すること
を目的とする。
来の問題点を解消すべく創案されたもので、高精度のデ
ジタル出力を生成し得るＡ／Ｄ変換回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明に係るＡ／Ｄ変換
回路は、一旦デジタル化した出力からアナログ入力電圧
を減じた出力に対して２段階目のデジタル化を行うもの
である。
回路は、一旦デジタル化した出力からアナログ入力電圧
を減じた出力に対して２段階目のデジタル化を行うもの
である。
【０００６】
【作用】本発明によれば、デジタル化の最小レンジを、
最初のデジタル化と同一の相対精度でデジタル化するの
で、容易に精度を高めることができる。
最初のデジタル化と同一の相対精度でデジタル化するの
で、容易に精度を高めることができる。
【０００７】
【実施例】次に本発明に係るＡ／Ｄ変換回路の１実施例
を図面に基づいて説明する。
を図面に基づいて説明する。
【０００８】図１において、Ａ／Ｄ変換回路１は２段階
の反転増幅器ＩＮＶ１、ＩＮＶ２を有し、各反転増幅器
には、その出力を入力に帰還させるフィードバックキャ
パシタンスＣｆ１、Ｃｆ２が接続されている。ＩＮＶ１
の入力端子にはカップリングキャパシタンスＣ０１が接
続され、アナログ電圧ＶｉｎはＣ０１に接続されてい
る。ＩＮＶ２の入力端子にはカップリングキャパシタン
スＣ０２が接続され、ＩＮＶ１の出力はＣ０２を介して
ＩＮＶ２に接続されている。
の反転増幅器ＩＮＶ１、ＩＮＶ２を有し、各反転増幅器
には、その出力を入力に帰還させるフィードバックキャ
パシタンスＣｆ１、Ｃｆ２が接続されている。ＩＮＶ１
の入力端子にはカップリングキャパシタンスＣ０１が接
続され、アナログ電圧ＶｉｎはＣ０１に接続されてい
る。ＩＮＶ２の入力端子にはカップリングキャパシタン
スＣ０２が接続され、ＩＮＶ１の出力はＣ０２を介して
ＩＮＶ２に接続されている。
【０００９】ＩＮＶ１、ＩＮＶ２はそれぞれ３段のイン
バータＩ１〜Ｉ３、Ｉ４〜Ｉ６よりなり、ＩＮＶ１、Ｉ
ＮＶ２は３段インバータのオープンゲインの積によって
与えられる大きなゲインを持つことになる。ＩＮＶ１は
Ｃ０１、Ｃｆ１の比によって決定される出力Ｖ１を出力
する。 Ｖ１＝−（Ｃ０１／Ｃｆ１）Ｖｉｎ （１）
バータＩ１〜Ｉ３、Ｉ４〜Ｉ６よりなり、ＩＮＶ１、Ｉ
ＮＶ２は３段インバータのオープンゲインの積によって
与えられる大きなゲインを持つことになる。ＩＮＶ１は
Ｃ０１、Ｃｆ１の比によって決定される出力Ｖ１を出力
する。 Ｖ１＝−（Ｃ０１／Ｃｆ１）Ｖｉｎ （１）
【００１０】入力電圧ＶｉｎはＣ０１の前段で分岐して
量子化回路Ｑ１１に入力され、Ｑ１１の出力は容量結合
ＣＰ１を介してＩＮＶ２に入力されている。量子化回路
Ｑ１１はＶｉｎを複数ビット（実施例では４ビット）の
２進数に変換し、その出力ｂ１、ｂ２、ｂ３、ｂ４は容
量結合ＣＰ１によって統合されている。
量子化回路Ｑ１１に入力され、Ｑ１１の出力は容量結合
ＣＰ１を介してＩＮＶ２に入力されている。量子化回路
Ｑ１１はＶｉｎを複数ビット（実施例では４ビット）の
２進数に変換し、その出力ｂ１、ｂ２、ｂ３、ｂ４は容
量結合ＣＰ１によって統合されている。
【００１１】容量結合ＣＰ１はキャパシタンスＣｑ１、
Ｃｑ２、Ｃｑ３、Ｃｑ４を有し、ｂ１〜ｂ４はこれらＣ
ｑ１〜Ｃｑ４にそれぞれ入力されている。ＩＮＶ２には
ＣＰ１の出力と、Ｃ０２の出力とが並列に入力され、Ｉ
ＮＶ２の入力電圧をＶ２、出力電圧をＶｏとすると、
Ｃｑ２、Ｃｑ３、Ｃｑ４を有し、ｂ１〜ｂ４はこれらＣ
ｑ１〜Ｃｑ４にそれぞれ入力されている。ＩＮＶ２には
ＣＰ１の出力と、Ｃ０２の出力とが並列に入力され、Ｉ
ＮＶ２の入力電圧をＶ２、出力電圧をＶｏとすると、
【数１】 である。ここで単位キャパシタンス（ＬＳＩ中に実用的
に生成できる最小容量）をＣｕ、Ｃ０１＝Ｃ０２＝Ｃｆ
１＝１６Ｃｕ、Ｃｆ２＝Ｃｕ、Ｃｑ１＝Ｃｕ、Ｃｑ２＝
２Ｃｕ、Ｃｑ３＝４Ｃｕ、Ｃｑ４＝８Ｃｕとすると、
に生成できる最小容量）をＣｕ、Ｃ０１＝Ｃ０２＝Ｃｆ
１＝１６Ｃｕ、Ｃｆ２＝Ｃｕ、Ｃｑ１＝Ｃｕ、Ｃｑ２＝
２Ｃｕ、Ｃｑ３＝４Ｃｕ、Ｃｑ４＝８Ｃｕとすると、
【数２】 となる。これはＶｉｎを４ビット２値化データに変換し
たものをＶｉｎ自体から減算した結果であり、量子化回
路Ｑ１１が上位４ビット、Ｖｏがより下位データに相当
する。
たものをＶｉｎ自体から減算した結果であり、量子化回
路Ｑ１１が上位４ビット、Ｖｏがより下位データに相当
する。
【００１２】Ｖｏは第２の量子化回路Ｑ１２に入力さ
れ、Ｑ１２において２段階目の４ビット２値化が行れ
る。Ｑ１２はａ１、ａ２、ａ３、ａ４の４ビットの２値
化データを出力し、これはＶｉｎの下位４ビットデータ
となる。
れ、Ｑ１２において２段階目の４ビット２値化が行れ
る。Ｑ１２はａ１、ａ２、ａ３、ａ４の４ビットの２値
化データを出力し、これはＶｉｎの下位４ビットデータ
となる。
【００１３】次に量子化回路の構成を説明するが、Ｑ１
１、Ｑ１２は同様に構成されているため、Ｑ１１のみに
ついて図面に基づいて詳述する。
１、Ｑ１２は同様に構成されているため、Ｑ１１のみに
ついて図面に基づいて詳述する。
【００１４】量子化回路Ｑ１１は図２に示す４段階の閾
値回路Ｔｈ１〜Ｔｈ４よりなり、各閾値回路の出力ｂ１
〜ｂ４の反転出力ｂ１’、ｂ２’、ｂ３’、ｂ４’が内
部中間データとして生成されている。
値回路Ｔｈ１〜Ｔｈ４よりなり、各閾値回路の出力ｂ１
〜ｂ４の反転出力ｂ１’、ｂ２’、ｂ３’、ｂ４’が内
部中間データとして生成されている。
【００１５】図２において、最も下位の閾値回路Ｔｈ１
はＶｉｎ、ｂ２’、ｂ３’、ｂ４’が入力される容量結
合ＣＰ２、このＣＰ２の出力に接続された３段のインバ
ータＩ２１１、Ｉ２１２、Ｉ２１３を有し、ｂ１は２段
目インバータＩ２１２の出力として生成され、また反転
出力ｂ１’は最終段インバータＩ２１３の出力として生
成されている。ＣＰ２はキャパシタンスＣ１１ａ、Ｃ１
１ｂ、Ｃ１１ｃ、Ｃ１１ｄ、Ｃ１１ｅ、Ｃ１１ｆよりな
り、ＶｉｎはＣ１１ａに、ｂ４’はＣ１１ｂに、ｂ３’
はＣ１１ｃに、ｂ２’はＣ１１ｄにそれぞれ入力されて
いる。さらにＩＮＶ３１の閾値を調整する基準電圧Ｖｄ
がＣ１１ｅに入力され、Ｃ１１ｆはＣＰ２全体の容量を
調整するために接地されている。
はＶｉｎ、ｂ２’、ｂ３’、ｂ４’が入力される容量結
合ＣＰ２、このＣＰ２の出力に接続された３段のインバ
ータＩ２１１、Ｉ２１２、Ｉ２１３を有し、ｂ１は２段
目インバータＩ２１２の出力として生成され、また反転
出力ｂ１’は最終段インバータＩ２１３の出力として生
成されている。ＣＰ２はキャパシタンスＣ１１ａ、Ｃ１
１ｂ、Ｃ１１ｃ、Ｃ１１ｄ、Ｃ１１ｅ、Ｃ１１ｆよりな
り、ＶｉｎはＣ１１ａに、ｂ４’はＣ１１ｂに、ｂ３’
はＣ１１ｃに、ｂ２’はＣ１１ｄにそれぞれ入力されて
いる。さらにＩＮＶ３１の閾値を調整する基準電圧Ｖｄ
がＣ１１ｅに入力され、Ｃ１１ｆはＣＰ２全体の容量を
調整するために接地されている。
【００１６】最下位から２番目の桁に対応する閾値回路
Ｔｈ２はＶｉｎ、ｂ３’、ｂ４’が入力される容量結合
ＣＰ３、このＣＰ３の出力に接続された３段のインバー
タＩ２２１、Ｉ２２２、Ｉ２２３を有し、ｂ２は２段目
インバータＩ２２２の出力として生成され、また反転出
力ｂ２’は最終段インバータＩ２２３の出力として生成
されている。ＣＰ３はキャパシタンスＣ１２ａ、Ｃ１２
ｂ、Ｃ１２ｃ、Ｃ１２ｄ、Ｃ１２ｅよりなり、Ｖｉｎは
Ｃ１２ａに、ｂ４’はＣ１２ｂに、ｂ３’はＣ１２ｃに
それぞれ入力されている。さらにＩＮＶ４１の閾値を調
整する基準電圧ＶｄがＣ１２ｄに入力され、Ｃ１２ｅは
ＣＰ３全体の容量を調整するために接地されている。
Ｔｈ２はＶｉｎ、ｂ３’、ｂ４’が入力される容量結合
ＣＰ３、このＣＰ３の出力に接続された３段のインバー
タＩ２２１、Ｉ２２２、Ｉ２２３を有し、ｂ２は２段目
インバータＩ２２２の出力として生成され、また反転出
力ｂ２’は最終段インバータＩ２２３の出力として生成
されている。ＣＰ３はキャパシタンスＣ１２ａ、Ｃ１２
ｂ、Ｃ１２ｃ、Ｃ１２ｄ、Ｃ１２ｅよりなり、Ｖｉｎは
Ｃ１２ａに、ｂ４’はＣ１２ｂに、ｂ３’はＣ１２ｃに
それぞれ入力されている。さらにＩＮＶ４１の閾値を調
整する基準電圧ＶｄがＣ１２ｄに入力され、Ｃ１２ｅは
ＣＰ３全体の容量を調整するために接地されている。
【００１７】最下位から３番目の桁に対応する閾値回路
Ｔｈ３はＶｉｎ、ｂ４’が入力される容量結合ＣＰ４、
このＣＰ４の出力に接続された３段のインバータＩ２３
１、Ｉ２３２、Ｉ２３３を有し、ｂ３は２段目インバー
タＩ２３２の出力として生成され、また反転出力ｂ３’
は最終段インバータＩ２３３の出力として生成されてい
る。ＣＰ４はキャパシタンスＣ１３ａ、Ｃ１３ｂ、Ｃ１
３ｃ、Ｃ１３ｄよりなり、ＶｉｎはＣ１３ａに、ｂ４’
はＣ１３ｂにそれぞれ入力されている。さらにＩＮＶ５
１の閾値を調整する基準電圧ＶｄがＣ１３ｃに入力さ
れ、Ｃ１３ｄはＣＰ４全体の容量を調整するために接地
されている。
Ｔｈ３はＶｉｎ、ｂ４’が入力される容量結合ＣＰ４、
このＣＰ４の出力に接続された３段のインバータＩ２３
１、Ｉ２３２、Ｉ２３３を有し、ｂ３は２段目インバー
タＩ２３２の出力として生成され、また反転出力ｂ３’
は最終段インバータＩ２３３の出力として生成されてい
る。ＣＰ４はキャパシタンスＣ１３ａ、Ｃ１３ｂ、Ｃ１
３ｃ、Ｃ１３ｄよりなり、ＶｉｎはＣ１３ａに、ｂ４’
はＣ１３ｂにそれぞれ入力されている。さらにＩＮＶ５
１の閾値を調整する基準電圧ＶｄがＣ１３ｃに入力さ
れ、Ｃ１３ｄはＣＰ４全体の容量を調整するために接地
されている。
【００１８】最上位桁に対応する閾値回路Ｔｈ４はＶｉ
ｎが入力される容量結合ＣＰ５、このＣＰ５の出力に接
続された３段のインバータＩ２４１、Ｉ２４２、Ｉ２４
３を有し、ｂ４は２段目インバータＩ２４２の出力とし
て生成され、また反転出力ｂ４’は最終段インバータＩ
２４３の出力として生成されている。ＣＰ５はキャパシ
タンスＣ１４ａ、Ｃ１４ｂ、Ｃ１４ｃよりなり、Ｖｉｎ
はＣ１４ａに入力されている。さらにＩＮＶ６１の閾値
を調整する基準電圧ＶｄがＣ１４ｂに入力され、Ｃ１４
ｃはＣＰ５全体の容量を調整するために接地されてい
る。
ｎが入力される容量結合ＣＰ５、このＣＰ５の出力に接
続された３段のインバータＩ２４１、Ｉ２４２、Ｉ２４
３を有し、ｂ４は２段目インバータＩ２４２の出力とし
て生成され、また反転出力ｂ４’は最終段インバータＩ
２４３の出力として生成されている。ＣＰ５はキャパシ
タンスＣ１４ａ、Ｃ１４ｂ、Ｃ１４ｃよりなり、Ｖｉｎ
はＣ１４ａに入力されている。さらにＩＮＶ６１の閾値
を調整する基準電圧ＶｄがＣ１４ｂに入力され、Ｃ１４
ｃはＣＰ５全体の容量を調整するために接地されてい
る。
【００１９】ＣＰ２〜ＣＰ５の各キャパシタンスの容量
は表１のとおりであり、入力電圧Ｖｉｎに対する出力ｂ
１、ｂ２、ｂ３、ｂ４および中間出力ｂ１’、ｂ２’、
ｂ３’、ｂ４’は表２のとおりである。なお表１のＣｕ
は必ずしも最小容量である必要はなく、各容量結合に共
通であればより容量値の異なる単位キャパシタンスも使
用し得る。また表２中、電圧（Ｖｄ／１６）をＶａとし
て表示している。
は表１のとおりであり、入力電圧Ｖｉｎに対する出力ｂ
１、ｂ２、ｂ３、ｂ４および中間出力ｂ１’、ｂ２’、
ｂ３’、ｂ４’は表２のとおりである。なお表１のＣｕ
は必ずしも最小容量である必要はなく、各容量結合に共
通であればより容量値の異なる単位キャパシタンスも使
用し得る。また表２中、電圧（Ｖｄ／１６）をＶａとし
て表示している。
【表１】
【表２】
【００２０】以上の量子化回路Ｑ１１により出力ｂ１〜
ｂ４が生成され、同様にＱ１２において出力ａ１〜ａ４
が生成される。これによって前記Ａ／Ｄ変換が実現され
る。そして後段の量子化回路Ｑ１２においては、下位４
ビットの生成が可能であるため、個々のキャパシタンス
精度を高めることなく高精度のデジタル出力を生成し得
る。なお量子化回路をさらに多段階設けることにより高
精度のデジタル出力を生成し得ることはいうまでもな
い。
ｂ４が生成され、同様にＱ１２において出力ａ１〜ａ４
が生成される。これによって前記Ａ／Ｄ変換が実現され
る。そして後段の量子化回路Ｑ１２においては、下位４
ビットの生成が可能であるため、個々のキャパシタンス
精度を高めることなく高精度のデジタル出力を生成し得
る。なお量子化回路をさらに多段階設けることにより高
精度のデジタル出力を生成し得ることはいうまでもな
い。
【００２１】前記閾値回路Ｔｈ１〜Ｔｈ４のインバータ
は、複数段階設けることによりその出力の変化がシャー
プになるが、図２の３段の構成に替えて４段インバータ
とすることにより一層シャープさが高められる。この場
合出力ｂ１〜ｂ４は最終段のインバータから得られるこ
とになる。
は、複数段階設けることによりその出力の変化がシャー
プになるが、図２の３段の構成に替えて４段インバータ
とすることにより一層シャープさが高められる。この場
合出力ｂ１〜ｂ４は最終段のインバータから得られるこ
とになる。
【００２２】前記表１では各容量結合におけるキャパタ
ンスの容量値合計が相等しく設定され（３２Ｃｕ）、イ
ンバータＩ２１１、Ｉ２２１、Ｉ２３１、Ｉ２４１の寄
生容量の影響を除去し得るようになっている。図３に示
すように、インバータの寄生容量をＣｐａ１（電源
側）、Ｃｐａ２（グランド側）、Ｃｐａ３（出力側）と
し、このインバータの入力に接続された容量結合の各キ
ャパシタンスの容量をＷ１〜Ｗｎ、これらキャパシタン
スへの入力電圧Ｖ１〜Ｖｎとすると、入力電圧Ａ（＝Ｖ
１）によるインバータへの入力ＶＡ１は、
ンスの容量値合計が相等しく設定され（３２Ｃｕ）、イ
ンバータＩ２１１、Ｉ２２１、Ｉ２３１、Ｉ２４１の寄
生容量の影響を除去し得るようになっている。図３に示
すように、インバータの寄生容量をＣｐａ１（電源
側）、Ｃｐａ２（グランド側）、Ｃｐａ３（出力側）と
し、このインバータの入力に接続された容量結合の各キ
ャパシタンスの容量をＷ１〜Ｗｎ、これらキャパシタン
スへの入力電圧Ｖ１〜Ｖｎとすると、入力電圧Ａ（＝Ｖ
１）によるインバータへの入力ＶＡ１は、
【数３】 ５であり、経験的に、 Ｖｏｏ＝０ （６） であるので、
【数４】 とおくと、
【数５】 となる。
【００２３】ＷｄｄにおけるＣｐａ１の比率は小であ
り、また寄生容量は一般にばらつきが小さいので、（Ｗ
１＋Ｗｄｄ）すなわち各容量結合のキャパシタンス容量
合計値が一定であれば、ＶＡ１は寄生容量の影響を受け
なくなる。
り、また寄生容量は一般にばらつきが小さいので、（Ｗ
１＋Ｗｄｄ）すなわち各容量結合のキャパシタンス容量
合計値が一定であれば、ＶＡ１は寄生容量の影響を受け
なくなる。
【００２４】さらに図１の回路は、ハイパス・キャパシ
タンスＣｈｐ、平衡レジスタンスＲ１、Ｒ２が接続さ
れ、インバータ回路の発振が防止されている。図中Ｒ
１、Ｒ２は２段目と３段目のインバータの間に接続され
ているが、１段目と２段目のインバータ間に接続するこ
とも可能である。平衡レジスタンスはＲ１が電源Ｖｄ
に、Ｒ２がグランドに接続されている。一方、ハイパス
・キャパシタンスは各インバータ回路の出力を接地して
いる。
タンスＣｈｐ、平衡レジスタンスＲ１、Ｒ２が接続さ
れ、インバータ回路の発振が防止されている。図中Ｒ
１、Ｒ２は２段目と３段目のインバータの間に接続され
ているが、１段目と２段目のインバータ間に接続するこ
とも可能である。平衡レジスタンスはＲ１が電源Ｖｄ
に、Ｒ２がグランドに接続されている。一方、ハイパス
・キャパシタンスは各インバータ回路の出力を接地して
いる。
【００２５】図４は本発明の第２実施例を示すものであ
り、第１実施例における１段目の反転増幅器を省略して
いる。Ａ／Ｄ変換回路２は反転増幅器ＩＮＶ３を有し、
ＩＮＶ３の出力はフィードバックキャパシタンスＣｆ３
を介してその入力に接続されている。ＩＮＶ３の入力端
子にはカップリングキャパシタンスＣ０３が接続され、
アナログ入力電圧ＶｉｎはＣ０３に接続されている。Ｉ
ＮＶ３は３段のインバータＩ７〜Ｉ９よりなり、これら
インバータのオープンゲインの積によって与えられる大
きなゲインを持つことになる。
り、第１実施例における１段目の反転増幅器を省略して
いる。Ａ／Ｄ変換回路２は反転増幅器ＩＮＶ３を有し、
ＩＮＶ３の出力はフィードバックキャパシタンスＣｆ３
を介してその入力に接続されている。ＩＮＶ３の入力端
子にはカップリングキャパシタンスＣ０３が接続され、
アナログ入力電圧ＶｉｎはＣ０３に接続されている。Ｉ
ＮＶ３は３段のインバータＩ７〜Ｉ９よりなり、これら
インバータのオープンゲインの積によって与えられる大
きなゲインを持つことになる。
【００２６】入力電圧ＶｉｎはＣ０３の前段で分岐して
量子化回路Ｑ２１に入力され、Ｑ２１の出力は容量結合
ＣＰ６を介してＩＮＶ３に入力されている。Ｑ２１はＶ
ｉｎを４ビットの２進数（ｄ４，ｄ３，ｄ２，ｄ１）に
変換し、その反転出力ｄ１’、ｄ２’、ｄ３’、ｄ４’
が容量結合ＣＰ６によって統合されている。容量結合Ｃ
Ｐ６はキャパシタンスＣｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４
を有し、ｄ１’〜ｄ４’はＣｒ１〜Ｃｒ４にそれぞれ入
力されている。ＩＮＶ３にはＣ０３の出力とＣＰ６の出
力が並列に入力され、ＩＮＶ３の入力電圧をＶ３、出力
電圧をＶｏとすると、
量子化回路Ｑ２１に入力され、Ｑ２１の出力は容量結合
ＣＰ６を介してＩＮＶ３に入力されている。Ｑ２１はＶ
ｉｎを４ビットの２進数（ｄ４，ｄ３，ｄ２，ｄ１）に
変換し、その反転出力ｄ１’、ｄ２’、ｄ３’、ｄ４’
が容量結合ＣＰ６によって統合されている。容量結合Ｃ
Ｐ６はキャパシタンスＣｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４
を有し、ｄ１’〜ｄ４’はＣｒ１〜Ｃｒ４にそれぞれ入
力されている。ＩＮＶ３にはＣ０３の出力とＣＰ６の出
力が並列に入力され、ＩＮＶ３の入力電圧をＶ３、出力
電圧をＶｏとすると、
【数６】 ここで、単位キャパシタンスをＣｕ、Ｃ０３＝１６Ｃ
ｕ、Ｃｆ３＝Ｃｕ、Ｃｒ１＝Ｃｕ、Ｃｒ２＝２Ｃｕ、Ｃ
ｒ３＝４Ｃｕ、Ｃｒ４＝８Ｃｕとすると、
ｕ、Ｃｆ３＝Ｃｕ、Ｃｒ１＝Ｃｕ、Ｃｒ２＝２Ｃｕ、Ｃ
ｒ３＝４Ｃｕ、Ｃｒ４＝８Ｃｕとすると、
【数７】 となる。これはＶｉｎを４ビット２値化データに変換し
たものをＶｉｎから減算し、さらにそれを反転した結果
である。
たものをＶｉｎから減算し、さらにそれを反転した結果
である。
【００２７】出力Ｖｏは量子化回路Ｑ２２に入力され、
Ｑ２２において２段階目の４ビット２値化反転が行われ
る。Ｑ２２はａ１〜ａ４の２値化データを出力し、これ
はＶｉｎの下位４ビットデータとなる。
Ｑ２２において２段階目の４ビット２値化反転が行われ
る。Ｑ２２はａ１〜ａ４の２値化データを出力し、これ
はＶｉｎの下位４ビットデータとなる。
【００２８】量子化回路Ｑ２１は、量子化回路Ｑ１１と
同様の構成を有し、各閾値回路の最終段のインバータ出
力がｄ１’〜ｄ４’として出力されるとともに内部中間
データとして適宜他の閾値回路に入力されている。一
方、量子化回路Ｑ２２も、Ｑ１１と同様の構成を有し、
各閾値回路の最終段インバータの出力がａ１〜ａ４とし
て出力されるとともに適宜他の閾値回路に入力されてい
る。
同様の構成を有し、各閾値回路の最終段のインバータ出
力がｄ１’〜ｄ４’として出力されるとともに内部中間
データとして適宜他の閾値回路に入力されている。一
方、量子化回路Ｑ２２も、Ｑ１１と同様の構成を有し、
各閾値回路の最終段インバータの出力がａ１〜ａ４とし
て出力されるとともに適宜他の閾値回路に入力されてい
る。
【００２９】以上の第２実施例によれば第１実施例より
も小規模の回路により同様の効果が得られる。
も小規模の回路により同様の効果が得られる。
【００３０】
【発明の効果】本発明に係るＡ／Ｄ変換回路は、一旦デ
ジタル化した出力からアナログ入力電圧を減じた出力に
対して２段階目のデジタル化を行うので、デジタル化精
度を容易に高める得るという優れた効果を有する。
ジタル化した出力からアナログ入力電圧を減じた出力に
対して２段階目のデジタル化を行うので、デジタル化精
度を容易に高める得るという優れた効果を有する。
【図１】本発明に係るＡ／Ｄ変換回路の１実施例を示す
回路図である。
回路図である。
【図２】同実施例における量子化回路を示す回路図であ
る。
る。
【図３】同実施例における寄生容量の影響を示す概念図
である。
である。
【図４】本発明の第２実施例を示すブロック図である。
【図５】従来のＡ／Ｄ変換回路を示すブロック図であ
る。
る。
Ａ、Ｖｉｎ．．．アナログ入力電圧 ａ１、ａ２、ａ３、ａ４、ｂ１、ｂ２、ｂ３、ｂ
４．．．出力電圧 ｂ１’、ｂ２’、ｂ３’、ｂ４’、ｄ１’、ｄ２’、ｄ
３’、ｄ４’．．． 出力電圧 １１、１２、１３、Ｔｈ１〜Ｔｈ４．．．閾値回路 ＣＰ０、ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ
５．．．容量結合 Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２．．．量子化回路 Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７、Ｉ８、Ｉ
９．．．インバータ ＩＮＶ１、ＩＮＶ２、ＩＮＶ３．．．反転増幅器 Ｃ０１、Ｃ０２、Ｃ０３、Ｃｆ１、Ｃｆ２．．．キャパ
シタンス Ｃ１１ａ、Ｃ１１ｂ、Ｃ１１ｃ、Ｃ１１ｄ、Ｃ１１ｅ、
Ｃ１１ｆ．．．キャパシタンス Ｃ１２ａ、Ｃ１２ｂ、
Ｃ１２ｃ、Ｃ１２ｄ、Ｃ１２ｅ．．．キャパシタンス Ｃ１３ａ、Ｃ１３ｂ、Ｃ１３ｃ、Ｃ１３ｄ．．．キャパ
シタンス Ｃ１４ａ、Ｃ１４ｂ、Ｃ１４ｃ．．．キャパシタンス Ｃ１３ａ〜Ｃ１３ｄ ．．．キャパシタンス Ｃ１４ａ〜Ｃ１４ｃ ．．．キャパシタンス Ｃｑ１、Ｃｑ２、Ｃｑ３、Ｃｑ４．．．キャパシタンス Ｃｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４．．．キャパシタンス Ｃｐａ１、Ｃｐａ２、Ｃｐａ３．．．寄生容量。
４．．．出力電圧 ｂ１’、ｂ２’、ｂ３’、ｂ４’、ｄ１’、ｄ２’、ｄ
３’、ｄ４’．．． 出力電圧 １１、１２、１３、Ｔｈ１〜Ｔｈ４．．．閾値回路 ＣＰ０、ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ
５．．．容量結合 Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２．．．量子化回路 Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７、Ｉ８、Ｉ
９．．．インバータ ＩＮＶ１、ＩＮＶ２、ＩＮＶ３．．．反転増幅器 Ｃ０１、Ｃ０２、Ｃ０３、Ｃｆ１、Ｃｆ２．．．キャパ
シタンス Ｃ１１ａ、Ｃ１１ｂ、Ｃ１１ｃ、Ｃ１１ｄ、Ｃ１１ｅ、
Ｃ１１ｆ．．．キャパシタンス Ｃ１２ａ、Ｃ１２ｂ、
Ｃ１２ｃ、Ｃ１２ｄ、Ｃ１２ｅ．．．キャパシタンス Ｃ１３ａ、Ｃ１３ｂ、Ｃ１３ｃ、Ｃ１３ｄ．．．キャパ
シタンス Ｃ１４ａ、Ｃ１４ｂ、Ｃ１４ｃ．．．キャパシタンス Ｃ１３ａ〜Ｃ１３ｄ ．．．キャパシタンス Ｃ１４ａ〜Ｃ１４ｃ ．．．キャパシタンス Ｃｑ１、Ｃｑ２、Ｃｑ３、Ｃｑ４．．．キャパシタンス Ｃｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４．．．キャパシタンス Ｃｐａ１、Ｃｐａ２、Ｃｐａ３．．．寄生容量。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (4)
- 【請求項１】 アナログ入力電圧が入力された、線形
特性を有する第１インバータと； 前記アナログ
入力電圧が入力され、このアナログ入力電圧の量子化出
力を出力する第１量子化回路と；前記第１インバータお
よび第１量子化回路の出力が入力された容量結合と；こ
の容量結合の出力が入力され、第１インバータと実質的
に同一特性の第２インバータと；この第２インバータの
出力が入力され、この第２インバータの出力を量子化す
る第２量子化回路と；を備えているＡ／Ｄ変換回路。 - 【請求項２】 第１、第２インバータは、ＣＭＯＳイ
ンバータを３段以上の奇数段、直列接続してなることを
特徴とする請求項１記載のＡ／Ｄ変換回路。 - 【請求項３】 量子化回路は、アナログ入力電圧を複
数段階の閾値回路を備え、この閾値回路は、上位桁相当
側の出力が下位桁側の全ての閾値回路に前記アナログ入
力電圧とともに入力されるよう接続され、この接続に
は、各閾値回路がアナログ入力電圧の変化に応じて段階
的に反転、非反転を繰返すよう所定の重み付けがなされ
ていることを特徴とする請求項１記載のＡ／Ｄ変換回
路。 - 【請求項４】 量子化回路の重み付けは容量結合によ
って行われ、各閾値回路における容量結合のキャパシタ
ンスはその容量値の合計が相等しいことを特徴とする請
求項１記載のＡ／Ｄ変換回路。
Priority Applications (4)
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|---|---|---|---|
| JP26161394A JP3282139B2 (ja) | 1994-09-30 | 1994-09-30 | Ａ／ｄ変換回路 |
| EP95114829A EP0704979B1 (en) | 1994-09-30 | 1995-09-20 | A/D Converter |
| DE69524350T DE69524350T2 (de) | 1994-09-30 | 1995-09-20 | Analog-Digitalumsetzer |
| US08/534,869 US5754134A (en) | 1994-09-30 | 1995-09-27 | Apparatus for performing successive steps of simultaneous multi-level analog to digital conversion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26161394A JP3282139B2 (ja) | 1994-09-30 | 1994-09-30 | Ａ／ｄ変換回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH08102673A true JPH08102673A (ja) | 1996-04-16 |
| JP3282139B2 JP3282139B2 (ja) | 2002-05-13 |
Family
ID=17364342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26161394A Expired - Fee Related JP3282139B2 (ja) | 1994-09-30 | 1994-09-30 | Ａ／ｄ変換回路 |
Country Status (4)
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| JP (1) | JP3282139B2 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748131A (en) * | 1995-09-18 | 1998-05-05 | Sharp Kabushiki Kaisha | A/D converting circuit |
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| US10784878B1 (en) * | 2019-12-21 | 2020-09-22 | Steradian Semiconductors Private Limited | Digital to analog converter tolerant to element mismatch |
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|---|---|---|---|---|
| JPS63124624A (ja) * | 1986-11-13 | 1988-05-28 | Sanyo Electric Co Ltd | 逐次比較形ａｄ変換器 |
| JP2560478B2 (ja) * | 1989-06-30 | 1996-12-04 | 日本電気株式会社 | アナログ・ディジタル変換器 |
| US5252976A (en) * | 1990-07-26 | 1993-10-12 | Fujitsu Limited | Sequential comparison type analog-to-digital converter |
| JP3153271B2 (ja) * | 1991-07-05 | 2001-04-03 | 株式会社日立製作所 | Ａｄ変換器 |
-
1994
- 1994-09-30 JP JP26161394A patent/JP3282139B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-20 DE DE69524350T patent/DE69524350T2/de not_active Expired - Fee Related
- 1995-09-20 EP EP95114829A patent/EP0704979B1/en not_active Expired - Lifetime
- 1995-09-27 US US08/534,869 patent/US5754134A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748131A (en) * | 1995-09-18 | 1998-05-05 | Sharp Kabushiki Kaisha | A/D converting circuit |
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| Publication number | Publication date |
|---|---|
| EP0704979A1 (en) | 1996-04-03 |
| DE69524350T2 (de) | 2002-09-19 |
| JP3282139B2 (ja) | 2002-05-13 |
| US5754134A (en) | 1998-05-19 |
| DE69524350D1 (de) | 2002-01-17 |
| EP0704979B1 (en) | 2001-12-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |