JPS63124624A - 逐次比較形ａｄ変換器 - Google Patents
逐次比較形ａｄ変換器Info
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- JPS63124624A JPS63124624A JP27073586A JP27073586A JPS63124624A JP S63124624 A JPS63124624 A JP S63124624A JP 27073586 A JP27073586 A JP 27073586A JP 27073586 A JP27073586 A JP 27073586A JP S63124624 A JPS63124624 A JP S63124624A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
０） 産業上の利用分野
本発明はＤＡ変換器を用いて入力信号との逐次比ｆ？行
いデジタル値を得る逐次比較形ＡＤ変換器に関する□ （ロ） 従来の技術 爾４図は従来の逐次比較形ＡＤ変換器（例えば■産報発
行「トランジスタＤＡ−ＡＤ変換器」、Ｐ１２０〜１２
３参照）の回路図である。図においてαυにアナログス
イッチとしてのＦＥＴ、σ２１はＦＥＴ（Ｉｌｌのドレ
インに接続されたコンデンサであり、ま＊ｒｔ３１にオ
ペアンプであるり入力信号にＦＥＴ（ｉｌｌ、コンデン
サ任ｚ、オペアンプ１１３１ｇより成るサンプルホール
ド回路ｒ１７１でサンプルホールドされる０ま７？：、
（１４１はコンパレータ、αシｒｘＤＡ変換器、σｅは
逐次比較回路である。 例えば８ｂｉ ｔの・ＡＤ変換を考えてみるｏｆず、Ｄ
Ａ変換器のデータの最小値（Ａｌｌ’Ｏ“）と最大値（
Ａｌｌ”１“）の間に入力信号が入っているかどうかを
比較確認する０その後上位ビットから順に入力信号とＤ
Ａ変換器出力の比較を行っていくと８回の比較で最下位
ビワ）ｔでのデジタル値を決定できる□ つまり、１０回の逐次比較で５ｂｉｔのＡＤ変換ができ
、１回の比較に１００μｓかかるとＡＤ変換に１μｓか
かることになる０ 従って、逐次比較形ＡＤｉ換器の高速化を実現するには
逐次比較回路σｅの高速化だけでな（ＤＡ変５ｉｎｓ＋
、コンパレータ■、サンプルホールド回路αηの高速化
が必要となる０ （ハ）発明が解決しようとする問題点 上述の従来技術においてサンプルホールド回路１′ｎの
オペアンプ（１３１１”！入力リークの少ない０ＭＯ８
ＦＥＴに工９実現できるが高速化が難しく、さらに入力
のオフセット電圧が大きく精度が悪い。 ま之、入力信号をサンプルホールドする際に周辺回路の
影＃を受けないようにするにはコンデンサα２の容１ｔ
’に大きくする必要がある。さらにサンプルホールド回
路αηのＦＥＴ［１υも高速化の九めには低抵仇が必要
であり大型化してしまう□マタ、コンパレータα嶺につ
いても０ＭＯ８化すると遅くオフセット電圧が大きい□
ＤＡ変換器（１５１は０ＭＯ８化すると消費電力は小さ
くなるが出力批抗が大きくなる。 そこで、精度の必要なオペアンプ（１３１とコンパレー
タＣ１４１を別ＩＣで構成し残り′ｔ−ｃＭＯ８化し之
場合について考えてみる０ コンデンサ０の容量’＆１００ ｏｐＦ’、 ＦＥＴ（
１１１の抵Ｍ、に５００Ωとすると時定数に０．５μｓ
となり、サンプルホールド電圧が入力と同一値（誤差上
０．０１９６以下）になるのはこの１０倍のセット時間
がかかりさらにオペアンプ０のセクト時間（１μＥ３）
ｋ加えるとサンプルホールド時間は６μｓとなる。 ｔ、ｅ、０ＭＯ８のＤＡｆ換器（１５１１７）出力抵！
Ｆｉ−１０にΩとすると負荷容量２０ｐＦとなり時定数
は０．２μｓとなる一１１０倍のセット時間をみて毎回
２μｓかかるうこの他逐次比較の几めのコンパレータＩ
に１００ｎＳ、逐次比較のロジックに１００ｎｓ。 ＤＡ変換器（１９のデータ入力から出力にＩＱＯｎＳと
すると毎回２．３μｓかかる０ つまり、１０回逐次変換するには２５μｓかかることに
なる。 従ってＡＤ変換時間としてＩｒ１２９μｓ必要となるＯ 本発明に上述の問題点に鑑み為されたもので安定、高速
、低消費電力の逐次比較形ＡＤ変換器を提供しようとす
るものである０ に）間四点を解決するための手段 本発明は入力信号上第１ ＦＥＴのソースに接続し、前
記第１ＦＥＴのドレインをコンデンサの一端と第３ＦＥ
Ｔのソースに接続し、前記コンデンサの他ａを反転増幅
回路の入力と第２ＦＥＴのソースに接続し、前記反転増
幅回路の出力に前記第２ＦＥＴのドレインと逐次比較回
路を接続し、前記逐次比較回路に接続され７ｊＤＡ変換
器の出力に前記＊３ＦＥＴのドレインを接続し、前記第
１ＦＥＴとｇ２ＦＥＴのゲートにサンプリングパルスを
加え、このサンプリングパルスがないとき第３ＦＥＴの
ゲートにパルスを加えていることを特徴とする逐次比較
形ＡＤ変換器である□ （ホ）作 用 サンプリングパルスがないと！！！ＤＡ変換器の出力が
第１ ＦＥＴのドレインに加わるようにし、この第１
ＦＥＴの出力を逐次比較回路に加えＤＡ変換器の出力を
変化させて入力信号に対応し次デジタル値？得ることが
できる。 （へ）実施例 第１図に本発明実施例の逐次比較形ＡＤ変換器の回路図
を示す０図において、ｉｆ ＋１２１３＋はＮ型の第１
、第２、第５ＦＥＴであり、（６１にＤＡ変換器、（７
１は逐次比較回路である□ま交１羽はコンデンサ、入力
信号を第１ＦＥＴＩｂのソースに接続し、前記第１ＦＥ
Ｔ！１＋のドレインをコンデンサ１４１の一端と第３Ｆ
ＥＴ１３＋のソースに接続し、前記コンデンサ１４）の
他端を反転増幅回路（５１の入力と第２ＦＥＴ１２１の
ソースに接続し、前記反転増幅回路１５１の出力に前記
第２ＦＥＴ１２＋のドレインと反転増幅回路１８夛（９
）を介して逐次比較回路１７；を接続し、ＤＡ変換器（
６Ｉの出力に前記第３ＦＥＴ＋３＋のドレインを接続し
、前記第１ＦＥＴＩＨと第２Ｆ］ｌｉ：’ｒ１２１のゲ
ートに逐次比較回路（７）から出力されるサンプリング
パルスを加えている。ま次第３ＦＥＴＩ３＋のゲートに
は反転増幅器１１１１ｉ介して前記サンプリングパルス
が加えられている。 逐次比較回路（７１、ＤＡ変換器（６Ｉは全て０ＭＯ８
化してあり低消費電力を可能としている。 次に動作について説明する□ 入力信号（ｖｌ）がサンプリングパルス印加時に第１Ｆ
Ｅ Ｔ１１＋に通してコンデンサτ４）に加えられる
。この同じサンプリングパルスによってａ子［有］）の
電圧（ｖ３）と端子（０）の電圧（ｖ４］が第２ＦＥＴ
１２＋にエフ同一電位となる。ま次入力信号（Ｖｌ）と
端子（ａ）の電圧（ｖ２）も同電位となる。 反転増幅器間（９１ニ反転増暢器（５１と同一の入出力
特性（第２図に示す如（０ＭＯ８のＰ型、Ｎ型ＦＥＴで
構成される反転増幅器は第３図に示す如く入出力特性を
有す□ ）であり、反転増幅器（５１の入力が初期動作
点エリ少し高ければ”Ｌ”レベルに少し低ければゝ１Ｈ
“レベルの論理出力が反転増幅器１５１工９出力される
□そして、この論理出力が反転増幅器１８１１９１に加
えられる。 サンプリングパルスがなくなっ几とき、第１ＦＥＴ１１
＋、第２ＦＥＴ１２＋はｏ ｆ ｆ’（、、第５ Ｆ
Ｅ Ｔ ＋３＋が導通ずるので、ＤＡ変換器（５＋の出
力が端子（ｉａ）に印加される＾このとき、ＤＡｉ換器
（６Ｉの出力かもとのサンプリング時の電圧＜Ｖ２）ｘ
りも少しでも高ければ端子（１））の電Ｅ（Ｖ５）は高
い方向に変化し、反転増幅器１９＋の出力
いデジタル値を得る逐次比較形ＡＤ変換器に関する□ （ロ） 従来の技術 爾４図は従来の逐次比較形ＡＤ変換器（例えば■産報発
行「トランジスタＤＡ−ＡＤ変換器」、Ｐ１２０〜１２
３参照）の回路図である。図においてαυにアナログス
イッチとしてのＦＥＴ、σ２１はＦＥＴ（Ｉｌｌのドレ
インに接続されたコンデンサであり、ま＊ｒｔ３１にオ
ペアンプであるり入力信号にＦＥＴ（ｉｌｌ、コンデン
サ任ｚ、オペアンプ１１３１ｇより成るサンプルホール
ド回路ｒ１７１でサンプルホールドされる０ま７？：、
（１４１はコンパレータ、αシｒｘＤＡ変換器、σｅは
逐次比較回路である。 例えば８ｂｉ ｔの・ＡＤ変換を考えてみるｏｆず、Ｄ
Ａ変換器のデータの最小値（Ａｌｌ’Ｏ“）と最大値（
Ａｌｌ”１“）の間に入力信号が入っているかどうかを
比較確認する０その後上位ビットから順に入力信号とＤ
Ａ変換器出力の比較を行っていくと８回の比較で最下位
ビワ）ｔでのデジタル値を決定できる□ つまり、１０回の逐次比較で５ｂｉｔのＡＤ変換ができ
、１回の比較に１００μｓかかるとＡＤ変換に１μｓか
かることになる０ 従って、逐次比較形ＡＤｉ換器の高速化を実現するには
逐次比較回路σｅの高速化だけでな（ＤＡ変５ｉｎｓ＋
、コンパレータ■、サンプルホールド回路αηの高速化
が必要となる０ （ハ）発明が解決しようとする問題点 上述の従来技術においてサンプルホールド回路１′ｎの
オペアンプ（１３１１”！入力リークの少ない０ＭＯ８
ＦＥＴに工９実現できるが高速化が難しく、さらに入力
のオフセット電圧が大きく精度が悪い。 ま之、入力信号をサンプルホールドする際に周辺回路の
影＃を受けないようにするにはコンデンサα２の容１ｔ
’に大きくする必要がある。さらにサンプルホールド回
路αηのＦＥＴ［１υも高速化の九めには低抵仇が必要
であり大型化してしまう□マタ、コンパレータα嶺につ
いても０ＭＯ８化すると遅くオフセット電圧が大きい□
ＤＡ変換器（１５１は０ＭＯ８化すると消費電力は小さ
くなるが出力批抗が大きくなる。 そこで、精度の必要なオペアンプ（１３１とコンパレー
タＣ１４１を別ＩＣで構成し残り′ｔ−ｃＭＯ８化し之
場合について考えてみる０ コンデンサ０の容量’＆１００ ｏｐＦ’、 ＦＥＴ（
１１１の抵Ｍ、に５００Ωとすると時定数に０．５μｓ
となり、サンプルホールド電圧が入力と同一値（誤差上
０．０１９６以下）になるのはこの１０倍のセット時間
がかかりさらにオペアンプ０のセクト時間（１μＥ３）
ｋ加えるとサンプルホールド時間は６μｓとなる。 ｔ、ｅ、０ＭＯ８のＤＡｆ換器（１５１１７）出力抵！
Ｆｉ−１０にΩとすると負荷容量２０ｐＦとなり時定数
は０．２μｓとなる一１１０倍のセット時間をみて毎回
２μｓかかるうこの他逐次比較の几めのコンパレータＩ
に１００ｎＳ、逐次比較のロジックに１００ｎｓ。 ＤＡ変換器（１９のデータ入力から出力にＩＱＯｎＳと
すると毎回２．３μｓかかる０ つまり、１０回逐次変換するには２５μｓかかることに
なる。 従ってＡＤ変換時間としてＩｒ１２９μｓ必要となるＯ 本発明に上述の問題点に鑑み為されたもので安定、高速
、低消費電力の逐次比較形ＡＤ変換器を提供しようとす
るものである０ に）間四点を解決するための手段 本発明は入力信号上第１ ＦＥＴのソースに接続し、前
記第１ＦＥＴのドレインをコンデンサの一端と第３ＦＥ
Ｔのソースに接続し、前記コンデンサの他ａを反転増幅
回路の入力と第２ＦＥＴのソースに接続し、前記反転増
幅回路の出力に前記第２ＦＥＴのドレインと逐次比較回
路を接続し、前記逐次比較回路に接続され７ｊＤＡ変換
器の出力に前記＊３ＦＥＴのドレインを接続し、前記第
１ＦＥＴとｇ２ＦＥＴのゲートにサンプリングパルスを
加え、このサンプリングパルスがないとき第３ＦＥＴの
ゲートにパルスを加えていることを特徴とする逐次比較
形ＡＤ変換器である□ （ホ）作 用 サンプリングパルスがないと！！！ＤＡ変換器の出力が
第１ ＦＥＴのドレインに加わるようにし、この第１
ＦＥＴの出力を逐次比較回路に加えＤＡ変換器の出力を
変化させて入力信号に対応し次デジタル値？得ることが
できる。 （へ）実施例 第１図に本発明実施例の逐次比較形ＡＤ変換器の回路図
を示す０図において、ｉｆ ＋１２１３＋はＮ型の第１
、第２、第５ＦＥＴであり、（６１にＤＡ変換器、（７
１は逐次比較回路である□ま交１羽はコンデンサ、入力
信号を第１ＦＥＴＩｂのソースに接続し、前記第１ＦＥ
Ｔ！１＋のドレインをコンデンサ１４１の一端と第３Ｆ
ＥＴ１３＋のソースに接続し、前記コンデンサ１４）の
他端を反転増幅回路（５１の入力と第２ＦＥＴ１２１の
ソースに接続し、前記反転増幅回路１５１の出力に前記
第２ＦＥＴ１２＋のドレインと反転増幅回路１８夛（９
）を介して逐次比較回路１７；を接続し、ＤＡ変換器（
６Ｉの出力に前記第３ＦＥＴ＋３＋のドレインを接続し
、前記第１ＦＥＴＩＨと第２Ｆ］ｌｉ：’ｒ１２１のゲ
ートに逐次比較回路（７）から出力されるサンプリング
パルスを加えている。ま次第３ＦＥＴＩ３＋のゲートに
は反転増幅器１１１１ｉ介して前記サンプリングパルス
が加えられている。 逐次比較回路（７１、ＤＡ変換器（６Ｉは全て０ＭＯ８
化してあり低消費電力を可能としている。 次に動作について説明する□ 入力信号（ｖｌ）がサンプリングパルス印加時に第１Ｆ
Ｅ Ｔ１１＋に通してコンデンサτ４）に加えられる
。この同じサンプリングパルスによってａ子［有］）の
電圧（ｖ３）と端子（０）の電圧（ｖ４］が第２ＦＥＴ
１２＋にエフ同一電位となる。ま次入力信号（Ｖｌ）と
端子（ａ）の電圧（ｖ２）も同電位となる。 反転増幅器間（９１ニ反転増暢器（５１と同一の入出力
特性（第２図に示す如（０ＭＯ８のＰ型、Ｎ型ＦＥＴで
構成される反転増幅器は第３図に示す如く入出力特性を
有す□ ）であり、反転増幅器（５１の入力が初期動作
点エリ少し高ければ”Ｌ”レベルに少し低ければゝ１Ｈ
“レベルの論理出力が反転増幅器１５１工９出力される
□そして、この論理出力が反転増幅器１８１１９１に加
えられる。 サンプリングパルスがなくなっ几とき、第１ＦＥＴ１１
＋、第２ＦＥＴ１２＋はｏ ｆ ｆ’（、、第５ Ｆ
Ｅ Ｔ ＋３＋が導通ずるので、ＤＡ変換器（５＋の出
力が端子（ｉａ）に印加される＾このとき、ＤＡｉ換器
（６Ｉの出力かもとのサンプリング時の電圧＜Ｖ２）ｘ
りも少しでも高ければ端子（１））の電Ｅ（Ｖ５）は高
い方向に変化し、反転増幅器１９＋の出力
【ｖ６】にｔ
ゝＬ“レベルになり、同様にもとのサンプリング時の電
圧
ゝＬ“レベルになり、同様にもとのサンプリング時の電
圧
【ｖ２】エリも少しでも低ければ端子（ｂ）の電圧（
ｖ５）は低い方向に変化し反転増幅器（９１の出力（ｖ
６］は１ゝＨ＃レベルとなる。 而して、例えばａｂｉｔのＡＤ変換を考えてみるとまず
逐次比較回路（７１にエリデータを最小値（Ａｌｌゝ′
０”へ最大値（Ａｌｌ“１″）にしてＤＡ変換器（６Ｉ
に出力し、この最小値と最大値の間に入力サンプリング
信号（ｖ２）が入っていることを確認する。その後上位
ビットからデジタル値を変化させて反転増幅器１９１の
出力（ｖ６］を取り込み入力サンプリング信号（ｖ２）
に収束させｔデジタル値を得ることができる。 なお、第３ＦＥＴ＋３＋のゲートにはサンプリングパル
ス？反転増梧器１Ｎ（１１を介して加えているが、サン
プリングパルスがないときに何らかの手段で第３ＦＥＴ
＋３＋のゲートに信号を加えてもよい。 ま九、第１ ＦＥＴ山、第２ＦＫＴ１２１のゲートに加
エラれるサンプリングパルスは同一のものでなくてもよ
くある程度オーバーラツプしていればよい０ ま之、反転増幅器＋８１ｉ９＋はこの逐次比較形ＡＤ変
換器の精度が低くてもよければ省略することができ、省
略し几ときには反転増幅器＋５１の出力を直接逐次比較
回路（７１へ加えればよい。 さらに、逆に高精度が必要であれば反転増幅器（８）の
代りにコンデンサ（４）、反転増幅器（５１、第２ＦＥ
Ｔ１２＋からなるＣカット型の反転増幅器で動作点を正
確に合わせれば工い。 また、本発明実施例の場合第１、ｇ２、第３ＦＥ Ｔ
＋１１１２１１３１はＮ型を用い九が、Ｐ型を並列に組
み合わせて使えば寄生容量のキャンセルにも有効である
。 ところで、入力信号ｔＶ１）２サンプルホールドすると
、その誤差は第１ＦＥＴ＋１＋のゲートとドレイン間の
容量（Ｃ１３１）、第２ＦＥＴ１２＋のゲートとソース
間の容１ｔ（Ｃａｚ）にょクサンプリングパルスがなく
なるとき（１１Ｈ“から晴Ｌ＃に変化するとき）のカフ
プリングにエリ生じる。これは端子（ａ ） （１）
） （７）ＷＥＥ （Ｖ２ ）（ｖ５ ）７＞ｉ下降し
、そして、ま次第３ＦＥＴ１３＋のゲートとソース間の
容ｔ＜Ｃａ３）にＪ： ！ｌ） 第３ Ｆ Ｅ Ｔ＋３
１７５”導５１Ｎ シフｔ−ト＊端子（ａ ） （ｂ
）（ｉ’）ｔＥ（Ｖ２ ） （Ｖ５ ）カ上斗Ｔること
にエリ生ずる。 従って、この誤差は０３！５＝Ｃ８１＋Ｃｌ３２ と
することによってキャン′セルされ、例えばＦＥＴのゲ
ート長が同じ場合、第３ＦＥＴ＋３＋のゲート電極幅を
第１、第２ＦＥＴ山１２１のゲート電極幅の和と等しく
することで略キャンセルされる。 ″ま窺、逐次比較形ＡＤｉ換器をモノリシック化すると
負荷容量、寄生容量を・小さくでき低消費電力化と高速
化が可能となるが、ＤＡ変換器＋６１出力の性能テスト
’ｉｋ行う必要がある□従って、測定を容易にする之め
にテスト時のみ第４ＦＥＴ（図示省略）を通してＤＡ変
換器Ｃ６−の出力を取り出せるように構成することが考
えられる□ （ト） 発明の効果 本発明は以上の説明から明らかなようにオペアンプが不
要となりオペアンプの入力オフセット電圧も生じないの
で高精度になるりさらに、回路の簡単化によりモノリシ
ックＩＣ化を容易にすると共に動作の安定化とコスト低
減を企図し得る。 ｇ Ｉ Ｆ ｒｉ、Ｔｉ１ｔとコンデンサ１４＋ｌｃサ
ンプルホールド回路として働き、コンデンサ＋４＋の容
量に通常１ｐＦ程度（０，１〜１０ｐＦ）で！＜（ＩＣ
内部でのリークｆ１１０−１２μＡ以下と小さく保持時
間も１０μｓ程度で十分なので容量が１ｐＦ穆ｉでも電
位変化ぼわずかである□）ま几、容量が小石ければＦＥ
ＴのＯＮ抵抗は高くてもよく第１ＦＥＴｌｌ＋のサイズ
を小さくでき容量とＯＮｉ抗の積を小さくすることでさ
らに高速にサンプルホールドできるう第１ Ｆ Ｅ ’
ｒｌｌｌノｏ ＮｅｖＬｔ １０ ＫΩと−ｒｂとｔン
プルホールド時間［１０ｏｎｓとなる。 ＤＡ変換器（６）の負荷となるのは第１、第２、第３
Ｆ Ｅ Ｔ＋１１１２１１３１とコンデンサ（４Ｉでの
寄生容量のみでありＣＭＯＳモノリシック化すればＱ、
１〜１ｐＦ程度と極めて小さくてきセウト時間も１００
ｎＳと高速である□ 第１、第２ ＦＥＴ山（２）とコンデンサ１４＋と反転
増幅器ｆ５ｒ Ｉｒｘコンパレータとして鴬作してお９
１００μｓ程度の高速動作が可能となる。 つまり、サンプルホールド時間の１００βＳに加えて逐
次比較のためのコンパレートに１００ｎＳ、逐次比較の
ロジックに１００ｎｓ％ＤＡｉ換器のデータ入力から出
力に１００ｎｓの計３００ｎｓ６必要とｔ、、ａｂｉｔ
のＡｎ変換が３．１ａＳ”ｔ’可能となる□
ｖ５）は低い方向に変化し反転増幅器（９１の出力（ｖ
６］は１ゝＨ＃レベルとなる。 而して、例えばａｂｉｔのＡＤ変換を考えてみるとまず
逐次比較回路（７１にエリデータを最小値（Ａｌｌゝ′
０”へ最大値（Ａｌｌ“１″）にしてＤＡ変換器（６Ｉ
に出力し、この最小値と最大値の間に入力サンプリング
信号（ｖ２）が入っていることを確認する。その後上位
ビットからデジタル値を変化させて反転増幅器１９１の
出力（ｖ６］を取り込み入力サンプリング信号（ｖ２）
に収束させｔデジタル値を得ることができる。 なお、第３ＦＥＴ＋３＋のゲートにはサンプリングパル
ス？反転増梧器１Ｎ（１１を介して加えているが、サン
プリングパルスがないときに何らかの手段で第３ＦＥＴ
＋３＋のゲートに信号を加えてもよい。 ま九、第１ ＦＥＴ山、第２ＦＫＴ１２１のゲートに加
エラれるサンプリングパルスは同一のものでなくてもよ
くある程度オーバーラツプしていればよい０ ま之、反転増幅器＋８１ｉ９＋はこの逐次比較形ＡＤ変
換器の精度が低くてもよければ省略することができ、省
略し几ときには反転増幅器＋５１の出力を直接逐次比較
回路（７１へ加えればよい。 さらに、逆に高精度が必要であれば反転増幅器（８）の
代りにコンデンサ（４）、反転増幅器（５１、第２ＦＥ
Ｔ１２＋からなるＣカット型の反転増幅器で動作点を正
確に合わせれば工い。 また、本発明実施例の場合第１、ｇ２、第３ＦＥ Ｔ
＋１１１２１１３１はＮ型を用い九が、Ｐ型を並列に組
み合わせて使えば寄生容量のキャンセルにも有効である
。 ところで、入力信号ｔＶ１）２サンプルホールドすると
、その誤差は第１ＦＥＴ＋１＋のゲートとドレイン間の
容量（Ｃ１３１）、第２ＦＥＴ１２＋のゲートとソース
間の容１ｔ（Ｃａｚ）にょクサンプリングパルスがなく
なるとき（１１Ｈ“から晴Ｌ＃に変化するとき）のカフ
プリングにエリ生じる。これは端子（ａ ） （１）
） （７）ＷＥＥ （Ｖ２ ）（ｖ５ ）７＞ｉ下降し
、そして、ま次第３ＦＥＴ１３＋のゲートとソース間の
容ｔ＜Ｃａ３）にＪ： ！ｌ） 第３ Ｆ Ｅ Ｔ＋３
１７５”導５１Ｎ シフｔ−ト＊端子（ａ ） （ｂ
）（ｉ’）ｔＥ（Ｖ２ ） （Ｖ５ ）カ上斗Ｔること
にエリ生ずる。 従って、この誤差は０３！５＝Ｃ８１＋Ｃｌ３２ と
することによってキャン′セルされ、例えばＦＥＴのゲ
ート長が同じ場合、第３ＦＥＴ＋３＋のゲート電極幅を
第１、第２ＦＥＴ山１２１のゲート電極幅の和と等しく
することで略キャンセルされる。 ″ま窺、逐次比較形ＡＤｉ換器をモノリシック化すると
負荷容量、寄生容量を・小さくでき低消費電力化と高速
化が可能となるが、ＤＡ変換器＋６１出力の性能テスト
’ｉｋ行う必要がある□従って、測定を容易にする之め
にテスト時のみ第４ＦＥＴ（図示省略）を通してＤＡ変
換器Ｃ６−の出力を取り出せるように構成することが考
えられる□ （ト） 発明の効果 本発明は以上の説明から明らかなようにオペアンプが不
要となりオペアンプの入力オフセット電圧も生じないの
で高精度になるりさらに、回路の簡単化によりモノリシ
ックＩＣ化を容易にすると共に動作の安定化とコスト低
減を企図し得る。 ｇ Ｉ Ｆ ｒｉ、Ｔｉ１ｔとコンデンサ１４＋ｌｃサ
ンプルホールド回路として働き、コンデンサ＋４＋の容
量に通常１ｐＦ程度（０，１〜１０ｐＦ）で！＜（ＩＣ
内部でのリークｆ１１０−１２μＡ以下と小さく保持時
間も１０μｓ程度で十分なので容量が１ｐＦ穆ｉでも電
位変化ぼわずかである□）ま几、容量が小石ければＦＥ
ＴのＯＮ抵抗は高くてもよく第１ＦＥＴｌｌ＋のサイズ
を小さくでき容量とＯＮｉ抗の積を小さくすることでさ
らに高速にサンプルホールドできるう第１ Ｆ Ｅ ’
ｒｌｌｌノｏ ＮｅｖＬｔ １０ ＫΩと−ｒｂとｔン
プルホールド時間［１０ｏｎｓとなる。 ＤＡ変換器（６）の負荷となるのは第１、第２、第３
Ｆ Ｅ Ｔ＋１１１２１１３１とコンデンサ（４Ｉでの
寄生容量のみでありＣＭＯＳモノリシック化すればＱ、
１〜１ｐＦ程度と極めて小さくてきセウト時間も１００
ｎＳと高速である□ 第１、第２ ＦＥＴ山（２）とコンデンサ１４＋と反転
増幅器ｆ５ｒ Ｉｒｘコンパレータとして鴬作してお９
１００μｓ程度の高速動作が可能となる。 つまり、サンプルホールド時間の１００βＳに加えて逐
次比較のためのコンパレートに１００ｎＳ、逐次比較の
ロジックに１００ｎｓ％ＤＡｉ換器のデータ入力から出
力に１００ｎｓの計３００ｎｓ６必要とｔ、、ａｂｉｔ
のＡｎ変換が３．１ａＳ”ｔ’可能となる□
第１図は本発明実施例の逐次比較形ＡＤ変換器の回路図
、第２図は反転増幅回路の構成図、第３図は反転増幅回
路の特性図、第４図は従来の逐次比較形ＡＤ変換器の回
路図である□ ＋１１・・・第１ＦＥＴ、１２１・・・第２ＦＥＴ、＋
３＋・・・第３ＦＥＴ、ＩＪ・・・コンデンサ、＋５１
・・・反転増幅回路、（６１・・・ＤＡ変換器、（７ト
・・逐次比較回路□出臥三洋電機株式会社 代理人 弁理士 西野卓嗣（外１名〕 第１図 第２図
、第２図は反転増幅回路の構成図、第３図は反転増幅回
路の特性図、第４図は従来の逐次比較形ＡＤ変換器の回
路図である□ ＋１１・・・第１ＦＥＴ、１２１・・・第２ＦＥＴ、＋
３＋・・・第３ＦＥＴ、ＩＪ・・・コンデンサ、＋５１
・・・反転増幅回路、（６１・・・ＤＡ変換器、（７ト
・・逐次比較回路□出臥三洋電機株式会社 代理人 弁理士 西野卓嗣（外１名〕 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、入力信号を第１ＦＥＴのソースに接続し、前記第１
ＦＥＴのドレインをコンデンサの一端と第３ＦＥＴのソ
ースに接続し、前記コンデンサの他端を反転増幅回路の
入力と第２ＦＥＴのソースに接続し、前記反転増幅回路
の出力に前記第２ＦＥＴのドレインと逐次比較回路を接
続し、前記逐次比較回路に接続されたＤＡ変換器の出力
に前記第３ＦＥＴのドレインを接続し、前記第１ＦＥＴ
と第２ＦＥＴのゲートにサンプリングパルスを加えこの
サンプリングパルスがないとき第３ＦＥＴのゲートにパ
ルスを加えていることを特徴とする逐次比較形ＡＤ変換
器。 ２、前記第１、第２、第３ＦＥＴはＮ型であることを特
徴とする特許請求の範囲第１項に記載の逐次比較形ＡＤ
変換器。 ３、前記Ｎ型の第１、第２、第３ＦＥＴの少なくとも１
つと並列にＰ型のＦＥＴが備えられていることを特徴と
する特許請求の範囲第２項に記載の逐次比較形ＡＤ変換
器。 ４、前記第１ＦＥＴのゲートとドレイン間の容量（Ｃ＿
Ｓ＿１）と前記第２ＦＥＴのゲートとソース間の容量（
Ｃ＿Ｓ＿２）の和は前記第３ＦＥＴのゲートとソース間
の容量（Ｃ＿Ｓ＿３）に略等しいことを特徴とする特許
請求の範囲第１項ないし第３項のいずれかに記載の逐次
比較形ＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27073586A JPS63124624A (ja) | 1986-11-13 | 1986-11-13 | 逐次比較形ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27073586A JPS63124624A (ja) | 1986-11-13 | 1986-11-13 | 逐次比較形ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124624A true JPS63124624A (ja) | 1988-05-28 |
Family
ID=17490234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27073586A Pending JPS63124624A (ja) | 1986-11-13 | 1986-11-13 | 逐次比較形ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754134A (en) * | 1994-09-30 | 1998-05-19 | Yozan Inc. | Apparatus for performing successive steps of simultaneous multi-level analog to digital conversion |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5765922A (en) * | 1980-10-13 | 1982-04-21 | Mitsubishi Electric Corp | Analogue-digital converting circuit |
| JPS60182220A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | アナログ・デイジタル変換装置 |
-
1986
- 1986-11-13 JP JP27073586A patent/JPS63124624A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5765922A (en) * | 1980-10-13 | 1982-04-21 | Mitsubishi Electric Corp | Analogue-digital converting circuit |
| JPS60182220A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | アナログ・デイジタル変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754134A (en) * | 1994-09-30 | 1998-05-19 | Yozan Inc. | Apparatus for performing successive steps of simultaneous multi-level analog to digital conversion |
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