JPH08102183A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像表示装置に対応するメモリサイズの最適
化を十分に細かく行なうことが可能なデュアルポート型
の半導体記憶装置を提供することである。 【構成】 下位ビット用のデータレジスタ８１に対応し
てシリアルセレクタ７１およびストップアドレスレジス
タ６１が設けられ、上位ビット用のデータレジスタ８２
に対応してシリアルセレクタ７２およびストップアドレ
スレジスタ６２が設けられる。メモリセルアレイ２から
データレジスタ８１および８２には、１行分のデータも
しくは１行中の下位ビットまたは上位ビットのデータが
転送される。ストップアドレスレジスタ６１および６２
によって、データレジスタ８１および８２のアドレスの
分割数が独立的に制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、各々が専用のデータポートを有するランダム
アクセスメモリ（以下ＲＡＭと呼ぶ）およびシリアルア
クセスメモリ（以下、ＳＡＭと呼ぶ）を共有したデュア
ルポート型の半導体記憶装置に関するものである。

【０００２】

【従来の技術】専用のデータポートを有し、ランダムな
シーケンスでアクセス可能なＲＡＭと、専用のデータポ
ートを有し、シリアルなシーケンスでのみアクセス可能
なＳＡＭとを共有したデュアルポート型の半導体記憶装
置（以下、デュアルポートメモリと呼ぶ）が従来から用
いられている。このようなデュアルポートメモリは、た
とえば、ＣＲＴ等の画像表示装置に画像を表示する場合
の画像表示用のメモリとして用いられる。

【０００３】このようなデュアルポートメモリにおいて
は、ＲＡＭからＳＡＭへのデータの転送が行なわれる。
そのデータの転送方法には、ノーマルリード転送と呼ば
れる方法と、スプリットリード転送と呼ばれる方法とが
ある。

【０００４】ノーマルリード転送は、複数行および複数
列に配列されたメモリセルを有するＲＡＭの１行分のデ
ータを一括的にＳＡＭに転送する転送方法である。スプ
リットリード転送は、ＲＡＭの１行分のデータのうちの
上位側のビットのデータを記憶する上位ビット用のＳＡ
Ｍと、ＲＡＭの１行分のデータのうちの下位ビット側の
データを記憶する下位ビット用のＳＡＭとに分割された
ＳＡＭを有するデュアルポートメモリにおいて行なわれ
る。このスプリットリード転送は、上位用および下位用
のＳＡＭのうちの一方のＳＡＭのシリアルリード時に、
他方のＳＡＭへＲＡＭのデータを転送する転送方法であ
る。

【０００５】このスプリットリード転送によれば、完全
非同期のデュアルポートアクセスを実現でき、さらに、
ＣＲＴ等の画像表示装置に対するメモリサイズを最適化
できる。

【０００６】また、このようなデュアルポートメモリに
おいては、スプリットリード転送時において、上位ビッ
ト用のＳＡＭおよび下位ビット用のＳＡＭの各々を、全
アドレスに対して１／２ⁿ 個のアドレス領域に分割し、
画像表示装置に対するメモリサイズの最適化をより細か
く行なうことができる機能であるストップレジスタ機能
を有するものがある。

【０００７】次に、デュアルポートメモリの具体例を説
明する。ここでは、ＲＡＭがダイナミックランダムアク
セスメモリ（以下、ＤＲＡＭと呼ぶ）であり、ＳＡＭが
データレジスタである場合について説明する。図４は、
従来のデュアルポートメモリの構成を示すブロック図で
ある。

【０００８】図４を参照して、このデュアルポートメモ
リ１０は、ＤＲＡＭを構成するメモリセルアレイ２、デ
ータレジスタ８１，８２、アドレスバッファ４、行デコ
ーダ５１、列デコーダ５２、アドレスポインタ５３、ス
トップアドレスレジスタ６、シリアルセレクタ７、セン
スアンプおよび入出力コントロール回路２１、データ入
出力バッファ９１、シリアルバッファ９２およびタイミ
ング発生回路９３を含む。

【０００９】さらに、このデュアルポートメモリ１は、
入力用および出力用の端子として、ランダムデータ入出
力ポート１１、シリアルデータ入出力ポート１２、アド
レス入力端子１３、制御信号入力端子１０１〜１０７、
スペシャルファンクション出力端子１０８、電源端子１
０９および接地端子１１０を含む。

【００１０】ランダムデータ入出力ポート１１は、複数
の入力端子を有し、データＷＩＯ₀〜ＷＩＯ_j が入出力
される。シリアルデータ入出力ポート１２は、複数の端
子を有し、データＳＩＯ₀ 〜ＳＩＯ_j が入出力される。
アドレス入力ポート１３は、複数の端子を有し、アドレ
ス入力信号Ａ０〜Ａｉが入力される。

【００１１】入力端子１０１は、行アドレスストローブ
信号／ＲＡＳを受ける。入力端子１０２は、列アドレス
ストローブ信号／ＣＡＳを受ける。入力端子１０３は、
書込指定信号／ＷＢ・／ＷＥを受ける。入力端子１０４
は、データトランスファ・出力イネーブル信号／ＤＴ・
／ＯＥを受ける。

【００１２】入力端子１０５は、シリアルコントロール
信号ＳＣを受ける。入力端子１０６は、シリアルイネー
ブル信号／ＳＥを受ける。入力端子１０７は、スペシャ
ルファンクション指定信号ＤＳＦ１を受ける。出力端子
１０８は、スペシャルファンクション信号ＱＳＦが出力
される。

【００１３】電源端子１０９は、電源電位Ｖｃｃを受け
る。接地端子１１０は、接地電位Ｖｓｓを受ける。

【００１４】タイミング発生回路９３は、入力端子１０
１〜１０７からそれぞれ行アドレスストローブ信号／Ｒ
ＡＳおよび列アドレスストローブ信号／ＣＡＳ等の制御
信号を受け、それらの制御信号に応答してデュアルポー
トメモリ１０の内部回路の制御のための内部クロック信
号を発生する。その内部クロック信号は、デュアルポー
トメモリ１内の各内部回路に供給される。

【００１５】アドレス入力ポート１３から入力されたア
ドレス信号Ａ０〜Ａｉは、アドレスバッファ４を介して
内部のアドレスとして行デコーダ５１、列デコーダ５
２、アドレスポインタ５３およびストップアドレスレジ
スタ６に与えられる。

【００１６】メモリセルアレイ２は、複数行および複数
列に配列された複数のメモリセル（図示せず）を有す
る。行デコーダ５１および列デコーダ５２は、与えられ
たアドレスに応じて、メモリセルアレイ２内において書
込または読出を行なうメモリセルを選択する。

【００１７】ランダムデータ入出力ポート１１から入力
されたデータは、データ入出力バッファ９１と、センス
アンプおよび入出力コントロール回路２１とを介して、
メモリセルアレイ２における選択されたメモリセルに書
込まれる。一方、選択されたメモリセルから読出された
データは、センスアンプ入出力コントロール回路２１、
データ入出力バッファ９１およびランダムデータ入出力
ポート１１を介して外部に出力される。

【００１８】メモリセルアレイ２からデータレジスタ８
１および８２には、メモリセルアレイ２の１行の全ビッ
トのデータもしくは１行のうちの上位ビット側のデータ
または下位ビット側のデータが転送される。

【００１９】シリアルセレクタ７は、データレジスタ８
１および８２に転送されたデータの読出アドレスを指定
する。アドレスポインタ５３は、与えられたアドレスに
応じてシリアルセレクタ７が指定する読出アドレスのう
ちの読出を開始するアドレスである読出開始アドレスを
指定する。ストップアドレスレジスタ６は、与えられた
アドレスに応答して、シリアルセレクタ７が指定する読
出アドレスのうちの読出を終了するアドレスである読出
最終アドレスを指定する。このように読出最終アドレス
が指定されることにより、データレジスタ８１，８２の
各々のアドレスが任意の数に分割される。

【００２０】データレジスタ８１および８２からシリア
ルに読出されたデータは、シリアルバッファ９２および
シリアルデータ入出力ポート１２を介して外部に出力さ
れる。

【００２１】次に、詳細な動作説明の前に、ストップア
ドレスレジスタ６によるデータレジスタ８１および８２
のアドレスの分割例について具体的に説明する。

【００２２】図５は、入力されるアドレスと、データレ
ジスタ８１および８２のそれぞれの分割数との関係を示
す模式図である。この図５においては、アドレスと、分
割数と、データレジスタの分割状態との関係が関連付け
て図示される。

【００２３】図４および図５を参照して、ストップレジ
スタ機能におけるストップレジスタセットサイクル（ス
トップアドレスレジスタ６にデータレジスタ８１および
８２のアドレスの分割数をセットするためのサイクル）
において、アドレス入力ポート１３にアドレス信号Ａ０
〜Ａｉが入力されると、特定のアドレスがアドレスバッ
ファ４を介してストップアドレスレジスタ６に与えられ
る。ここでは、入力されるアドレスＡ０〜ＡｉのうちＡ
ａ〜Ａｄがデータレジスタ８１および８２のアドレスの
分割数のセットに用いられる場合を仮定する。

【００２４】この場合は、たとえば、アドレスＡａ〜Ａ
ｄの４ビットがストップアドレスレジスタ６における分
割数のセットのために使用される。具体的な分割状態は
次のとおりである。アドレスＡｄ〜Ａａが“１１１１”
の場合には、分割数が１／２になる。それらのアドレス
が“０１１１”の場合は、分割数が１／４になる。それ
らのアドレスが“００１１”の場合は、分割数が１／８
になる。それらのアドレスが“０００１”の場合は、分
割数が１／１６になる。それらのアドレスが“０００
０”の場合は、分割数が１／３２になる。

【００２５】このデュアルポートメモリ１０では、デー
タレジスタ８１および８２に対応して１つのストップア
ドレスレジスタ６が設けられているため、データレジス
タ８１および８２のアドレスの分割数が等しくなる。

【００２６】次に、デュアルポートメモリ１０における
シリアルリードに関する動作を詳細に説明する。図６
は、ストップレジスタ機能を説明するための制御信号
（行アドレスストローブ信号／ＲＡＳ等）と、データレ
ジスタ８１，８２の読出動作との関係を示す模式図であ
る。以下、図４および図６を参照してストップレジスタ
機能について説明する。

【００２７】図６においては、制御信号である行アドレ
スストローブ信号／ＲＡＳ、列アドレスストローブ信号
／ＣＡＳおよびスペシャルファンクション指定信号ＤＳ
Ｆ１等の制御信号のタイミングチャートと、データレジ
スタ８１および８２のそれぞれの読出状態とが関連付け
て示される。特に、データレジスタ８１および８２の読
出状態については、各データレジスタのアドレスが分割
される状況および各データレジスタのシリアルリードが
実行される状況が時間経過（図面の上方向から下方向）
に従って示される。

【００２８】さらに詳細に説明すると、図６において
は、データレジスタ８１および８２の各々について、上
下方向に並ぶブロックの各々が、あるタイミングにおけ
るアドレスの分割状況およびシリアルリード状況を示し
ている。さらに、シリアルリードの進行状況は、図中の
破線の矢印で示され、データレジスタ８１および８２の
間の読出アドレスのジャンプ（切換）は、実線の矢印で
示される。

【００２９】ストップレジスタ機能は、ストップレジス
タセットサイクルの実行の開始に従って開始される。ま
ず、ストップレジスタセットサイクルを説明する。

【００３０】行アドレスストローブ信号／ＲＡＳの立下
がり時において、列アドレスストローブ信号／ＣＡＳが
Ｌレベルであり、かつ、スペシャルファンクション指定
信号ＤＳＦ１がＨレベルである場合に、ストップレジス
タセットサイクルが開始される。そして、そのサイクル
の開始時に、アドレスバッファ４に与えられた特定のア
ドレス信号に応じたストップアドレスがストップアドレ
スレジスタ６にセットされる。これにより、シリアルセ
レクタ７の読出アドレスに関する読出最終アドレスが指
定されるので、データレジスタ８１および８２のアドレ
スがともに所定数に分割される。図６の場合は、それぞ
れ４分割される。

【００３１】その後、ノーマルリード転送サイクルが実
行される。ノーマルリード転送サイクルは、データレジ
スタ８１および８２の初期状態を設定するためのイニシ
ャルリード転送を行なうサイクルである。このノーマル
リード転送サイクルにおいては、データレジスタ８１お
よび８２が、メモリセルアレイ２の１行に相当し、一体
のデータレジスタであるとみなされる。

【００３２】このノーマルリード転送サイクルでは、イ
ニシャルリード転送として、ノーマルリード転送サイク
ルが実行される。これにより、メモリセルアレイ２の１
行分のデータがデータレジスタ８１および８２へ転送さ
れる。その転送の際において、列アドレスストローブ信
号／ＣＡＳによってストローブされたアドレスに応じて
アドレスポインタ５３にデータレジスタ８１に関連する
読出開始アドレスＡＳ１がセットされる。

【００３３】データレジスタ８１および８２にデータが
転送された後、シリアルセレクタ７の動作によって、前
述のようにアドレスポインタ５３にセットされた読出開
始アドレスＡＳ１からデータレジスタ８１のシリアルリ
ードが開始される。

【００３４】そして、次に、スプリットリード転送サイ
クルが実行される。このスプリットリード転送サイクル
では、データがシリアルリードされていない側のデータ
レジスタにメモリセルアレイ２のデータが転送される。
すなわち、この場合には、メモリセルアレイ２の１行分
のデータにおける上位ビット側のデータがデータレジス
タ８２に転送される。

【００３５】この場合においては、列アドレスストロー
ブ信号／ＣＡＳによってストローブされたアドレスに応
じて、アドレスポインタ５３にデータレジスタ８２に関
連する読出開始アドレスＡＳ２がセットされる。

【００３６】そして、データレジスタ８１のシリアルリ
ードが進み、シリアルセレクタ７によって指定される読
出アドレスが、ストップアドレスレジスタ６にセットさ
れた読出最終アドレスＡＥ１まで到達すると、シリアル
セレクタ７からデータレジスタ８１および８２に、読出
アドレスをジャンプさせる命令が送られる。

【００３７】その命令によって、読出アドレスが、デー
タレジスタ８１の読出最終アドレスＡＥ１からデータレ
ジスタ８２の読出開始アドレスＡＳ２までジャンプさせ
られる。これにより、データレジスタ８２において、読
出開始アドレスＡＳ２を起点としてデータレジスタ８２
の最終読出アドレスＡＥ２までのシリアルリードが開始
される。

【００３８】その後、データレジスタ８１を転送先とし
たスプリットリード転送サイクルと、データレジスタ８
２を転送先としたスプリットリード転送サイクルとが繰
り返し実行されることにより、一方のデータレジスタか
らシリアルリードが行なわれている最中に、他方のデー
タレジスタに、メモリアレイ２からのデータが転送され
る動作が繰り返し行なわれる。

【００３９】このような動作が行なわれるストップレジ
スタ機能によれば、下位ビット用のデータレジスタ８１
および上位ビット用のデータレジスタ８２の各々のアド
レスをともに１／２ⁿ 個のアドレス領域に分割すること
ができる。このように、データレジスタ８１および８２
の各々において全アドレスを複数のアドレスの領域に分
割できるため、シリアルリードされたデータが送られる
先の画像表示装置に対するＳＡＭのメモリサイズを最適
化することができる。

【００４０】

【発明が解決しようとする課題】しかし、従来のデュア
ルポートメモリにおいては、上位ビット用のＳＡＭと、
下位ビット用のＳＡＭとのアドレスの分割数を独立に制
御することができないという問題があった。このよう
に、上位ビット用のＳＡＭと、下位ビット用のＳＡＭと
の分割を独立的に制御できないと、たとえば、長いビッ
ト長のデータと、短いビット長のデータとを繰り返し画
像表示装置に描画することができないことになり、メモ
リサイズの最適化を細かく行なえないという問題が生じ
る。

【００４１】この発明はこのような問題を解決するため
になされたものであり、画像表示装置に対応するメモリ
サイクルの最適化を細かく行なうことが可能なデュアル
ポート型の半導体記憶装置を提供することを目的とす
る。

【００４２】この発明の他の目的は、デュアルポート型
の半導体記憶装置の上位ビット用のＳＡＭと、下位ビッ
ト用のＳＡＭとでアドレスの分割数を独立的に制御する
ことを可能にすることである。

【００４３】

【課題を解決するための手段】請求項１に記載の本発明
は、第１および第２のデータポート、ランダムアクセス
メモリ、第１および第２のシリアルアクセスメモリ、第
１および第２の読出アドレス指定手段ならびに第１およ
び第２の最終アドレス指定手段を備える。

【００４４】第１のデータポートにおいては、データが
入出力される。第２のデータポートにおいては、少なく
ともデータが出力される。

【００４５】ランダムアクセスメモリは、第１のデータ
ポートを介して入出力されるデータの書込および読出を
ランダムに行なう。第１および第２のシリアルアクセス
メモリは、ランダムアクセスメモリに記憶されたデータ
の一部が交互に転送され、転送されたデータを交互に第
２のデータポートを介してシリアルに読出す。

【００４６】第１および第２の読出アドレス指定手段
は、第１および第２のシリアルアクセスメモリにそれぞ
れ対応して設けられ、各々が、対応するシリアルアクセ
スメモリにおけるデータを読出すアドレスを指定する。

【００４７】第１および第２の最終アドレス指定手段
は、第１および第２の読出アドレス指定手段にそれぞれ
対応して設けられ、各々が、対応するシリアルアクセス
メモリのアドレスを分割するためのアドレス分割数を示
す情報を外部から受け、そのアドレス分割数に応じて、
対応する読出アドレス指定手段が一連のデータの読出に
おいて指定する分割されたアドレスの最終アドレスを指
定する。

【００４８】請求項２に記載の本発明は、請求項１に記
載の発明において、第１の最終アドレス指定手段が受け
るアドレス分割数を示す情報と、第２の最終アドレス指
定手段が受けるアドレス分割数を示す情報との分割数が
異なることを特徴とする。

【００４９】請求項３に記載の本発明は、請求項１また
は２に記載の発明において、アドレス分割数を示す情報
がアドレス入力信号であることを特徴とする。

【００５０】

【作用】請求項１に記載の本発明によれば、１つのラン
ダムアクセスメモリに対応して第１および第２のシリア
ルアクセスメモリが設けられる。ランダムアクセスメモ
リから第１および第２のシリアルアクセスメモリへ交互
にデータが転送される。すなわち、一方のシリアルアク
セスメモリにデータが転送されている際には、他方のシ
リアルアクセスメモリにデータが転送されない。

【００５１】第１のシリアルアクセスメモリのデータを
読出す場合の読出のアドレスは、第１のアドレス指定手
段によって指定される。第２のシリアルアクセスメモリ
のデータを読出す場合の読出アドレスは、第２のアドレ
ス指定手段によって指定される。

【００５２】第１のシリアルアクセスメモリにおける一
連のデータの読出時の最終アドレスは、第１の最終アド
レス指定手段によって指定される。このような最終アド
レスの指定によって、第１のシリアルアクセスメモリの
アドレスが任意の数に分割される。

【００５３】第２のシリアルアクセスメモリにおける一
連のデータの読出時の最終アドレスは、第２の最終アド
レス指定手段によって指定される。このようなアドレス
の指定によって第２のシリアルアクセスメモリのアドレ
スが任意の数に分割される。

【００５４】このように、第１のシリアルアクセスメモ
リの分割数と、第２のシリアルアクセスメモリの分割数
とを個別に指定することができる。

【００５５】請求項２に記載の本発明によれば、請求項
１に記載の発明において、第１および第２の読出アドレ
ス指定手段の各々が受けるアドレス分割数を示す情報
は、分割数が異なるため、第１および第２のシリアルア
クセスメモリのアドレスは、異なる分割数で分割され
る。

【００５６】請求項３に記載の本発明によれば、請求項
１または２に記載の発明において、アドレス分割数がア
ドレス入力信号であるため、対応するアドレス入力信号
に応じて第１および第２のシリアルアクセスメモリが個
別に分割される。

【００５７】

【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。

【００５８】図１は、この発明が適用される半導体記憶
装置であるデュアルポートメモリの構成を示すブロック
図である。この図１において図４と共通するものには同
一の参照符号を付し適宜その説明を省略する。

【００５９】図１のデュアルポートメモリ１が図４のも
のと異なるのは、データレジスタ８１および８２の各々
に対応してシリアルセレクタおよびストップアドレスレ
ジスタが設けられていることである。すなわち、データ
レジスタ８１に対応してシリアルセレクタ７１およびス
トップアドレスレジスタ６１が設けられ、データレジス
タ８２に対応して、シリアルセレクタ７２およびストッ
プアドレスレジスタ６２が設けられる。

【００６０】ストップアドレスレジスタ６１および６２
は、各々が、アドレスバッファ４からアドレスを受け、
その受けたアドレスに応じて、対応するシリアルセレク
タが指定する読出最終アドレスを指定する。

【００６１】シリアルセレクタ７１および７２は、各々
が、アドレスポインタ５３から読出開始アドレスの情報
を受けるとともに、対応するシリアルセレクタから読出
最終アドレスの情報を受ける。そして、シリアルセレク
タ７１および７２の各々は、設定された読出開始アドレ
スから読出最終アドレスまでの間のアドレスを順次読出
アドレスとして指定する。

【００６２】このように、シリアルセレクタ７１および
７２の各々においては、対応するストップアドレスレジ
スタによって個別に読出最終アドレスが指定されるの
で、対応するデータレジスタのアドレスは、任意の数の
アドレスの領域に分割される。したがって、データレジ
スタ８１および８２は、異なる分割数でアドレスが分割
され得る。

【００６３】次に、全体的な動作説明の前に、ストップ
アドレスレジスタ６１および６２によるデータレジスタ
８１および８２のアドレスの分割例について具体的に説
明する。

【００６４】図２は、入力されるアドレスと、データレ
ジスタ８１および８２のそれぞれの分割数との関係を示
す模式図である。この図２においては、アドレスと、分
割数と、データレジスタの分割状態との関係が関連付け
て図示される。

【００６５】図１および図２を参照して、ストップレジ
スタセットサイクルにおいて、アドレス入力ポート１３
にアドレス信号Ａ０〜Ａｉが入力されると、そのアドレ
スがアドレスバッファ４を介してストップアドレスレジ
スタ６１および６２に与えられる。ここでは、入力され
るアドレスＡ０〜ＡｉがたとえばＡ０〜Ａ８である場合
を仮定する。

【００６６】この場合は、たとえば、アドレスＡ０〜Ａ
３の４ビットが下位用のストップアドレスレジスタ６１
における分割数のセットのために使用される。そして、
アドレスＡ４〜Ａ７が上位用のストップアドレスレジス
タ６２における分割数のセットのために使用される。

【００６７】具体的な分割状態は次のとおりである。ア
ドレスＡ７〜Ａ４またはアドレスＡ３〜Ａ０が“１１１
１”の場合には、分割数が１になる。それらのアドレス
が“０１１１”の場合は、分割数が１／２になる。それ
らのアドレスが“００１１”の場合は、分割数が１／４
になる。それらのアドレスが“０００１”の場合は、分
割数が１／８になる。それらのアドレスが“００００”
の場合は、分割数が１／１６になる。

【００６８】このデュアルポートメモリ１では、各デー
タレジスタに対応してシリアルセレクタおよびストップ
アドレスレジスタが設けられているため、このようにデ
ータレジスタ８１および８２のアドレスの分割数を独立
的に制御することができる。

【００６９】次に、このデュアルポートメモリ１におけ
るシリアルリードに関する動作を詳細に説明する。図３
は、ストップレジスタ機能を説明するための制御信号
（行アドレスストローブ信号／ＲＡＳ等）と、データレ
ジスタ８１および８２の読出動作との関係を示す模式図
である。図３は、従来例で説明した図６に対応するもの
である。

【００７０】図３においては、行アドレスストローブ信
号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよび
スペシャルファンクション指定信号ＤＳＦ１等の制御信
号のタイミングチャートと、データレジスタ８１および
８２のそれぞれの読出状態とが関連付けて示される。特
に、データレジスタ８１および８２の読出状態について
は、各データレジスタのアドレスが分割される状況およ
び各データレジスタのシリアルリードが実行される状況
が時間経過（図面の上方向から下方向）に従って示され
る。

【００７１】さらに詳細に説明すると、図３において
は、データレジスタ８１および８２の各々について、上
下方向に並ぶブロックの各々が、あるタイミングにおけ
るアドレスの分割状態およびシリアルリード状態を示し
ている。シリアルリード状態の進行状況は、破線の矢印
で示され、データレジスタ８１および８２の間の読出ア
ドレスのジャンプ（切換）は、実線の矢印で示される。

【００７２】以下、図１および図３を参照して説明す
る。この実施例によるデュアルポートメモリ１において
も、従来例に示したようなストップレジスタセットサイ
クル、ノーマルリード転送サイクルおよびスプリットリ
ード転送サイクルが実行される。

【００７３】ストップレジスタ機能は、ストップレジス
タセットサイクルの実行の開始に従って開始される。ま
ず、ストップレジスタセットサイクルを説明する。

【００７４】行アドレスストローブ信号／ＲＡＳの立下
がり時において、列アドレスストローブ信号／ＣＡＳが
Ｌレベルであり、かつ、スペシャルファンクション指定
信号ＤＳＦ１がＨレベルである場合に、ストップレジス
タセットサイクルが開始される。

【００７５】そして、そのストップレジスタセットサイ
クルの開始時に、アドレスバッファ４に与えられたアド
レス信号Ａ０〜Ａｉに応じた読出最終アドレスがストッ
プアドレスレジスタ６１および６２にセットされる。

【００７６】これにより、データレジスタ８１および８
２のアドレスが所定数に分割される。図３の場合には、
データレジスタ８１のアドレスが４分割され、データレ
ジスタ８２のアドレスが８分割される。

【００７７】その後、ノーマルリード転送サイクルが実
行される。ノーマルリード転送サイクルは、データレジ
スタ８１および８２の初期状態を設定するためのイニシ
ャルリード転送を行なうサイクルである。このノーマル
リード転送サイクルにおいては、データレジスタ８１お
よび８２が、メモリセルアレイ２の１行に相当し、一体
のデータレジスタであるとみなされる。

【００７８】このノーマルリード転送サイクルでは、イ
ニシャルリード転送として、ノーマルリード転送サイク
ルが実行される。これにより、メモリセルアレイ２の１
行分のデータがデータレジスタ８１および８２へ転送さ
れる。その転送の際において、列アドレスストローブ信
号／ＣＡＳによってストローブされたアドレスに応じて
アドレスポインタ５３に読出開始アドレスがセットされ
る。

【００７９】データレジスタ８１および８２にデータが
転送された後、データレジスタ８１において、前述のよ
うにアドレスポインタ５３にセットされた読出開始アド
レスＡＳ１からシリアルリードが開始される。

【００８０】そして、次に、スプリットリード転送サイ
クルが実行される。そのスプリットリード転送サイクル
では、データがシリアルリードされていない側のデータ
レジスタにメモリセルアレイ２のデータが転送される。
すなわち、この場合には、メモリセルアレイ２の１行分
のデータのうちの上位側ビットのデータがデータレジス
タ８２に転送される。この場合においては、列アドレス
ストローブ信号／ＣＡＳによってストローブされたアド
レスに応じてアドレスポインタ５３に読出開始アドレス
ＡＳ２がセットされる。

【００８１】そして、図３において破線の矢印で示され
るようにデータレジスタ８１のシリアルリードが進み、
読出アドレスが、ストップレジスタ６１にセットされた
読出最終アドレスＡＥ１まで到達すると、シリアルセレ
クタ７１からデータレジスタ８１に、読出アドレスをジ
ャンプさせる命令が送られる。

【００８２】その命令によって、その時点で指定されて
いる読出アドレスが、データレジスタ８１の読出最終ア
ドレスＡＥ１からデータレジスタ８２の読出開始アドレ
スＡＳ２までジャンプさせられる。これにより、データ
レジスタ８２において、読出開始アドレスＡＳ２を起点
としてデータレジスタ８２の読出最終アドレスＡＥ２ま
でのシリアルリードが行なわれる。

【００８３】その後、データレジスタ８１を転送先とし
たスプリットリード転送サイクルと、データレジスタ８
２を転送先としたスプリットリード転送サイクルとが交
互に繰り返し実行されることにより、一方のデータレジ
スタからシリアルリードが行なわれている最中に、他方
のデータレジスタに、メモリセルアレイ２からのデータ
が転送される動作が繰り返し行なわれる。

【００８４】このような動作が行なわれるこの実施例の
ストップレジスタ機能によれば、下位ビット用のデータ
レジスタ８１および上位ビット用のデータレジスタ８２
の各々のアドレスを１／２ⁿ の数の領域に分割すること
ができる。その分割数は、ストップアドレスレジスタ６
１および６２によってそれぞれ独立的に制御できるた
め、ＣＲＴ等の画像表示装置に対するＳＡＭ（データレ
ジスタ８１および８２）のメモリサイズを最適化でき
る。

【００８５】さらに、この実施例によるデュアルポート
メモリ１においては、ストップレジスタ機能において、
下位ビット用のＳＡＭ（データレジスタ８１）および上
位ビット用のＳＡＭ（データレジスタ８２）の分割数を
独立的に設定できることにより、次のような特徴的な効
果を得ることができる。

【００８６】すなちわ、ＣＲＴ等の画像表示装置に対す
るメモリサイズの最適化をより細かく行なうことができ
る。具体的には、長いビット長のデータと、短いビット
長のデータとを繰り返しＣＲＴ等の画像表示装置に描画
する場合に、メモリサイズの最適化を十分に行なうこと
ができる。

【００８７】なお、この実施例においては、ノーマルリ
ード転送サイクルにおいてアドレスポインタ５３にセッ
トされた読出開始アドレスが下位ビット用のデータレジ
スタ６１の読出開始アドレスとなる場合を説明した。し
かし、それに限らず、ノーマルリード転送サイクルにお
いてアドレスポインタ５３にセットされる読出開始アド
レスは、上位ビット用のデータレジスタ８２の読出開始
アドレスとなるようにしてもよい。その場合において
も、この実施例で説明したスプリットリード転送サイク
ルを実行すれば、この実施例と同様にデュアルポートメ
モリ１が動作する。

【００８８】

【発明の効果】請求項１に記載の本発明によれば、第１
および第２の最終アドレス指定手段によって、第１のシ
リアルアクセスメモリの分割数と、第２のシリアルアク
セスメモリの分割数とを個別に指定できるようにしたた
めに、上位用のＳＡＭの分割数と、下位用のＳＡＭの分
割数とを独立的に制御することができる。その結果、Ｃ
ＲＴ等の画像表示装置に対するメモリサイズの最適化を
より細かく、より効率的に行なうことができる。

【００８９】請求項２に記載の本発明によれば、第１お
よび第２の読出アドレス指定手段の各々が受けるアドレ
ス分割数を示す情報において分割数が異なるため、第１
および第２のシリアルアクセスメモリのアドレスを異な
る分割数で分割することができる。その結果、長いビッ
ト長のデータと、短いビット長のデータとを繰り返し画
像表示装置に描画する場合において、メモリサイズの最
適化をより細かく行なうことができる。

【００９０】請求項３に記載の本発明によれば、アドレ
ス分割数を示す情報が、アドレス入力信号であるため、
対応するアドレス入力信号に応じて第１および第２のシ
リアルアクセスメモリのアドレスを個別に分割すること
ができる。

【図面の簡単な説明】

【図１】 この発明が適用される半導体記憶装置である
デュアルポートメモリの構成を示すブロック図である。

【図２】 この発明の実施例によるデュアルポートメモ
リにおける入力されるアドレスと、各データレジスタの
分割数との関係を示す模式図である。

【図３】 この発明の実施例によるデュアルポートメモ
リにおけるストップレジスタ機能を説明するための制御
信号とデータレジスタの読出動作との関係を示す模式図
である。

【図４】 従来のデュアルポートメモリの構成を示すブ
ロック図である。

【図５】 従来のデュアルポートメモリにおける入力さ
れるアドレスと、各データレジスタの分割数との関係を
示す模式図である。

【図６】 従来のデュアルポートメモリにおけるストッ
プレジスタ機能を説明するための制御信号と、データレ
ジスタの読出動作との関係を示す模式図である。

【符号の説明】

１ デュアルポートメモリ、２ メモリセルアレイ、６
１，６２ ストップアドレスレジスタ、７１，７２ シ
リアルセレクタ、８１，８２ データレジスタ、ＡＥ
１，ＡＥ２ 読出最終アドレス。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データが入出力される第１のデータポー
   トと、 少なくともデータが出力される第２のデータポートと、 前記第１のデータポートを介して入出力されるデータの
   書込および読出をランダムに行なうランダムアクセスメ
   モリと、 前記ランダムアクセスメモリに記憶されたデータの一部
   が交互に転送され、転送されたデータを交互に前記第２
   のデータポートを介してシリアルに読出す第１および第
   ２のシリアルアクセスメモリと、 前記第１および第２のシリアルアクセスメモリにそれぞ
   れ対応して設けられ、各々が、対応するシリアルアクセ
   スメモリにおけるデータを読出すアドレスを指定する第
   １および第２の読出アドレス指定手段と、 前記第１および第２の読出アドレス指定手段にそれぞれ
   対応して設けられ、各々が、対応するシリアルアクセス
   メモリのアドレスを分割するためのアドレス分割数を示
   す情報を外部から受け、そのアドレス分割数に応じて、
   対応する読出アドレス指定手段が一部のデータの読出に
   おいて指定する分割されたアドレスの最終アドレスを指
   定する第１および第２の最終アドレス指定手段とを備え
   た、半導体記憶装置。
2. 【請求項２】 前記第１の最終アドレス指定手段が受け
   る前記アドレス分割数を示す情報と、前記第２の最終ア
   ドレス指定手段が受ける前記アドレス分割数を示す情報
   とは、分割数が異なる、請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記アドレス分割数を示す情報は、アド
   レス入力信号である、請求項１または２記載の半導体記
   憶装置。