JPH0799492B2 - ビツトシフト装置 - Google Patents
ビツトシフト装置Info
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- JPH0799492B2 JPH0799492B2 JP60276002A JP27600285A JPH0799492B2 JP H0799492 B2 JPH0799492 B2 JP H0799492B2 JP 60276002 A JP60276002 A JP 60276002A JP 27600285 A JP27600285 A JP 27600285A JP H0799492 B2 JPH0799492 B2 JP H0799492B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はビツトシフト装置に関し、特に連続して入力す
るｎビツトデータの系列からｍビツトシフトしたｎビツ
トデータの系列をリアルタイムに得るビツトシフト装置
に関する。
るｎビツトデータの系列からｍビツトシフトしたｎビツ
トデータの系列をリアルタイムに得るビツトシフト装置
に関する。
［従来の技術］ 従来、小容量のビツトシフト回路（例えば米国フエアチ
ヤイルド社製の４ビツトシフタF350）は知られている
が、大容量の連続して入力するｎビツトデータの系列か
らｍビツトシフトしたｎビツトデータの系列をリアルタ
イムに得るビツトシフト装置は存在しなかつた。仮に、
大容量の連続して入力するｎビツトデータの系列をｍビ
ツトだけ待つて頭出しをし、その後にｎビツトづつ区切
つたｎビツトデータの系列を出力するようなビツトシフ
ト装置を考えることもできるが、しかしこれでは頭出し
の時間が一定しないから、リアルタイムの要求には応じ
得ない。
ヤイルド社製の４ビツトシフタF350）は知られている
が、大容量の連続して入力するｎビツトデータの系列か
らｍビツトシフトしたｎビツトデータの系列をリアルタ
イムに得るビツトシフト装置は存在しなかつた。仮に、
大容量の連続して入力するｎビツトデータの系列をｍビ
ツトだけ待つて頭出しをし、その後にｎビツトづつ区切
つたｎビツトデータの系列を出力するようなビツトシフ
ト装置を考えることもできるが、しかしこれでは頭出し
の時間が一定しないから、リアルタイムの要求には応じ
得ない。
［発明が解決しようとする問題点］ 本発明は上述した従来技術を背景になされたものであつ
て、その目的とする所は、簡単な構成で大容量の連続し
て入力するｎビツトデータの系列からｍビツトシフトし
たｎビツトデータの系列をリアルタイムに得るビツトシ
フト装置を提供することにある。
て、その目的とする所は、簡単な構成で大容量の連続し
て入力するｎビツトデータの系列からｍビツトシフトし
たｎビツトデータの系列をリアルタイムに得るビツトシ
フト装置を提供することにある。
［問題点を解決するための手段］ この問題を解決する一手段として、例えば第１図［詳細
は第４図（ａ），（ｂ）］に示す実施例のビツトシフト
装置は、例えば連続して入力する16ビツトデータの系列
D0〜D256のうち先ずD16〜D31,D32〜D47,D48〜D63をシー
ケンシヤルに保持するバツフア手段２−1,2−2,2−３
と、シフト数発生回路６の発生するシフト数Ｓ＝S0〜S3
に従つて第１のビツトシフト手段4,5の出力するデータ
ビツトBL0〜BL15（始めはD0〜D15）及び第２のビツトシ
フト手段３の出力するデータビツトBH0〜BH15をＳビツ
トだけパラレルシフトする第１のビツトシフト手段４
と、前記シフト数Ｓを累積加算した加算結果のキヤリー
CRYと余りのシフト数Ｚ＝Z0〜Z3を出力する４ビツト（1
6＝24）の累積演算手段７−1,7−２と、前記累積演算手
段出力の余りのシフト数Ｚに従つて前記バツフア手段の
保持する第１及び第２のビツトデータD16〜D31,D32〜D4
7をＺビツトだけパラレルシフトする第２のビツトシフ
ト手段３と、前記累積演算手段出力のキヤリーCRY＝１
に従つて前記第２のビツトシフト手段３に入力するデー
タビツトD16〜D31,D32〜D47を16ビツト分更新してD32〜
D47,D48〜D63とする入力データ更新手段７を備える。
は第４図（ａ），（ｂ）］に示す実施例のビツトシフト
装置は、例えば連続して入力する16ビツトデータの系列
D0〜D256のうち先ずD16〜D31,D32〜D47,D48〜D63をシー
ケンシヤルに保持するバツフア手段２−1,2−2,2−３
と、シフト数発生回路６の発生するシフト数Ｓ＝S0〜S3
に従つて第１のビツトシフト手段4,5の出力するデータ
ビツトBL0〜BL15（始めはD0〜D15）及び第２のビツトシ
フト手段３の出力するデータビツトBH0〜BH15をＳビツ
トだけパラレルシフトする第１のビツトシフト手段４
と、前記シフト数Ｓを累積加算した加算結果のキヤリー
CRYと余りのシフト数Ｚ＝Z0〜Z3を出力する４ビツト（1
6＝24）の累積演算手段７−1,7−２と、前記累積演算手
段出力の余りのシフト数Ｚに従つて前記バツフア手段の
保持する第１及び第２のビツトデータD16〜D31,D32〜D4
7をＺビツトだけパラレルシフトする第２のビツトシフ
ト手段３と、前記累積演算手段出力のキヤリーCRY＝１
に従つて前記第２のビツトシフト手段３に入力するデー
タビツトD16〜D31,D32〜D47を16ビツト分更新してD32〜
D47,D48〜D63とする入力データ更新手段７を備える。
［作用］ かかる第１図の構成において、例えば連続して入力する
16ビツトデータの系列をD0〜D15,D16〜D31,…とし、こ
れを18ビツトシフトした16ビツトデータの系列D18〜D3
3,D34〜D49,…を得る場合は、先ずレジスタ５には第１
の16ビツト入力データD0〜D15が、レジスタ２−1,2−2,
2−３には第２〜第４の16ビツト入力データD16〜D31,D3
2〜D47,D48〜D63が夫々格納される。
16ビツトデータの系列をD0〜D15,D16〜D31,…とし、こ
れを18ビツトシフトした16ビツトデータの系列D18〜D3
3,D34〜D49,…を得る場合は、先ずレジスタ５には第１
の16ビツト入力データD0〜D15が、レジスタ２−1,2−2,
2−３には第２〜第４の16ビツト入力データD16〜D31,D3
2〜D47,D48〜D63が夫々格納される。
一方、４ビツトの累積加算手段７−1,7−２は直前のシ
フト数Ｓ′までを累積加算した加算結果として始めはキ
ヤリーCRY＝０と余りのシフト数Ｚ＝０を出力してい
る。従つて、第２のビツトシフト手段３は累積加算手段
出力の余りのシフト数０に従つて第２及び第３の入力デ
ータビツトD16〜D31,D32〜D47を０ビツトだけパラレル
シフトし、ラインBH0〜BH15にD16〜D31を出力してい
る。即ち、第１のシフト回路４の一方の入力に帰還され
る16ビツトデータBL0〜BL15（始めはD0〜D15）に対して
ずれの無い16ビツトデータD16〜D31を提供している。
フト数Ｓ′までを累積加算した加算結果として始めはキ
ヤリーCRY＝０と余りのシフト数Ｚ＝０を出力してい
る。従つて、第２のビツトシフト手段３は累積加算手段
出力の余りのシフト数０に従つて第２及び第３の入力デ
ータビツトD16〜D31,D32〜D47を０ビツトだけパラレル
シフトし、ラインBH0〜BH15にD16〜D31を出力してい
る。即ち、第１のシフト回路４の一方の入力に帰還され
る16ビツトデータBL0〜BL15（始めはD0〜D15）に対して
ずれの無い16ビツトデータD16〜D31を提供している。
次に第１のビツトシフト手段４は例えばプログラムされ
たシフト数Ｓ＝10に従つてレジスタ５の16ビツトデータ
D0〜D15及び第２のビツトシフト手段３の出力する16ビ
ツトデータD16〜D31を10ビツトだけパラレルシフトし、
レジスタ５にD10〜D25を保持する。
たシフト数Ｓ＝10に従つてレジスタ５の16ビツトデータ
D0〜D15及び第２のビツトシフト手段３の出力する16ビ
ツトデータD16〜D31を10ビツトだけパラレルシフトし、
レジスタ５にD10〜D25を保持する。
次に累積加算手段７−1,7−２は直前までの累積シフト
数０に今回のシフト数10を累積加算して加算結果のキヤ
リーCRY＝０と余りのシフト数Ｚ＝10を出力する。即
ち、続くシフト動作に備え、第２のシフト回路３が第１
のシフト回路４の一方の入力に帰還される16ビツトデー
タBL0〜BL15（次はD10〜D25）に対してずれの無い16ビ
ツトデータD26〜D41を提供することを可能にするためで
ある。
数０に今回のシフト数10を累積加算して加算結果のキヤ
リーCRY＝０と余りのシフト数Ｚ＝10を出力する。即
ち、続くシフト動作に備え、第２のシフト回路３が第１
のシフト回路４の一方の入力に帰還される16ビツトデー
タBL0〜BL15（次はD10〜D25）に対してずれの無い16ビ
ツトデータD26〜D41を提供することを可能にするためで
ある。
また、もしキヤリーCRY＝１となつたときは入力データ
更新手段７は第２のビツトシフト手段３に入力するデー
タビツトD16〜D31,D32〜D47を16ビツト分更新してD32〜
D47,D48〜D63とする。こうして、ずれの無いビツトシフ
ト動作が繰り返され、ずれのない出力シフトデータが順
次形成される。
更新手段７は第２のビツトシフト手段３に入力するデー
タビツトD16〜D31,D32〜D47を16ビツト分更新してD32〜
D47,D48〜D63とする。こうして、ずれの無いビツトシフ
ト動作が繰り返され、ずれのない出力シフトデータが順
次形成される。
［実施例］ 以下、添付図面を参照して本発明に係る実施例を詳細に
説明する。
説明する。
第１図は実施例のビツトシフト装置のブロツク構成図で
ある。図において、１は記憶回路であり、該記憶回路１
には例えばMH符号、MR符号等に符号化圧縮されたコード
のビツト系列が16ビツト単位で順次記憶されている。こ
のような記憶手段１はRAM又はラツチ回路等により実現
できる。２は複数のパラレル16ビツトレジスタからなる
レジスタ回路であり、記憶回路１より順に読み出した16
ビツトデータは複数のレジスタに順にストアされる。
３、４は第２及び第１のシフト回路であり、各シフト回
路は31ビツトのパラレル入力データビツトについて０〜
15ビツトまでの任意ビツト数のビツトパラレルシフトを
行い、16ビツトのシフトデータを出力する。５は出力デ
ータを保持する16ビツトのレジスタ、６は例えばプログ
ラムされたシフト数Ｓを発生するシフト数発生回路、７
はシフト数Ｓを累積加算するアキユムレータ７−1,7−
２を含み、及びキヤリーCRYに従つて16ビツト入力デー
タの更新制御を行うシフト制御回路である。
ある。図において、１は記憶回路であり、該記憶回路１
には例えばMH符号、MR符号等に符号化圧縮されたコード
のビツト系列が16ビツト単位で順次記憶されている。こ
のような記憶手段１はRAM又はラツチ回路等により実現
できる。２は複数のパラレル16ビツトレジスタからなる
レジスタ回路であり、記憶回路１より順に読み出した16
ビツトデータは複数のレジスタに順にストアされる。
３、４は第２及び第１のシフト回路であり、各シフト回
路は31ビツトのパラレル入力データビツトについて０〜
15ビツトまでの任意ビツト数のビツトパラレルシフトを
行い、16ビツトのシフトデータを出力する。５は出力デ
ータを保持する16ビツトのレジスタ、６は例えばプログ
ラムされたシフト数Ｓを発生するシフト数発生回路、７
はシフト数Ｓを累積加算するアキユムレータ７−1,7−
２を含み、及びキヤリーCRYに従つて16ビツト入力デー
タの更新制御を行うシフト制御回路である。
第２図〜第３図（ａ），（ｂ）はシフト回路の基本的動
作の説明に係り、第２図はシフト回路の回路図、第３図
（ａ）はシフト回路の動作を示す説明図、第３図（ｂ）
は４ビツトシフタ61〜76の動作を示す説明図である。第
２図において、100は４ビツトS0〜S3からなるシフトコ
ードのうち上位の２ビツトS2,S3を入力として合計４個
の択一的な選択信号B0/〜B3/（但し、／は負論理NOTを
意味する）を出力するデコーダである。選択信号B0/がL
OWレベルの時はシフトブロツク101を付勢し、選択信号B
1/がLOWレベルの時はシフトブロツク102を付勢し、選択
信号B2/がLOWレベルの時はシフトブロツク103を付勢
し、選択信号B3/がLOWレベルの時はシフトブロツク104
を付勢する。101〜104はシフトブロツクであり、例えば
シフトブロツク101においては、４つの４ビツトシフタ6
1〜64に対して共通の出力付勢信号B0/及びシフトコード
ビツトS0、S1が与えられており、更に４ビツトシフタ61
〜64の各出力ビツトA0〜A3,A4〜A7,A8〜A11,A12〜A15の
信号は合計16ビツトのパラレル出力ビツトデータA0〜A1
5を形成する。61〜76は各シフトブロツク101〜104を構
成する同一の４ビツトシフタチツプ（例えば米国フエア
チヤイルド社のF350）である。例えば４ビツトシフタ61
の動作について第３図（ｂ）を参照して説明すると、パ
ラレルビツトデータの入力端子I3〜I-3にはパラレル入
力データビツトD0〜D6が接続され、またシフトデータの
出力端子Y3〜Y0には出力データビツトラインA0〜A3が接
続されている。４ビツトシフタ61はその出力付勢端子OE
に選択信号B0/のLOWレベルが与えられている状態では出
力端子Y3〜Y0の信号レベルが付勢され、また選択信号B0
/のHIGHレベルが与えられている状態では出力端子Y3〜Y
0の信号レベルがハイインピーダンスレベルＺである。
ビツトシフト制御はシフト制御端子S0,S1に与えられる
シフトコードの下位２ビツトS0,S1によつて行われる。
即ち、第３図（ｂ）においてシフトコードS0,S1の内容
が0,0のときはシフト数が０であつてパラレル入力デー
タビツトD0〜D3の内容がそのまま出力データビツトA0〜
A3に現われる。またシフトコードS0,S1の内容が1,0のと
きはシフト数が１であつてパラレル入力データビツトD1
〜D4の内容が１つシフトされて出力データビツトA0〜A3
に現われる。また同様にしてシフトコードS0,S1の内容
が1,1のときはシフト数が３であつてパラレル入力デー
タビツトD3〜D6の内容が３つシフトされて出力データビ
ツトA0〜A3に現われる。こうして、シフトブロツク101
では４つの４ビツトシフタ61〜64がその各出力部分を担
当する。ビツトシフタ61はA0〜A3、ビツトシフタ62はA4
〜A7、ビツトシフタ63はA8〜A11、ビツトシフタ64はA12
〜A15である。シフトブロツク101〜104の各出力ビツト
のラインはワイヤードオア（W1,W2,W3）されており、付
勢された何れか１つのシフトブロツクがデータビツトA0
〜A15の信号を有効にする。
作の説明に係り、第２図はシフト回路の回路図、第３図
（ａ）はシフト回路の動作を示す説明図、第３図（ｂ）
は４ビツトシフタ61〜76の動作を示す説明図である。第
２図において、100は４ビツトS0〜S3からなるシフトコ
ードのうち上位の２ビツトS2,S3を入力として合計４個
の択一的な選択信号B0/〜B3/（但し、／は負論理NOTを
意味する）を出力するデコーダである。選択信号B0/がL
OWレベルの時はシフトブロツク101を付勢し、選択信号B
1/がLOWレベルの時はシフトブロツク102を付勢し、選択
信号B2/がLOWレベルの時はシフトブロツク103を付勢
し、選択信号B3/がLOWレベルの時はシフトブロツク104
を付勢する。101〜104はシフトブロツクであり、例えば
シフトブロツク101においては、４つの４ビツトシフタ6
1〜64に対して共通の出力付勢信号B0/及びシフトコード
ビツトS0、S1が与えられており、更に４ビツトシフタ61
〜64の各出力ビツトA0〜A3,A4〜A7,A8〜A11,A12〜A15の
信号は合計16ビツトのパラレル出力ビツトデータA0〜A1
5を形成する。61〜76は各シフトブロツク101〜104を構
成する同一の４ビツトシフタチツプ（例えば米国フエア
チヤイルド社のF350）である。例えば４ビツトシフタ61
の動作について第３図（ｂ）を参照して説明すると、パ
ラレルビツトデータの入力端子I3〜I-3にはパラレル入
力データビツトD0〜D6が接続され、またシフトデータの
出力端子Y3〜Y0には出力データビツトラインA0〜A3が接
続されている。４ビツトシフタ61はその出力付勢端子OE
に選択信号B0/のLOWレベルが与えられている状態では出
力端子Y3〜Y0の信号レベルが付勢され、また選択信号B0
/のHIGHレベルが与えられている状態では出力端子Y3〜Y
0の信号レベルがハイインピーダンスレベルＺである。
ビツトシフト制御はシフト制御端子S0,S1に与えられる
シフトコードの下位２ビツトS0,S1によつて行われる。
即ち、第３図（ｂ）においてシフトコードS0,S1の内容
が0,0のときはシフト数が０であつてパラレル入力デー
タビツトD0〜D3の内容がそのまま出力データビツトA0〜
A3に現われる。またシフトコードS0,S1の内容が1,0のと
きはシフト数が１であつてパラレル入力データビツトD1
〜D4の内容が１つシフトされて出力データビツトA0〜A3
に現われる。また同様にしてシフトコードS0,S1の内容
が1,1のときはシフト数が３であつてパラレル入力デー
タビツトD3〜D6の内容が３つシフトされて出力データビ
ツトA0〜A3に現われる。こうして、シフトブロツク101
では４つの４ビツトシフタ61〜64がその各出力部分を担
当する。ビツトシフタ61はA0〜A3、ビツトシフタ62はA4
〜A7、ビツトシフタ63はA8〜A11、ビツトシフタ64はA12
〜A15である。シフトブロツク101〜104の各出力ビツト
のラインはワイヤードオア（W1,W2,W3）されており、付
勢された何れか１つのシフトブロツクがデータビツトA0
〜A15の信号を有効にする。
第２図の構成において、シフト回路は31ビツトのパラレ
ル入力データビツトD0〜D30について０〜15ビツトまで
のシフトを有効に行う。即ち、０〜３ビツトまでシフト
する場合はパラレル入力データビツトがD0〜D18である
シフトブロツク101を付勢してその出力A0〜A15を有効に
し、４〜７ビツトまでシフトする場合はパラレル入力デ
ータビツトがD4〜D22であるシフトブロツク102を付勢し
てその出力A0〜A15を有効にし、８〜11ビツトまでシフ
トする場合はパラレル入力データビツトがD8〜D26であ
るシフトブロツク103を付勢してその出力A0〜A15を有効
にし、12〜15ビツトまでシフトする場合はパラレル入力
データビツトがD12〜D30であるシフトブロツク104を付
勢してその出力A0〜A15を有効にする。この動作は第３
図（ａ）に示されている。
ル入力データビツトD0〜D30について０〜15ビツトまで
のシフトを有効に行う。即ち、０〜３ビツトまでシフト
する場合はパラレル入力データビツトがD0〜D18である
シフトブロツク101を付勢してその出力A0〜A15を有効に
し、４〜７ビツトまでシフトする場合はパラレル入力デ
ータビツトがD4〜D22であるシフトブロツク102を付勢し
てその出力A0〜A15を有効にし、８〜11ビツトまでシフ
トする場合はパラレル入力データビツトがD8〜D26であ
るシフトブロツク103を付勢してその出力A0〜A15を有効
にし、12〜15ビツトまでシフトする場合はパラレル入力
データビツトがD12〜D30であるシフトブロツク104を付
勢してその出力A0〜A15を有効にする。この動作は第３
図（ａ）に示されている。
第４図（ａ），（ｂ）〜第８図は実施例のビツトシフト
装置の詳細は動作説明に係り、第４図（ａ），（ｂ）は
ビツトシフト装置の回路図、第５図（ａ）はシフトコー
ドZ0〜Z3に対応する第２のシフト回路３の動作を説明す
る図、第５図（ｂ）はシフトコードS0〜S3に対応する第
１のシフト回路４の動作を説明する図、第６図（ａ）〜
（ｄ）はビツトシフト装置の動作遷移を説明する図、第
７図は記憶回路１からのデータの読み出し状態を示すタ
イミングチヤート、第８図は各シフトステートの動作遷
移を示すタイミングチヤートである。
装置の詳細は動作説明に係り、第４図（ａ），（ｂ）は
ビツトシフト装置の回路図、第５図（ａ）はシフトコー
ドZ0〜Z3に対応する第２のシフト回路３の動作を説明す
る図、第５図（ｂ）はシフトコードS0〜S3に対応する第
１のシフト回路４の動作を説明する図、第６図（ａ）〜
（ｄ）はビツトシフト装置の動作遷移を説明する図、第
７図は記憶回路１からのデータの読み出し状態を示すタ
イミングチヤート、第８図は各シフトステートの動作遷
移を示すタイミングチヤートである。
以上により、例えば連続して入力する16ビツトデータの
系列をD0〜D15,D16〜D31,…とし、これを18ビツトシフ
トした16ビツトデータの系列D18〜D33,D34〜D49,…を得
る場合を説明する。
系列をD0〜D15,D16〜D31,…とし、これを18ビツトシフ
トした16ビツトデータの系列D18〜D33,D34〜D49,…を得
る場合を説明する。
まず、第６図（ａ）のステート（STATE）１において、
レジスタ２−１にはD16〜D31が読み出されており、レジ
スタ２−２にはD32〜D47が読み出されており、レジスタ
２−３にはD48〜D63が読み出されている。この状態では
信号ARDY/が０（LOWレベル）であることによりゲート回
路２−４と２−７が夫々付勢され、シフト回路３への一
方のデータ入力AL0〜AL15はD16〜D31であり、シフト回
路３へのもう一方のデータ入力AH0〜AH15はD32〜D47で
ある。この状態で、シフト数発生回路６のプログラムさ
れた出力S0〜S3はシフト数Ｓ＝０を保持しており、アキ
ユムレータ７−1,7−２の累積加算出力Z0〜Z3（レジス
タＥの出力）はシフト数Ｚ＝０を保持している。また、
４ビツトフルアダーADDのキヤリー信号CRYも０である。
またこの状態でセレクトされるシフトブロツクは３−１
と４−１であり、かつシフト数Ｚ＝０であるからシフト
回路３の出力BH0〜BH15はD16〜D31となつてレジスタ５
の帰還出力D0〜D15にずれの無いデータを供給してい
る。またシフト数Ｓ＝０であるからシフト回路４の出力
BL0〜BL15（レジスタ５の出力）は図示せぬ直前までの
ステートで保持したデータD0〜D15である。
レジスタ２−１にはD16〜D31が読み出されており、レジ
スタ２−２にはD32〜D47が読み出されており、レジスタ
２−３にはD48〜D63が読み出されている。この状態では
信号ARDY/が０（LOWレベル）であることによりゲート回
路２−４と２−７が夫々付勢され、シフト回路３への一
方のデータ入力AL0〜AL15はD16〜D31であり、シフト回
路３へのもう一方のデータ入力AH0〜AH15はD32〜D47で
ある。この状態で、シフト数発生回路６のプログラムさ
れた出力S0〜S3はシフト数Ｓ＝０を保持しており、アキ
ユムレータ７−1,7−２の累積加算出力Z0〜Z3（レジス
タＥの出力）はシフト数Ｚ＝０を保持している。また、
４ビツトフルアダーADDのキヤリー信号CRYも０である。
またこの状態でセレクトされるシフトブロツクは３−１
と４−１であり、かつシフト数Ｚ＝０であるからシフト
回路３の出力BH0〜BH15はD16〜D31となつてレジスタ５
の帰還出力D0〜D15にずれの無いデータを供給してい
る。またシフト数Ｓ＝０であるからシフト回路４の出力
BL0〜BL15（レジスタ５の出力）は図示せぬ直前までの
ステートで保持したデータD0〜D15である。
ステート２では、シフト数発生回路６のプログラムされ
た出力S0〜S3はシフト数Ｓ＝10を保持しており、アキユ
ムレータ７−1,7−２の出力Z0〜Z3は累積シフト数Ｚ＝
０を保持している。従つて、ステート２ではシフトブロ
ツク３−１と４−３がセレクトされ、かつシフト数Ｚ＝
０であるからシフト回路３の出力BH0〜BH15はD16〜D31
であり、またシフト数Ｓ＝10であるからシフト回路４の
出力BL0〜BL15はD10〜D25になる。
た出力S0〜S3はシフト数Ｓ＝10を保持しており、アキユ
ムレータ７−1,7−２の出力Z0〜Z3は累積シフト数Ｚ＝
０を保持している。従つて、ステート２ではシフトブロ
ツク３−１と４−３がセレクトされ、かつシフト数Ｚ＝
０であるからシフト回路３の出力BH0〜BH15はD16〜D31
であり、またシフト数Ｓ＝10であるからシフト回路４の
出力BL0〜BL15はD10〜D25になる。
ステート３では、シフト数発生回路６のプログラムされ
た出力S0〜S3はシフト数Ｓ＝８を保持しており、アキユ
ムレータ７−1,7−２の出力Z0〜Z3は０＋10の加算が行
われたことによりシフト数Ｚ＝10を保持している。従つ
て、ステート３ではシフトブロツク３−３と４−３がセ
レクトされ、かつシフト数Ｚ＝10であるからシフト回路
３の出力BH0〜BH15はD26〜D41となつてレジスタ５の帰
還出力D10〜D25にずれの無いデータを供給している。ま
たシフト数Ｓ＝８であるからシフト回路４の出力BL0〜B
L15はD18〜D33になる。これが第１の出力データD18〜D3
3である。
た出力S0〜S3はシフト数Ｓ＝８を保持しており、アキユ
ムレータ７−1,7−２の出力Z0〜Z3は０＋10の加算が行
われたことによりシフト数Ｚ＝10を保持している。従つ
て、ステート３ではシフトブロツク３−３と４−３がセ
レクトされ、かつシフト数Ｚ＝10であるからシフト回路
３の出力BH0〜BH15はD26〜D41となつてレジスタ５の帰
還出力D10〜D25にずれの無いデータを供給している。ま
たシフト数Ｓ＝８であるからシフト回路４の出力BL0〜B
L15はD18〜D33になる。これが第１の出力データD18〜D3
3である。
一方、４ビツトアキユムレータ７−1,7−２では前回ま
での累積シフト数10に今回のシフト数８を累積加算して
キヤリー信号CRYに１を出力する。レジスタコントロー
ラ７−３はキヤリー信号CRYの１により記憶回路１に対
してメモリ要求信号を出力する。記憶回路１はメモリ要
求信号に応じて次の16ビツトデータD64〜D79を読み出
し、レジスタ２−１にストアする。また、レジスタコン
トローラ７−３はキヤリー信号CRYの１によりARDY/の出
力レベル０をBRDY/の出力レベル０に切り替える。これ
により、次に付勢されるゲート回路は２−６と２−９で
あり、対応するレジスタは２−２と２−３である。従つ
て、シフト回路３への一方のデータ入力AL0〜AL15はD32
〜D47であり、シフト回路３へのもう一方のデータ入力A
H0〜AH15はD48〜D63である。
での累積シフト数10に今回のシフト数８を累積加算して
キヤリー信号CRYに１を出力する。レジスタコントロー
ラ７−３はキヤリー信号CRYの１により記憶回路１に対
してメモリ要求信号を出力する。記憶回路１はメモリ要
求信号に応じて次の16ビツトデータD64〜D79を読み出
し、レジスタ２−１にストアする。また、レジスタコン
トローラ７−３はキヤリー信号CRYの１によりARDY/の出
力レベル０をBRDY/の出力レベル０に切り替える。これ
により、次に付勢されるゲート回路は２−６と２−９で
あり、対応するレジスタは２−２と２−３である。従つ
て、シフト回路３への一方のデータ入力AL0〜AL15はD32
〜D47であり、シフト回路３へのもう一方のデータ入力A
H0〜AH15はD48〜D63である。
ステート４では、シフト数発生回路６のプログラムされ
た出力S0〜S3はシフト数Ｓ＝14を保持しており、４ビツ
トアキユムレータ７−1,7−２の出力Z0〜Z3はキヤリー
信号CRYに１を出力したことにより８＋10＝18のうち16
のキヤリーに対する余りのシフト数Ｚ＝２を保持してい
る。従つて、ステート４ではシフトブロツク３−１と４
−４がセレクトされ、かつシフト数Ｚ＝２であるからシ
フト回路３の出力BH0〜BH15はレジスタ２−２の出力D32
〜D47を更に２ビツトシフトしたところのD34〜D49であ
り、またシフト数Ｓ＝14であるからシフト回路４の出力
BL0〜BL15はD32〜D47になる。
た出力S0〜S3はシフト数Ｓ＝14を保持しており、４ビツ
トアキユムレータ７−1,7−２の出力Z0〜Z3はキヤリー
信号CRYに１を出力したことにより８＋10＝18のうち16
のキヤリーに対する余りのシフト数Ｚ＝２を保持してい
る。従つて、ステート４ではシフトブロツク３−１と４
−４がセレクトされ、かつシフト数Ｚ＝２であるからシ
フト回路３の出力BH0〜BH15はレジスタ２−２の出力D32
〜D47を更に２ビツトシフトしたところのD34〜D49であ
り、またシフト数Ｓ＝14であるからシフト回路４の出力
BL0〜BL15はD32〜D47になる。
一方、４ビツトアキユムレータ７−1,7−２ではこれま
での累積シフト数Ｚ＝２にシフト数Ｓ＝14を累積加算し
てキヤリー信号CRYに１を出力する。レジスタコントロ
ーラ７−３はキヤリー信号CRYの１により記憶回路１に
対してメモリ要求信号を出力する。記憶回路１はメモリ
要求信号に応じて次の16ビツトデータD80〜D95を読み出
してレジスタ２−２にストアする。また、レジスタコン
トローラ７−３はキヤリー信号CRYの１によりBRDY/の出
力レベル０をCRDY/の出力レベル０に切り替える。これ
により、次に付勢されるゲート回路は２−８と２−５で
あり、対応するレジスタは２−３と２−１である。従つ
て、シフト回路３への一方のデータ入力AL0〜AL15はD48
〜D63であり、シフト回路３へのもう一方のデータ入力A
H0〜AH15はD64〜D79である。
での累積シフト数Ｚ＝２にシフト数Ｓ＝14を累積加算し
てキヤリー信号CRYに１を出力する。レジスタコントロ
ーラ７−３はキヤリー信号CRYの１により記憶回路１に
対してメモリ要求信号を出力する。記憶回路１はメモリ
要求信号に応じて次の16ビツトデータD80〜D95を読み出
してレジスタ２−２にストアする。また、レジスタコン
トローラ７−３はキヤリー信号CRYの１によりBRDY/の出
力レベル０をCRDY/の出力レベル０に切り替える。これ
により、次に付勢されるゲート回路は２−８と２−５で
あり、対応するレジスタは２−３と２−１である。従つ
て、シフト回路３への一方のデータ入力AL0〜AL15はD48
〜D63であり、シフト回路３へのもう一方のデータ入力A
H0〜AH15はD64〜D79である。
以後、シフト数発生回路６のプログラムされた出力S0〜
S3はステート４のシフト数Ｓ＝14に続くステート５のシ
フト数Ｓ＝２のようにして14と２を交互に繰り返す。最
初に18ビツトシフトした後はずれの無い連続した合計16
ビツト（14＋２）のシフトを行えばよいからである。こ
こで、シフト数Ｓ＝14の値は直前までの累積シフト数Ｚ
＝２に加えて16になる数値としてプログラムされてい
る。
S3はステート４のシフト数Ｓ＝14に続くステート５のシ
フト数Ｓ＝２のようにして14と２を交互に繰り返す。最
初に18ビツトシフトした後はずれの無い連続した合計16
ビツト（14＋２）のシフトを行えばよいからである。こ
こで、シフト数Ｓ＝14の値は直前までの累積シフト数Ｚ
＝２に加えて16になる数値としてプログラムされてい
る。
ステート５では、シフト数発生回路６のプログラムされ
た出力S0〜S3はシフト数Ｓ＝２を保持しており、アキユ
ムレータ７−1,7−２の出力Z0〜Z3は14＋２の加算が行
われたことにより累積シフト数Ｚ＝０を保持している。
従つて、ステート５ではシフトブロツク３−１と４−１
がセレクトされ、かつシフト数Ｚ＝０であるからシフト
回路３の出力BH0〜BH15はD48〜D63であり、またシフト
数Ｓ＝２であるからシフト回路４の出力BL0〜BL15はD34
〜D49になる。これが第２の出力データD34〜D49であ
る。
た出力S0〜S3はシフト数Ｓ＝２を保持しており、アキユ
ムレータ７−1,7−２の出力Z0〜Z3は14＋２の加算が行
われたことにより累積シフト数Ｚ＝０を保持している。
従つて、ステート５ではシフトブロツク３−１と４−１
がセレクトされ、かつシフト数Ｚ＝０であるからシフト
回路３の出力BH0〜BH15はD48〜D63であり、またシフト
数Ｓ＝２であるからシフト回路４の出力BL0〜BL15はD34
〜D49になる。これが第２の出力データD34〜D49であ
る。
ステート６では、シフト数発生回路６のプログラムされ
た出力S0〜S3は再びシフト数Ｓ＝14を保持しており、ア
キユムレータ７−1,7−２の出力Z0〜Z3は０＋２の加算
が行われたことにより累積シフト数Ｚ＝２を保持してい
る。従つて、ステート６ではシフトブロツク３−１と４
−４がセレクトされ、かつシフト数Ｚ＝２であるからシ
フト回路３の出力BH0〜BH15はD50〜D65となつてレジス
タ５の帰還出力D34〜D49にずれの無いデータを供給して
いる。またシフト数Ｓ＝14であるからシフト回路４の出
力BL0〜BL15はD48〜D63になる。
た出力S0〜S3は再びシフト数Ｓ＝14を保持しており、ア
キユムレータ７−1,7−２の出力Z0〜Z3は０＋２の加算
が行われたことにより累積シフト数Ｚ＝２を保持してい
る。従つて、ステート６ではシフトブロツク３−１と４
−４がセレクトされ、かつシフト数Ｚ＝２であるからシ
フト回路３の出力BH0〜BH15はD50〜D65となつてレジス
タ５の帰還出力D34〜D49にずれの無いデータを供給して
いる。またシフト数Ｓ＝14であるからシフト回路４の出
力BL0〜BL15はD48〜D63になる。
一方、４ビツトアキユムレータ７−1,7−２では累積シ
フト数Ｚ＝２にシフト数Ｓ＝14を累積加算してキヤリー
信号CRYに１を出力する。レジスタコントローラ７−３
はキヤリー信号CRYの１により記憶回路１に対してメモ
リ要求信号を出力する。記憶回路１はメモリ要求信号に
応じて次の16ビツトデータD96〜D111を読み出し、レジ
スタ２−３にストアする。また、レジスタコントローラ
７−３はキヤリー信号CRYの１によりCRDY/の出力レベル
０をARDY/の出力レベル０に切り替える。これにより、
次に付勢されるゲート回路は２−４と２−７であり、対
応するレジスタは２−１と２−２である。従つて、シフ
ト回路３への一方のデータ入力AL0〜AL15はD64〜D79で
あり、シフト回路３へのもう一方のデータ入力AH0〜AH1
5はD80〜D95である。
フト数Ｚ＝２にシフト数Ｓ＝14を累積加算してキヤリー
信号CRYに１を出力する。レジスタコントローラ７−３
はキヤリー信号CRYの１により記憶回路１に対してメモ
リ要求信号を出力する。記憶回路１はメモリ要求信号に
応じて次の16ビツトデータD96〜D111を読み出し、レジ
スタ２−３にストアする。また、レジスタコントローラ
７−３はキヤリー信号CRYの１によりCRDY/の出力レベル
０をARDY/の出力レベル０に切り替える。これにより、
次に付勢されるゲート回路は２−４と２−７であり、対
応するレジスタは２−１と２−２である。従つて、シフ
ト回路３への一方のデータ入力AL0〜AL15はD64〜D79で
あり、シフト回路３へのもう一方のデータ入力AH0〜AH1
5はD80〜D95である。
ステート７では、シフト数発生回路６のプログラムされ
た出力S0〜S3は再びシフト数Ｓ＝２を保持しており、ア
キユムレータ７−1,7−２の出力Z0〜Z3は14＋２の加算
が行われたことによりシフト数Ｚ＝０を保持している。
従つて、ステート７ではシフトブロツク３−１と４−１
がセレクトされ、かつシフト数Ｚ＝０であるからシフト
回路３の出力BH0〜BH15はD64〜D79であり、またシフト
数Ｓ＝２であるからシフト回路４の出力BL0〜BL15はD50
〜D65になる。これが第３の出力データD50〜D65であ
る。
た出力S0〜S3は再びシフト数Ｓ＝２を保持しており、ア
キユムレータ７−1,7−２の出力Z0〜Z3は14＋２の加算
が行われたことによりシフト数Ｚ＝０を保持している。
従つて、ステート７ではシフトブロツク３−１と４−１
がセレクトされ、かつシフト数Ｚ＝０であるからシフト
回路３の出力BH0〜BH15はD64〜D79であり、またシフト
数Ｓ＝２であるからシフト回路４の出力BL0〜BL15はD50
〜D65になる。これが第３の出力データD50〜D65であ
る。
以下、同様にしてステート８以降を行う。また、上述し
たシフト動作のタイミングチヤートは第７図及び第８図
に示す通りである。
たシフト動作のタイミングチヤートは第７図及び第８図
に示す通りである。
［発明の効果］ 以上述べた如く本発明によれば、簡単な構成で大容量任
意数ビツトのデータパラレルシフトが行えるビツトシフ
ト装置を提供することができる。
意数ビツトのデータパラレルシフトが行えるビツトシフ
ト装置を提供することができる。
【図面の簡単な説明】 第１図は実施例のビツトシフト装置のブロツク構成図、 第２図はシフト回路の回路図、 第３図（ａ）はシフト回路の動作を示す説明図、 第３図（ｂ）は４ビツトシフタ61〜76の動作を示す説明
図、 第４図（ａ），（ｂ）はビツトシフト装置の回路図、 第５図（ａ）はシフトコードZ0〜Z3に対応する第２のシ
フト回路３の動作を説明する図、 第５図（ｂ）はシフトコードS0〜S3に対応する第１のシ
フト回路４の動作を説明する図、 第６図（ａ）〜（ｄ）はビツトシフト装置の動作遷移を
説明する図、 第７図は記憶回路１からのデータの読み出し状態を示す
タイミングチヤート、 第８図は各シフトステートの動作遷移を示すタイミング
チヤートである。 図中、１……記憶回路、２……レジスタ回路、３、４…
…シフト回路、５……レジスタ、６……シフト数発生回
路、７……シフト制御回路である。
図、 第４図（ａ），（ｂ）はビツトシフト装置の回路図、 第５図（ａ）はシフトコードZ0〜Z3に対応する第２のシ
フト回路３の動作を説明する図、 第５図（ｂ）はシフトコードS0〜S3に対応する第１のシ
フト回路４の動作を説明する図、 第６図（ａ）〜（ｄ）はビツトシフト装置の動作遷移を
説明する図、 第７図は記憶回路１からのデータの読み出し状態を示す
タイミングチヤート、 第８図は各シフトステートの動作遷移を示すタイミング
チヤートである。 図中、１……記憶回路、２……レジスタ回路、３、４…
…シフト回路、５……レジスタ、６……シフト数発生回
路、７……シフト制御回路である。
フロントページの続き (72)発明者 岡野 達夫 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 櫻井 茂樹 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (1)
- 【請求項１】連続して入力されるｎビツトデータの系列
からｍビツトシフトしたｎビツトデータの系列を得るビ
ツトシフト装置であつて、 連続して入力されるｎビツトデータの系列の複数列をシ
ーケンシヤルに保持するバツフア手段と、 前記所望のシフト数ｍとビツト数ｎとに基づいて、シフ
ト数Ｓ（Ｓ＜ｎ）の系列を発生するシフト数発生手段
と、 前記シフト数Ｓを累積加算するＮビツト（ｎ＝2N）の累
積演算手段であつて、演算結果のキヤリーと残りのシフ
ト数Ｚとを出力する累積演算手段と、 前記シフト数Ｓに従つて、Ｓビツトのパラレルシフトを
する第１のビツトシフト手段と、 前記累積演算手段の残りのシフト数Ｚに従つて、Ｚビツ
トのパラレルシフトをする第２のビツトシフト手段と、 前記累積演算手段のキヤリーに従つて、前記第２のビツ
トシフト手段に前記バツフア手段から入力されるｎビツ
トデータの系列をｎビツト分更新する入力データ更新手
段とを備え、 前記第１及び第２のビツトシフト手段は、少なくとも2n
−１ビツトの入力データから最大ｎ−１ビツトシフトし
たｎビツトの出力を得るビツトシフト手段であつて、 前記第１のビツトシフト手段は、前記シフト数Ｓに従つ
て、入力される前記第１及び第２のビツトシフト手段の
出力するデータビツトをＳビツトパラレルシフトして、
ｎビツトの出力を前記ビツトシフト装置の出力とし、 前記第２のビツトシフト手段は、前記残りのシフト数Ｚ
に従つて、前記バツフア手段の保持する連続する複数の
ｎビツトデータをＺビツトパラレルシフトして、ｎビツ
トの出力を前記第１のビツトシフト手段の入力とするこ
とを特徴とするビツトシフト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276002A JPH0799492B2 (ja) | 1985-12-10 | 1985-12-10 | ビツトシフト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276002A JPH0799492B2 (ja) | 1985-12-10 | 1985-12-10 | ビツトシフト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62135932A JPS62135932A (ja) | 1987-06-18 |
| JPH0799492B2 true JPH0799492B2 (ja) | 1995-10-25 |
Family
ID=17563405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60276002A Expired - Fee Related JPH0799492B2 (ja) | 1985-12-10 | 1985-12-10 | ビツトシフト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799492B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1265254A (en) * | 1986-02-24 | 1990-01-30 | Thomas Ralph Woodward | Programmably controlled shifting mechanism in a programmable unit having variable data path widths |
| JPH01131920A (ja) * | 1987-11-17 | 1989-05-24 | Nec Corp | パラレルーパラレル変換回路 |
-
1985
- 1985-12-10 JP JP60276002A patent/JPH0799492B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62135932A (ja) | 1987-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |