JPH0789620B2 - デ−タ復号装置 - Google Patents
デ−タ復号装置Info
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- JPH0789620B2 JPH0789620B2 JP60276003A JP27600385A JPH0789620B2 JP H0789620 B2 JPH0789620 B2 JP H0789620B2 JP 60276003 A JP60276003 A JP 60276003A JP 27600385 A JP27600385 A JP 27600385A JP H0789620 B2 JPH0789620 B2 JP H0789620B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ復号装置に関し、特に可変長圧縮コード
を復号化する際のアンパツク処理を高速かつ簡単な構成
により実現できるデータ復号装置に関する。
を復号化する際のアンパツク処理を高速かつ簡単な構成
により実現できるデータ復号装置に関する。
［従来の技術］ 従来のフアクシミリ等の画像伝送装置や近年の光デイス
クや磁気デイスク等を用いた画像フアイル装置等におい
ては、画像データを圧縮して扱うことによりデータ量を
減少せしめ、伝送或いは蓄積動作の高速化、効率化を計
つている。かかる画像圧縮とはいわゆるコード変換操作
の一種であり、代表的な圧縮方法であるモデイフアイド
・ホフマン（MH）符号化について言えば、画像中の連続
した白又は黒画素のビツトブロツクを別の圧縮コードに
対応させて表現するものである。この際、発生頻度の高
い画素ビツトブロツクに対しては短いコード長の圧縮コ
ードを対応させ、一方、発生頻度の低い画素ビツトブロ
ツクに対しては長いコード長の圧縮コードを対応させる
ことにより、画素の組合せ発生頻の偏りを利用し、画像
全体をより少ないビツト数の別のコード列で表現するも
のである。
クや磁気デイスク等を用いた画像フアイル装置等におい
ては、画像データを圧縮して扱うことによりデータ量を
減少せしめ、伝送或いは蓄積動作の高速化、効率化を計
つている。かかる画像圧縮とはいわゆるコード変換操作
の一種であり、代表的な圧縮方法であるモデイフアイド
・ホフマン（MH）符号化について言えば、画像中の連続
した白又は黒画素のビツトブロツクを別の圧縮コードに
対応させて表現するものである。この際、発生頻度の高
い画素ビツトブロツクに対しては短いコード長の圧縮コ
ードを対応させ、一方、発生頻度の低い画素ビツトブロ
ツクに対しては長いコード長の圧縮コードを対応させる
ことにより、画素の組合せ発生頻の偏りを利用し、画像
全体をより少ないビツト数の別のコード列で表現するも
のである。
ところで、この画素ビツトブロツクに対する圧縮コード
の対応は経験則に基づいて決められたものであり、また
その圧縮コードのコード長は不揃いなものである。上記
不揃いなコード長を持つ圧縮コードを復号化する回路は
ROM、RAMを有するマイクロコンピユータを用いれば比較
的簡単に実現できる。
の対応は経験則に基づいて決められたものであり、また
その圧縮コードのコード長は不揃いなものである。上記
不揃いなコード長を持つ圧縮コードを復号化する回路は
ROM、RAMを有するマイクロコンピユータを用いれば比較
的簡単に実現できる。
［発明が解決しようとする問題点］ しかしながら、現在ではレーザビームプリンタ等におい
て16pelの高精細画像を高速で出力する機能を持つ出力
装置が知られており、このような高速の出力装置に対し
てその高速出力機能を損なわずに圧縮コードの復号化を
行なう場合は、マイクロコンピュータ処理では到底追い
付かないという問題があった。
て16pelの高精細画像を高速で出力する機能を持つ出力
装置が知られており、このような高速の出力装置に対し
てその高速出力機能を損なわずに圧縮コードの復号化を
行なう場合は、マイクロコンピュータ処理では到底追い
付かないという問題があった。
本発明は上記従来例に鑑みてなされたもので、連続して
入力するｎビットデータの系列の中にパッキングされた
複数の可変長コードのアンパッキング処理とその復号化
を高速に実行するデータ復号装置を提供することを目的
としている。
入力するｎビットデータの系列の中にパッキングされた
複数の可変長コードのアンパッキング処理とその復号化
を高速に実行するデータ復号装置を提供することを目的
としている。
［問題を解決するための手段］ 上記目的を達成するために本発明のデータ復号装置は、
次のような構成からなる。即ち、ｎビットデータの系列
を3nビット分シーケンシャルに保持し、前記保持した第
１及び第２のｎビットデータを出力するバッファ手段
と、前記バッファ手段から出力された第１及び第２のｎ
ビットデータが入力され、前記第１及び第２のｎビット
データをシフト数Ｚに従ってＺビットパラレルシフトし
て出力する前段のビットシフト手段と、前記前段のビッ
トシフト手段から出力された2nビットのデータビットが
入力され、該データビットをシフト数Ｓに従ってＳビッ
トパラレルシフトして出力する後段のビットシフト手段
と、前記後段のビットシフト手段から出力さたデータビ
ットに含まれる可変長コードを検出して復号するととも
に、該可変長コードのビットレングスを前記シフト数Ｓ
として前記後段のビットシフト手段へ出力するデータ復
号手段と、前記データ復号手段から出力されたシフト数
Ｓを累積加算し、前記加算結果を前記シフト数Ｚとして
前記前段のビットシフト手段へ出力するとともに、オー
バフロー時にキャリー信号を出力するＮビット（ｎ＝
2N）の累積加算手段と、前記累積加算手段から出力され
る前記キャリー信号に従って前記バッファ手段から前記
前段のビットシフト手段に入力される第１及び第２のｎ
ビットデータをｎビット分更新する入力データ更新手段
とを有し、連続して入力するｎビットデータの系列の中
にパッキングされた複数の可変長コードをアンパッキン
グして順次復号することを特徴とするデータ復号装置を
備える。
次のような構成からなる。即ち、ｎビットデータの系列
を3nビット分シーケンシャルに保持し、前記保持した第
１及び第２のｎビットデータを出力するバッファ手段
と、前記バッファ手段から出力された第１及び第２のｎ
ビットデータが入力され、前記第１及び第２のｎビット
データをシフト数Ｚに従ってＺビットパラレルシフトし
て出力する前段のビットシフト手段と、前記前段のビッ
トシフト手段から出力された2nビットのデータビットが
入力され、該データビットをシフト数Ｓに従ってＳビッ
トパラレルシフトして出力する後段のビットシフト手段
と、前記後段のビットシフト手段から出力さたデータビ
ットに含まれる可変長コードを検出して復号するととも
に、該可変長コードのビットレングスを前記シフト数Ｓ
として前記後段のビットシフト手段へ出力するデータ復
号手段と、前記データ復号手段から出力されたシフト数
Ｓを累積加算し、前記加算結果を前記シフト数Ｚとして
前記前段のビットシフト手段へ出力するとともに、オー
バフロー時にキャリー信号を出力するＮビット（ｎ＝
2N）の累積加算手段と、前記累積加算手段から出力され
る前記キャリー信号に従って前記バッファ手段から前記
前段のビットシフト手段に入力される第１及び第２のｎ
ビットデータをｎビット分更新する入力データ更新手段
とを有し、連続して入力するｎビットデータの系列の中
にパッキングされた複数の可変長コードをアンパッキン
グして順次復号することを特徴とするデータ復号装置を
備える。
［作用］ 以上の構成により本発明は、バッファ手段において連続
的に入力するｎビットデータの系列を3nビット分シーケ
ンシャルに保持して、その保持した第１及び第２のｎビ
ットデータを前段のビットシフト手段に出力し、前段の
ビットシフト手段ではシフト数Ｚに従ってＺビットパラ
レルシフトして後段のビットシフト手段に出力し、後段
のビットシフト手段ではシフト数Ｓに従ってＳビットパ
ラレルシフトしてデータ復号手段に出力し、可変長コー
ドを検出して復号化するよう動作するとともに、この可
変長コードのビット長はシスト数Ｓとして後段のビット
シフト手段に、シフト数Ｓを累積加算して得られる加算
結果はシフト数Ｚとして前段のビットシフト手段にフィ
ードバックし、また、シフト数Ｚの値がオーバフローし
たときにはバッファ手段の第１及び第２のｎビットデー
タをｎビット分更新するようにキャリー信号を出力す
る。
的に入力するｎビットデータの系列を3nビット分シーケ
ンシャルに保持して、その保持した第１及び第２のｎビ
ットデータを前段のビットシフト手段に出力し、前段の
ビットシフト手段ではシフト数Ｚに従ってＺビットパラ
レルシフトして後段のビットシフト手段に出力し、後段
のビットシフト手段ではシフト数Ｓに従ってＳビットパ
ラレルシフトしてデータ復号手段に出力し、可変長コー
ドを検出して復号化するよう動作するとともに、この可
変長コードのビット長はシスト数Ｓとして後段のビット
シフト手段に、シフト数Ｓを累積加算して得られる加算
結果はシフト数Ｚとして前段のビットシフト手段にフィ
ードバックし、また、シフト数Ｚの値がオーバフローし
たときにはバッファ手段の第１及び第２のｎビットデー
タをｎビット分更新するようにキャリー信号を出力す
る。
［発明が解決しようとする問題点］ 本発明は上述した従来技術の欠点に鑑みてなされたもの
であり、その目的とする所は、不揃いなコード長を持つ
コード系列のアンパツク処理を簡単な構成で高速に実行
するデータ復号装置を提供することにある。
であり、その目的とする所は、不揃いなコード長を持つ
コード系列のアンパツク処理を簡単な構成で高速に実行
するデータ復号装置を提供することにある。
［問題点を解決するための手段］ ［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。
に説明する。
まず、第１図［詳細は第５図（ａ）、（ｂ）］に示す本
発明の代表的な実施例であるデータ復号装置の特徴につ
いて説明する。
発明の代表的な実施例であるデータ復号装置の特徴につ
いて説明する。
この装置は、例えば、連続して入力する16ビットデータ
の系列D0〜D256のうち先ずD16〜D31、D32〜D47、D48〜D
63をシーケンシャルに保持するレジスタ2-1、2-2、2-3
と、第１のシフト回路４、レジスタ５の出力（この場合
はレジスタ５の出力であって始めはD0〜D15を保持）に
ついて可変長コードを検出して復号化すると共にその可
変長コードのビットレングスであるシフト数Ｓ＝S0′〜
S3′を出力する圧縮コードデコードロジック６と、圧縮
コードデコードロジック６の出力するシフト数Ｓに従っ
てレジスタ５の出力するデータビットBL0〜BL15及び第
２のシフト回路３の出力するデータビットBH0〜BH15を
Ｓビットだけパラレルシフトする第１のシフト回路４
と、シフト数Ｓを累積加算した加算結果のキャリーCRY
と余りのシフト数Ｚ＝Z0〜Z3を出力する４ビット（16＝
24）のアダー7-2、レジスタ7-1と、レジスタ7-1の出力
の余りのシフト数Ｚに従ってレジスタ回路２の保持する
第１及び第２のｎビットデータD16〜D31、D32〜D47をＺ
ビットだけパラレルシフトする第２のシフト回路３と、
４ビット（16＝24）アダー7-2の出力であるキャリーCRY
に従って第２のシフト回路３に入力するデータビットD1
6〜D31、D32〜D47を16ビット分更新してD32〜D47、D48
〜D63とするシフト制御回路７を備える。
の系列D0〜D256のうち先ずD16〜D31、D32〜D47、D48〜D
63をシーケンシャルに保持するレジスタ2-1、2-2、2-3
と、第１のシフト回路４、レジスタ５の出力（この場合
はレジスタ５の出力であって始めはD0〜D15を保持）に
ついて可変長コードを検出して復号化すると共にその可
変長コードのビットレングスであるシフト数Ｓ＝S0′〜
S3′を出力する圧縮コードデコードロジック６と、圧縮
コードデコードロジック６の出力するシフト数Ｓに従っ
てレジスタ５の出力するデータビットBL0〜BL15及び第
２のシフト回路３の出力するデータビットBH0〜BH15を
Ｓビットだけパラレルシフトする第１のシフト回路４
と、シフト数Ｓを累積加算した加算結果のキャリーCRY
と余りのシフト数Ｚ＝Z0〜Z3を出力する４ビット（16＝
24）のアダー7-2、レジスタ7-1と、レジスタ7-1の出力
の余りのシフト数Ｚに従ってレジスタ回路２の保持する
第１及び第２のｎビットデータD16〜D31、D32〜D47をＺ
ビットだけパラレルシフトする第２のシフト回路３と、
４ビット（16＝24）アダー7-2の出力であるキャリーCRY
に従って第２のシフト回路３に入力するデータビットD1
6〜D31、D32〜D47を16ビット分更新してD32〜D47、D48
〜D63とするシフト制御回路７を備える。
以上のような構成において、連続して入力する16ビット
データの系列D0〜D15、D16〜D31、…の中にパッキング
された可変長コードの系列をアンパックして復号化する
場合は、まずレジスタ５には第１のビットデータD0〜D1
5が、レジスタ2-1、2-2、2-3には第２〜第４の16ビット
データD16〜D31、D32〜D47、D48〜D63が夫々格納され
る。この状態で圧縮コードデコードロジック６は、レジ
スタ５の出力D0〜D15について例えばビットD0から始ま
る第１の可変長コードを検出して第１の復号化コードを
出力すると共にその可変長コードのビットレングスであ
るシフト数Ｓ＝S0′〜S3′を出力する。
データの系列D0〜D15、D16〜D31、…の中にパッキング
された可変長コードの系列をアンパックして復号化する
場合は、まずレジスタ５には第１のビットデータD0〜D1
5が、レジスタ2-1、2-2、2-3には第２〜第４の16ビット
データD16〜D31、D32〜D47、D48〜D63が夫々格納され
る。この状態で圧縮コードデコードロジック６は、レジ
スタ５の出力D0〜D15について例えばビットD0から始ま
る第１の可変長コードを検出して第１の復号化コードを
出力すると共にその可変長コードのビットレングスであ
るシフト数Ｓ＝S0′〜S3′を出力する。
一方、４ビットの累積加算回路である４ビットアダー7-
2、レジスタ7-1は直前のシフト数Ｓ′までを累積加算し
た加算結果として、始めはキャリーCRY＝０と余りのシ
フト数Ｚ＝０を出力している。従って、第２のシフト回
路３は累積加算回路の出力の余りのシフト数０に従って
第２及び第３の入力データビットD16〜D31、D32〜D47を
０ビットだけパラレルシフトし、ラインBH0〜BH15にD16
〜D31を出力している。即ち、第１のシフト回路４の一
方の入力に帰還される16ビットデータD0〜D15に対して
ずれの無い16ビットデータD16〜D31を提供している。
2、レジスタ7-1は直前のシフト数Ｓ′までを累積加算し
た加算結果として、始めはキャリーCRY＝０と余りのシ
フト数Ｚ＝０を出力している。従って、第２のシフト回
路３は累積加算回路の出力の余りのシフト数０に従って
第２及び第３の入力データビットD16〜D31、D32〜D47を
０ビットだけパラレルシフトし、ラインBH0〜BH15にD16
〜D31を出力している。即ち、第１のシフト回路４の一
方の入力に帰還される16ビットデータD0〜D15に対して
ずれの無い16ビットデータD16〜D31を提供している。
次に第１のシフト回路４は圧縮コードデコードロジック
６の出力するシフト数Ｓに従ってレジスタ５の16ビット
データD0〜D15及び第２のシフト回路３の出力する16ビ
ットデータD16〜D31をＳビットだけパラレルシフトし、
レジスタ５にD0+S〜D15+Sを保持する。これにより、レ
ジスタ５では前記の第１の可変長コードにずれ無く続く
第２の可変長コードが頭出しされて、圧縮コードデコー
ドロジック６による第２の可変長コードの復号化が可能
になる。
６の出力するシフト数Ｓに従ってレジスタ５の16ビット
データD0〜D15及び第２のシフト回路３の出力する16ビ
ットデータD16〜D31をＳビットだけパラレルシフトし、
レジスタ５にD0+S〜D15+Sを保持する。これにより、レ
ジスタ５では前記の第１の可変長コードにずれ無く続く
第２の可変長コードが頭出しされて、圧縮コードデコー
ドロジック６による第２の可変長コードの復号化が可能
になる。
次に４ビットの累積加算回路である４ビットアダー7-
2、レジスタ7-1は直前までの累積シフト数０に今回のシ
フト数Ｓを累積加算して加算結果のキャリーCRYと余り
のシフト数Ｚ（この場合Ｚ＝Ｓ）を出力する。この場合
にもしキャリーCRY＝１のときは第２のシフト回路３に
入力するデータビットD16〜D31、D32〜D47を16ビット分
更新してD32〜D47、D48〜D63として、続く動作に備え
る。
2、レジスタ7-1は直前までの累積シフト数０に今回のシ
フト数Ｓを累積加算して加算結果のキャリーCRYと余り
のシフト数Ｚ（この場合Ｚ＝Ｓ）を出力する。この場合
にもしキャリーCRY＝１のときは第２のシフト回路３に
入力するデータビットD16〜D31、D32〜D47を16ビット分
更新してD32〜D47、D48〜D63として、続く動作に備え
る。
第１図は実施例のデータ復号装置のブロツク構成図であ
る。図において、１は記憶回路であり、該記憶回路１に
は、例えば画像を光電的に読取るリーダ、あるいは画像
をフアイルする電子フアイル、あるいは電話線等の伝送
路を介して画像情報を受信するフアクシミリ受信器等か
ら入力されたものとして、既にMH符号、MR符号等に符号
化圧縮されたコードのビツト系列が16ビツト単位で順次
記憶されている。このような記憶回路１はRAM又はラツ
チ回路等により実現できる。２は複数のパラレル16ビッ
トレジスタからなるレジスタ回路であり、記憶回路１よ
り順に読み出した16ビットデータは複数のレジスタに順
にストアされる。３、４は第２及び第１のシフト回路で
あり、各シフト回路は31ビツトのパラレル入力データビ
ツトについて０〜15ビツトまでの任意ビツト数のビツト
パラレルシフトを行い、16ビツトのシフトデータを出力
する。５はシフト後のデータを一時的に保持する16ビツ
トのレジスタ、６は、例えばレジスタ５の最下位ビツト
BL0を始めとする可変長コードを検出してこれを復号化
し、かつ前記可変長コードのビツトレングスをシフト数
Ｓとして出力する圧縮コードデコードロジツク、７はシ
フト数Ｓを累積加算するアキユムレータ7-1,7-2を含
み、及び入力データの更新制御を行うシフト制御回路、
８は例えば外部から所定のシフト数を与える外部シフト
制御回路である。
る。図において、１は記憶回路であり、該記憶回路１に
は、例えば画像を光電的に読取るリーダ、あるいは画像
をフアイルする電子フアイル、あるいは電話線等の伝送
路を介して画像情報を受信するフアクシミリ受信器等か
ら入力されたものとして、既にMH符号、MR符号等に符号
化圧縮されたコードのビツト系列が16ビツト単位で順次
記憶されている。このような記憶回路１はRAM又はラツ
チ回路等により実現できる。２は複数のパラレル16ビッ
トレジスタからなるレジスタ回路であり、記憶回路１よ
り順に読み出した16ビットデータは複数のレジスタに順
にストアされる。３、４は第２及び第１のシフト回路で
あり、各シフト回路は31ビツトのパラレル入力データビ
ツトについて０〜15ビツトまでの任意ビツト数のビツト
パラレルシフトを行い、16ビツトのシフトデータを出力
する。５はシフト後のデータを一時的に保持する16ビツ
トのレジスタ、６は、例えばレジスタ５の最下位ビツト
BL0を始めとする可変長コードを検出してこれを復号化
し、かつ前記可変長コードのビツトレングスをシフト数
Ｓとして出力する圧縮コードデコードロジツク、７はシ
フト数Ｓを累積加算するアキユムレータ7-1,7-2を含
み、及び入力データの更新制御を行うシフト制御回路、
８は例えば外部から所定のシフト数を与える外部シフト
制御回路である。
第２図（ａ）は記憶回路１におけるMH符号化コードの記
憶態様を示す図、第２図（ｂ）は伝送路を通して送られ
るMH符号化コード系列の態様を示す図である。第２図
（ｂ）に示す如く、MH符号化コード本来の性質として各
コード長は不揃い（MR,MMR符号でも同様）であるが、伝
送路にはコード長の不揃いにも拘らずそれらを隙間なく
シリアルに連ねて送られる。第２図（ｂ）において、WB
は白画素のMH符号化コード、BBは黒画素のMH符号化コー
ドを示し、WB及びBBの後ろに付した数字はそのコードの
ランレングスを表わしている。例えばWB8はランレング
ス８の白画素を示すMHコードであり、BB6はランレング
ス６の黒画素を示すMHコードである。第２図（ａ）はこ
のMHコードを16ビツトづつに区切つて記憶回路１に記憶
した状態を示しており、MHコードの区切りと16ビツトの
区切りとは必ずしも一致していないことが解る。本実施
例では、こうして記憶されたMHコードの系列が16ビツト
づつ読み出され、復号化処理される。
憶態様を示す図、第２図（ｂ）は伝送路を通して送られ
るMH符号化コード系列の態様を示す図である。第２図
（ｂ）に示す如く、MH符号化コード本来の性質として各
コード長は不揃い（MR,MMR符号でも同様）であるが、伝
送路にはコード長の不揃いにも拘らずそれらを隙間なく
シリアルに連ねて送られる。第２図（ｂ）において、WB
は白画素のMH符号化コード、BBは黒画素のMH符号化コー
ドを示し、WB及びBBの後ろに付した数字はそのコードの
ランレングスを表わしている。例えばWB8はランレング
ス８の白画素を示すMHコードであり、BB6はランレング
ス６の黒画素を示すMHコードである。第２図（ａ）はこ
のMHコードを16ビツトづつに区切つて記憶回路１に記憶
した状態を示しており、MHコードの区切りと16ビツトの
区切りとは必ずしも一致していないことが解る。本実施
例では、こうして記憶されたMHコードの系列が16ビツト
づつ読み出され、復号化処理される。
第３図〜第４図（ａ），（ｂ）はシフト回路の基本的動
作の説明に係り、第３図はシフト回路の回路図、第４図
（ａ）はシフト回路の動作を示す説明図、第４図（ｂ）
は４ビツトシフタ61〜76の動作を示す説明図である。第
３図において、100は４ビツトS0〜S3からなるシフトコ
ードのうち上位の２ビツトS2,S3を入力として合計４個
の択一的な選択信号B0/〜B3/（但し、／は負論理NOTを
示す）を出力するデコーダである。選択信号B0/がLOレ
ベルの時はシフトブロツク101を付勢し、選択信号B1/が
LOレベルの時はシフトブロツク102を付勢し、選択信号B
2/がLOレベルの時はシフトブロツク103を付勢し、選択
信号B3/がLOレベルの時はシフトブロツク104を付勢す
る。101〜104はシフトブロツクであり、例えばシフトブ
ロツク101においては、４つの４ビツトシフタ61〜64に
対して共通の出力付勢信号B0/及びシフトコードビツトS
0、S1が与えられており、更に４ビツトシフタ61〜64の
各出力ビツトA0〜A3,A4〜A7,A8〜A11,A12〜A15の信号は
合計16ビツトのパラレル出力ビツトデータA0〜A15を形
成する。61〜76は各シフトブロツク101〜104を構成する
同一の４ビツトシフタチツプ（例えば米国フエアチヤイ
ルド社のF350）である。例えば４ビツトシフタ61の動作
について第４図（ｂ）を参照して説明をすると、パラレ
ルビツトデータの入力端子I3〜I-3にはパラレル入力デ
ータビツトD0〜D6が接続され、またシフトデータの出力
端子Y3〜Y0には出力データビツトラインA0〜A3が接続さ
れている。４ビツトシフタ61はその出力付勢端子OEに選
択信号B0/のLOレベルが与えられている状態では出力端
子Y3〜Y0の信号レベルが付勢され、また選択信号B0/のH
IGHレベルが与えられている状態では出力端子Y3〜Y0の
信号レベルがハイインピーダンスレベルＺである。ビツ
トシフト制御はシフト制御端子S0,S1に与えられるシフ
トコードの下位２ビツトS0,S1によつて行われる。即
ち、第４図（ｂ）においてシフトコードS0,S1の内容が
0,0のときはシフト数が０であつてパラレル入力データ
ビツトD0〜D3の内容がそのまま出力データビツトA0〜A3
に現われる。またシフトコードS0,S1の内容が1,0のとき
はシフト数が１であつてパラレル入力データビツトD1〜
D4の内容が１つシフトされて出力データビツトA0〜A3に
現われる。また同様にしてシフトコードS0,S1の内容が
１、１のときはシフト数が３であつてパラレル入力デー
タビツトD3〜D6の内容が３つシフトされて出力データビ
ツトA0〜A3に現われる。こうして、シフトブロツク101
では４つの４ビツトシフタ61〜64がその各出力部分を担
当する。ビツトシフタ61はA0〜A3、ビツトシフタ62はA4
〜A7、ビツトシフタ63はA8〜A11、ビツトシフタ64はA12
〜A15である。シフトブロツク101〜104の各出力ビツト
のラインはワイヤードオア（W1,W2,W3）されており、付
勢された何れか１つのシフトブロツクがデータビツトA0
〜A15の信号を有効にする。
作の説明に係り、第３図はシフト回路の回路図、第４図
（ａ）はシフト回路の動作を示す説明図、第４図（ｂ）
は４ビツトシフタ61〜76の動作を示す説明図である。第
３図において、100は４ビツトS0〜S3からなるシフトコ
ードのうち上位の２ビツトS2,S3を入力として合計４個
の択一的な選択信号B0/〜B3/（但し、／は負論理NOTを
示す）を出力するデコーダである。選択信号B0/がLOレ
ベルの時はシフトブロツク101を付勢し、選択信号B1/が
LOレベルの時はシフトブロツク102を付勢し、選択信号B
2/がLOレベルの時はシフトブロツク103を付勢し、選択
信号B3/がLOレベルの時はシフトブロツク104を付勢す
る。101〜104はシフトブロツクであり、例えばシフトブ
ロツク101においては、４つの４ビツトシフタ61〜64に
対して共通の出力付勢信号B0/及びシフトコードビツトS
0、S1が与えられており、更に４ビツトシフタ61〜64の
各出力ビツトA0〜A3,A4〜A7,A8〜A11,A12〜A15の信号は
合計16ビツトのパラレル出力ビツトデータA0〜A15を形
成する。61〜76は各シフトブロツク101〜104を構成する
同一の４ビツトシフタチツプ（例えば米国フエアチヤイ
ルド社のF350）である。例えば４ビツトシフタ61の動作
について第４図（ｂ）を参照して説明をすると、パラレ
ルビツトデータの入力端子I3〜I-3にはパラレル入力デ
ータビツトD0〜D6が接続され、またシフトデータの出力
端子Y3〜Y0には出力データビツトラインA0〜A3が接続さ
れている。４ビツトシフタ61はその出力付勢端子OEに選
択信号B0/のLOレベルが与えられている状態では出力端
子Y3〜Y0の信号レベルが付勢され、また選択信号B0/のH
IGHレベルが与えられている状態では出力端子Y3〜Y0の
信号レベルがハイインピーダンスレベルＺである。ビツ
トシフト制御はシフト制御端子S0,S1に与えられるシフ
トコードの下位２ビツトS0,S1によつて行われる。即
ち、第４図（ｂ）においてシフトコードS0,S1の内容が
0,0のときはシフト数が０であつてパラレル入力データ
ビツトD0〜D3の内容がそのまま出力データビツトA0〜A3
に現われる。またシフトコードS0,S1の内容が1,0のとき
はシフト数が１であつてパラレル入力データビツトD1〜
D4の内容が１つシフトされて出力データビツトA0〜A3に
現われる。また同様にしてシフトコードS0,S1の内容が
１、１のときはシフト数が３であつてパラレル入力デー
タビツトD3〜D6の内容が３つシフトされて出力データビ
ツトA0〜A3に現われる。こうして、シフトブロツク101
では４つの４ビツトシフタ61〜64がその各出力部分を担
当する。ビツトシフタ61はA0〜A3、ビツトシフタ62はA4
〜A7、ビツトシフタ63はA8〜A11、ビツトシフタ64はA12
〜A15である。シフトブロツク101〜104の各出力ビツト
のラインはワイヤードオア（W1,W2,W3）されており、付
勢された何れか１つのシフトブロツクがデータビツトA0
〜A15の信号を有効にする。
第３図の構成において、シフト回路は31ビツトのパラレ
ル入力データビツトD0〜D30について０〜15ビツトまで
のシフトを有効に行う。即ち、０〜３ビツトまでシフト
する場合はパラレル入力データビツトがD0〜D18である
シフトブロツク101を付勢してその出力A0〜A15を有効に
し、４〜７ビツトまでシフトする場合はパラレル入力デ
ータビツトがD4〜D22であるシフトブロツク102を付勢し
てその出力A0〜A15を有効にし、８〜11ビツトまでシフ
トする場合はパラレル入力データビツトがD8〜D26であ
るシフトブロツク103を付勢してその出力A0〜A15を有効
にし、12〜15ビツトまでシフトする場合はパラレル入力
データビツトがD12〜D30であるシフトブロツク104を付
勢してその出力A0〜A15を有効にする。この動作は第４
図（ａ）に示されている。
ル入力データビツトD0〜D30について０〜15ビツトまで
のシフトを有効に行う。即ち、０〜３ビツトまでシフト
する場合はパラレル入力データビツトがD0〜D18である
シフトブロツク101を付勢してその出力A0〜A15を有効に
し、４〜７ビツトまでシフトする場合はパラレル入力デ
ータビツトがD4〜D22であるシフトブロツク102を付勢し
てその出力A0〜A15を有効にし、８〜11ビツトまでシフ
トする場合はパラレル入力データビツトがD8〜D26であ
るシフトブロツク103を付勢してその出力A0〜A15を有効
にし、12〜15ビツトまでシフトする場合はパラレル入力
データビツトがD12〜D30であるシフトブロツク104を付
勢してその出力A0〜A15を有効にする。この動作は第４
図（ａ）に示されている。
第５図（ａ），（ｂ）〜第９図は実施例のデータ復号装
置の詳細な動作説明に係り、第５図（ａ），（ｂ）はデ
ータ復号装置の回路図、第６図（ａ）はシフトコードZ0
〜Z3に対応する第２のシフト回路３の動作を説明する
図、第６図（ｂ）はシフトコードS0〜S3に対応する第１
のシフト回路４の動作を説明する図、第７図（ａ），
（ｂ）はデータ復号装置の動作遷移を説明する図、第８
図は記憶回路１からのデータの読み出し状態を示すタイ
ミングチヤート、第９図は各シフトステートの動作遷移
を示すタイミングチヤートである。以上により、連続し
て入力する16ビツトデータの系列D0〜D15,D16〜D31,…
の中にパツキングされた可変長MHコードの系列をアンパ
ツクして復号化する場合を説明する。
置の詳細な動作説明に係り、第５図（ａ），（ｂ）はデ
ータ復号装置の回路図、第６図（ａ）はシフトコードZ0
〜Z3に対応する第２のシフト回路３の動作を説明する
図、第６図（ｂ）はシフトコードS0〜S3に対応する第１
のシフト回路４の動作を説明する図、第７図（ａ），
（ｂ）はデータ復号装置の動作遷移を説明する図、第８
図は記憶回路１からのデータの読み出し状態を示すタイ
ミングチヤート、第９図は各シフトステートの動作遷移
を示すタイミングチヤートである。以上により、連続し
て入力する16ビツトデータの系列D0〜D15,D16〜D31,…
の中にパツキングされた可変長MHコードの系列をアンパ
ツクして復号化する場合を説明する。
まず、第７図（ａ）のステート（STATE）１において、
レジスタ2-1にはD16〜D31が読み出されており、レジス
タ2-2にはD32〜D47が読み出されており、レジスタ2-3に
はD48〜D63が読み出されている。この状態では信号ARDY
/が０（LOWレベル）であることによりゲート回路2-4と2
-7が夫々付勢され、シフト回路３への一方のデータ入力
AL0〜AL15はD16〜D31であり、シフト回路３へのもう一
方のデータ入力AH0〜AH15はD32〜D47である。この状態
で、圧縮コードデコードロジツク６の出力S0〜S3はシフ
ト数Ｓ＝０を保持しており、アキユムレータ7-1,7-2の
累積加算出力Z0〜Z3（レジスタＥの出力）はシフト数Ｚ
＝０を保持している。また、４ビツトフルアダーADDの
キヤリー信号CRYも０である。またこの状態でセレクト
されるシフトブロツクは3-1と4-1であり、かつシフト数
Ｚ＝０であるからシフト回路３の出力BH0〜BH15はD16〜
D31となつてレジスタ５の出力D0〜D15にずれの無いデー
タを供給している。またシフト数Ｓ＝０であるから第１
のシフト回路４の出力B0〜B15、即ち、レジスタ５の出
力BL0〜BL15は図示せぬ直前までのステートで保持した
データD0〜D15である。この状態で圧縮コードデコード
ロジック６はレジスタ５の出力D0〜D15について例えば
ビツトD0から始まる第１の可変長コードEOLを検出して
第１の復号化コードを出力すると共に該可変長コードEO
Lのビツトレングスであるシフト数Ｓ＝12を出力する。
レジスタ2-1にはD16〜D31が読み出されており、レジス
タ2-2にはD32〜D47が読み出されており、レジスタ2-3に
はD48〜D63が読み出されている。この状態では信号ARDY
/が０（LOWレベル）であることによりゲート回路2-4と2
-7が夫々付勢され、シフト回路３への一方のデータ入力
AL0〜AL15はD16〜D31であり、シフト回路３へのもう一
方のデータ入力AH0〜AH15はD32〜D47である。この状態
で、圧縮コードデコードロジツク６の出力S0〜S3はシフ
ト数Ｓ＝０を保持しており、アキユムレータ7-1,7-2の
累積加算出力Z0〜Z3（レジスタＥの出力）はシフト数Ｚ
＝０を保持している。また、４ビツトフルアダーADDの
キヤリー信号CRYも０である。またこの状態でセレクト
されるシフトブロツクは3-1と4-1であり、かつシフト数
Ｚ＝０であるからシフト回路３の出力BH0〜BH15はD16〜
D31となつてレジスタ５の出力D0〜D15にずれの無いデー
タを供給している。またシフト数Ｓ＝０であるから第１
のシフト回路４の出力B0〜B15、即ち、レジスタ５の出
力BL0〜BL15は図示せぬ直前までのステートで保持した
データD0〜D15である。この状態で圧縮コードデコード
ロジック６はレジスタ５の出力D0〜D15について例えば
ビツトD0から始まる第１の可変長コードEOLを検出して
第１の復号化コードを出力すると共に該可変長コードEO
Lのビツトレングスであるシフト数Ｓ＝12を出力する。
ステート２では、圧縮コードデコードロジツク６の出力
S0〜S3はシフト数Ｓ＝12を保持しており、アキユムレー
タ7-1,7-2の出力Z0〜Z3はシフト数Ｚ＝０を保持してい
る。従つて、ステート２ではシフトブロツク3-1と4-4が
セレクトされ、かつシフト数Ｚ＝０であるからシフト回
路３の出力BH0〜BH15はD16〜D31であり、またシフト数
Ｓ＝12であるから第１のシフト回路４の出力B0〜B15、
即ち、レジスタ５の出力BL0〜BL15はD12〜D27になる。
この状態で圧縮コードデコードロジック６はレジスタ５
の出力D12〜D27についてビツトBL0（D12）から始まる第
２の可変長コードWB8を検出して第２の復号化コードを
出力すると共に該可変長コードWB8のビツトレングスで
あるシフト数Ｓ＝５を出力する。
S0〜S3はシフト数Ｓ＝12を保持しており、アキユムレー
タ7-1,7-2の出力Z0〜Z3はシフト数Ｚ＝０を保持してい
る。従つて、ステート２ではシフトブロツク3-1と4-4が
セレクトされ、かつシフト数Ｚ＝０であるからシフト回
路３の出力BH0〜BH15はD16〜D31であり、またシフト数
Ｓ＝12であるから第１のシフト回路４の出力B0〜B15、
即ち、レジスタ５の出力BL0〜BL15はD12〜D27になる。
この状態で圧縮コードデコードロジック６はレジスタ５
の出力D12〜D27についてビツトBL0（D12）から始まる第
２の可変長コードWB8を検出して第２の復号化コードを
出力すると共に該可変長コードWB8のビツトレングスで
あるシフト数Ｓ＝５を出力する。
ステート３では、圧縮コードデコードロジツク６の出力
S0〜S3はシフト数Ｓ＝５を保持しており、アキユムレー
タ7-1,7-2の出力Z0〜Z3は１回加算が行われたことによ
りシフト数Ｚ＝12を保持している。従つて、ステート３
ではシフトブロツク3-4と4-2がセレクトされ、かつシフ
ト数Ｚ＝12であるからシフト回路３の出力BH0〜BH15はD
28〜D43であり、レジスタ５のデータD12〜D27にずれの
無いデータを提供する。またシフト数Ｓ＝５であるから
第１のシフト回路４の出力B0〜B15、即ち、レジスタ５
の出力BL0〜BL15はD17〜D32になる。この状態で圧縮コ
ードデコードロジック６はレジスタ５の出力D17〜D32に
ついてビツトBL0（D17）から始まる第３の可変長コード
BB6を検出して第３の復号化コードを出力すると共に該
可変長コードBB6のビツトレングスであるシフト数Ｓ＝
４を出力する。
S0〜S3はシフト数Ｓ＝５を保持しており、アキユムレー
タ7-1,7-2の出力Z0〜Z3は１回加算が行われたことによ
りシフト数Ｚ＝12を保持している。従つて、ステート３
ではシフトブロツク3-4と4-2がセレクトされ、かつシフ
ト数Ｚ＝12であるからシフト回路３の出力BH0〜BH15はD
28〜D43であり、レジスタ５のデータD12〜D27にずれの
無いデータを提供する。またシフト数Ｓ＝５であるから
第１のシフト回路４の出力B0〜B15、即ち、レジスタ５
の出力BL0〜BL15はD17〜D32になる。この状態で圧縮コ
ードデコードロジック６はレジスタ５の出力D17〜D32に
ついてビツトBL0（D17）から始まる第３の可変長コード
BB6を検出して第３の復号化コードを出力すると共に該
可変長コードBB6のビツトレングスであるシフト数Ｓ＝
４を出力する。
一方、４ビツトアキユムレータ7-1,7-2では前回までの
累積シフト数12に今回のシフト数５を累積加算してキヤ
リー信号CRYに１を出力する。レジスタコントローラ7-3
はキヤリー信号CRYの１により記憶回路１に対してメモ
リ要求信号を出力する。記憶回路１はメモリ要求信号に
応じて次の16ビツトデータD64〜D79を読み出し、レジス
タ2-1にストアする。また、レジスタコントローラ7-3は
キヤリー信号CRYの１によりARDY/の出力レベル０をBRDY
/の出力レベル０に切り替える。これにより、次に付勢
されるゲート回路は2-6と2-9であり、対応するレジスタ
は2-2と2-3である。従つて、シフト回路３への一方のデ
ータ入力AL0〜AL15はD32〜D47であり、シフト回路３へ
のもう一方のデータ入力AH0〜AH15はD48〜D63である。
累積シフト数12に今回のシフト数５を累積加算してキヤ
リー信号CRYに１を出力する。レジスタコントローラ7-3
はキヤリー信号CRYの１により記憶回路１に対してメモ
リ要求信号を出力する。記憶回路１はメモリ要求信号に
応じて次の16ビツトデータD64〜D79を読み出し、レジス
タ2-1にストアする。また、レジスタコントローラ7-3は
キヤリー信号CRYの１によりARDY/の出力レベル０をBRDY
/の出力レベル０に切り替える。これにより、次に付勢
されるゲート回路は2-6と2-9であり、対応するレジスタ
は2-2と2-3である。従つて、シフト回路３への一方のデ
ータ入力AL0〜AL15はD32〜D47であり、シフト回路３へ
のもう一方のデータ入力AH0〜AH15はD48〜D63である。
ステート４では、圧縮コードデコードロジツク６の出力
S0〜S3はシフト数Ｓ＝４を保持しており、４ビツトアキ
ユムレータ7-1,7-2の出力Z0〜Z3はキヤリー信号CRYに１
を出力したことにより12＋５の残りのシフト数Ｚ＝１を
保持している。従つて、ステート４ではシフトブロツク
3-1と4-2がセレクトされ、かつシフト数Ｚ＝１であるか
らシフト回路３の出力BH0〜BH15はレジスタ2-2の出力D3
2〜D47を更に１ビツトシフトしたところのD33〜D48であ
り、レジスタ５のデータD17〜D32にずれの無いデータを
提供する。またシフト数Ｓ＝４であるから第１のシフト
回路４の出力B0〜B15、即ち、レジスタ５の出力BL0〜BL
15はD21〜D36になる。この状態で圧縮コードデコードロ
ジック６はレジスタ５の出力D21〜D36についてビツトBL
0（D21）から始まる第４の可変長コードWB1を検出して
第４の復号化コードを出力すると共に該可変長コードWB
1のビツトレングスであるシフト数Ｓ＝１を出力する。
S0〜S3はシフト数Ｓ＝４を保持しており、４ビツトアキ
ユムレータ7-1,7-2の出力Z0〜Z3はキヤリー信号CRYに１
を出力したことにより12＋５の残りのシフト数Ｚ＝１を
保持している。従つて、ステート４ではシフトブロツク
3-1と4-2がセレクトされ、かつシフト数Ｚ＝１であるか
らシフト回路３の出力BH0〜BH15はレジスタ2-2の出力D3
2〜D47を更に１ビツトシフトしたところのD33〜D48であ
り、レジスタ５のデータD17〜D32にずれの無いデータを
提供する。またシフト数Ｓ＝４であるから第１のシフト
回路４の出力B0〜B15、即ち、レジスタ５の出力BL0〜BL
15はD21〜D36になる。この状態で圧縮コードデコードロ
ジック６はレジスタ５の出力D21〜D36についてビツトBL
0（D21）から始まる第４の可変長コードWB1を検出して
第４の復号化コードを出力すると共に該可変長コードWB
1のビツトレングスであるシフト数Ｓ＝１を出力する。
以下、同様にしてステート５以降を行う。また、上述し
たシフト動作のタイミングチヤートは第８図及び第９図
に示す通りである。
たシフト動作のタイミングチヤートは第８図及び第９図
に示す通りである。
［発明の効果］ 以上説明したように本発明によれば、パッキングされた
可変長コードを含んだｎビットデータのバッファ手段へ
の入力と、復号された可変長コードのコードレングスに
従った後段のビットシフト手段へのデータビットの入力
における入力速度と入力タイミングの違いを、バッファ
手段と前段のビットシフト手段によって吸収できるの
で、可変長コードのアンパッキングとその復号化とを中
断することなく高速に実行できるという効果がある。
可変長コードを含んだｎビットデータのバッファ手段へ
の入力と、復号された可変長コードのコードレングスに
従った後段のビットシフト手段へのデータビットの入力
における入力速度と入力タイミングの違いを、バッファ
手段と前段のビットシフト手段によって吸収できるの
で、可変長コードのアンパッキングとその復号化とを中
断することなく高速に実行できるという効果がある。
第１図は実施例のデータ復号装置のブロツク構成図、 第２図（ａ）は記憶回路１におけるMH符号化コードの記
憶態様を示す図、 第２図（ｂ）は伝送路を通して送られるMH符号化コード
系列の態様を示す図、 第３図はシフト回路の回路図、 第４図（ａ）はシフト回路の動作を示す説明図、 第４図（ｂ）は４ビツトシフタ61〜76の動作を示す説明
図、 第５図（ａ），（ｂ）はデータ復号装置の回路図、 第６図（ａ）はシフトコードZ0〜Z3に対応する第２のシ
フト回路３の動作を説明する図、 第６図（ｂ）はシフトコードS0〜S3に対応する第１のシ
フト回路４の動作を説明する図、 第７図（ａ），（ｂ）はデータ復号装置の動作遷移を説
明する図、 第８図は記憶回路１からのデータの読み出し状態を示す
タイミングチヤート、 第９図は各シフトステートの動作遷移を示すタイミング
チヤートである。 図中、１……記憶回路、２……レジスタ回路、３、４…
…シフト回路、５……レジスタ、６……圧縮コードデコ
ードロジツク、７……シフト制御回路、８……外部シフ
ト制御回路である。
憶態様を示す図、 第２図（ｂ）は伝送路を通して送られるMH符号化コード
系列の態様を示す図、 第３図はシフト回路の回路図、 第４図（ａ）はシフト回路の動作を示す説明図、 第４図（ｂ）は４ビツトシフタ61〜76の動作を示す説明
図、 第５図（ａ），（ｂ）はデータ復号装置の回路図、 第６図（ａ）はシフトコードZ0〜Z3に対応する第２のシ
フト回路３の動作を説明する図、 第６図（ｂ）はシフトコードS0〜S3に対応する第１のシ
フト回路４の動作を説明する図、 第７図（ａ），（ｂ）はデータ復号装置の動作遷移を説
明する図、 第８図は記憶回路１からのデータの読み出し状態を示す
タイミングチヤート、 第９図は各シフトステートの動作遷移を示すタイミング
チヤートである。 図中、１……記憶回路、２……レジスタ回路、３、４…
…シフト回路、５……レジスタ、６……圧縮コードデコ
ードロジツク、７……シフト制御回路、８……外部シフ
ト制御回路である。
フロントページの続き (72)発明者 岡野 達夫 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 櫻井 茂樹 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (56)参考文献 特開 昭57−31240（ＪＰ，Ａ) 特開 昭53−107226（ＪＰ，Ａ) 特開 昭55−79565（ＪＰ，Ａ) 特公 平２−14821（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】ｎビットデータの系列を3nビット分シーケ
ンシャルに保持し、前記保持した第１及び第２のｎビッ
トデータを出力するバッファ手段と、 前記バッファ手段から出力された第１及び第２のｎビッ
トデータが入力され、前記第１及び第２のｎビットデー
タをシフト数Ｚに従ってＺビットパラレルシフトして出
力する前段のビットシフト手段と、 前記前段のビットシフト手段から出力された2nビットの
データビットが入力され、該データビットをシフト数Ｓ
に従ってＳビットパラレルシフトして出力する後段のビ
ットシフト手段と、 前記後段のビットシフト手段から出力されたデータビッ
トに含まれる可変長コードを検出して復号するととも
に、該可変長コードのビットレングスを前記シフト数Ｓ
として前記後段のビットシフト手段へ出力するデータ復
号手段と、 前記データ復号手段から出力されたシフト数Ｓを累積加
算し、前記加算結果を前記シフト数Ｚとして前記前段の
ビットシフト手段へ出力するとともに、オーバフロー時
にキャリー信号を出力するＮビット（ｎ＝2N）の累積加
算手段と、 前記累積加算手段から出力される前記キャリー信号に従
って前記バッファ手段から前記前段のビットシフト手段
に入力される第１及び第２のｎビットデータをｎビット
分更新する入力データ更新手段とを有し、 連続して入力するｎビットデータの系列の中にパッキン
グされた複数の可変長コードをアンパッキングして順次
復号することを特徴とするデータ復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276003A JPH0789620B2 (ja) | 1985-12-10 | 1985-12-10 | デ−タ復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276003A JPH0789620B2 (ja) | 1985-12-10 | 1985-12-10 | デ−タ復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136131A JPS62136131A (ja) | 1987-06-19 |
| JPH0789620B2 true JPH0789620B2 (ja) | 1995-09-27 |
Family
ID=17563418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60276003A Expired - Fee Related JPH0789620B2 (ja) | 1985-12-10 | 1985-12-10 | デ−タ復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789620B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904236B2 (ja) * | 1991-10-01 | 1999-06-14 | 株式会社富士通ゼネラル | ハフマン符号解読装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731240A (en) * | 1980-08-04 | 1982-02-19 | Nec Corp | Decoder |
| JPS5731239A (en) * | 1980-08-04 | 1982-02-19 | Nec Corp | Decoder |
-
1985
- 1985-12-10 JP JP60276003A patent/JPH0789620B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62136131A (ja) | 1987-06-19 |
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