JPH0799483B2 - Digital servo circuit - Google Patents
Digital servo circuitInfo
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- JPH0799483B2 JPH0799483B2 JP61134684A JP13468486A JPH0799483B2 JP H0799483 B2 JPH0799483 B2 JP H0799483B2 JP 61134684 A JP61134684 A JP 61134684A JP 13468486 A JP13468486 A JP 13468486A JP H0799483 B2 JPH0799483 B2 JP H0799483B2
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- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/467—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven
- G11B15/473—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the heads
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はVTR等に用いられるモータのディジタルサーボ
回路に関するものである。The present invention relates to a digital servo circuit for a motor used in a VTR or the like.
本発明は、例えば８ビットの２進数と、８ビットの２進
数の内上位４ビットを順次加算する際に、下位４ビット
を累算してキャリーが発生した時に、その時の加算値に
１を加算して、８ビット幅でD/A変換したときに生じる
桁落ちデータによる影響を補償するようにしたものであ
る。The present invention, for example, when sequentially adding an 8-bit binary number and the upper 4 bits of the 8-bit binary number, when the lower 4 bits are accumulated and a carry occurs, 1 is added to the addition value at that time. This is to add and compensate for the influence of the precision loss data that occurs when D / A conversion is performed with an 8-bit width.
VTRのドラムモータを制御するディジタルサーボ回路に
おいては、モータに設けられた周波数発電機により速度
検出信号を得、この速度検出信号によりカウンタを制御
することにより、このカウンタから速度エラーデータを
得るようにしている。これと共にモータに設けられたパ
ルスジェネレータにより位相検出信号を得、この位相検
出信号と垂直同期信号等の基準信号とにより別のカウン
タを制御することにより、このカウンタから位相エラー
データを得るようにしている。そして上記速度エラーデ
ータと位相エラーデータとを、夫々利得制御回路におい
てVTRの動作モードに応じて利得制御を行った後、夫々D
/A変換して加算し、この加算された信号によってモータ
の速度及び位相を所定に制御するようにしている。In the digital servo circuit that controls the drum motor of the VTR, the speed error signal is obtained from the counter by controlling the counter with the speed detection signal from the frequency generator installed in the motor. ing. Along with this, a phase detection signal is obtained by a pulse generator provided in the motor, and another counter is controlled by this phase detection signal and a reference signal such as a vertical synchronization signal so that phase error data can be obtained from this counter. There is. Then, the speed error data and the phase error data are respectively subjected to gain control in the gain control circuit according to the operation mode of the VTR, and then respectively
/ A is converted and added, and the speed and phase of the motor are controlled in a predetermined manner by the added signal.
上記利得制御回路はVTRのキュー、レビュー等のモード
に応じて、即ちモータの設定速度に応じて各エラーデー
タの利得及び位相等を制御するために設けられている。
この利得制御回路は各モードに対応する抵抗器、スイッ
チ、コンデンサ等の多くの回路素子から構成され、これ
らの回路素子の接続をモード切換えの外部操作と連動し
て切換えるようにしている。従って、上述した従来のデ
ィジタルサーボ回路は多くの回路素子を必要とし構成が
複雑となる欠点があった。The gain control circuit is provided to control the gain and phase of each error data according to the mode such as VTR queue and review, that is, according to the set speed of the motor.
This gain control circuit is composed of many circuit elements such as resistors, switches and capacitors corresponding to each mode, and the connection of these circuit elements is switched in conjunction with an external operation for mode switching. Therefore, the above-mentioned conventional digital servo circuit has a drawback that many circuit elements are required and the configuration is complicated.
この問題を解決するために、利得制御回路の利得をマイ
コンにより制御することによって、構成を簡単にするよ
うにした第３図に示すようなディジタルサーボ回路が用
いられて来ている。In order to solve this problem, a digital servo circuit as shown in FIG. 3 has been used in which the structure is simplified by controlling the gain of the gain control circuit by a microcomputer.
第３図において、ドラムモータ１の回転はこのモータ１
に設けられた回転検出器２により検出される。この回転
検出器２は周波数発電機及びパルスジェネレータを含む
もので、その速度検出ヘッド３より第３図に示すような
速度に応じた周期を有するFGパルスがモータ１の１回転
に対して例えば３周期得られるように成されている。ま
た位相検出ヘッド４より第４図に示すようなモータ１の
回転位相に応じたPGパルスがこのモータ１の１回転に１
個の割合で得られる。In FIG. 3, the rotation of the drum motor 1 is indicated by the rotation of the motor 1.
It is detected by the rotation detector 2 provided in the. The rotation detector 2 includes a frequency generator and a pulse generator, and an FG pulse having a cycle corresponding to the speed as shown in FIG. It is made to be able to obtain a cycle. Further, the PG pulse corresponding to the rotation phase of the motor 1 as shown in FIG.
It is obtained in the ratio of pieces.
上記FGパルスは制御信号発生器５に加えられ、上記PGパ
ルスは制御信号発生器６に加えられる。上記制御信号発
生器５は速度エラーカウンタ７を制御するもので、第４
図に示すようにFGパルスの立上りで上記カウンタ７をリ
セットすると共にカウントスタートさせ、FGパルスの立
下りでカウント値N1、N2、N3を読み取るように成されて
いる。この読み取られたカウント値N1、N2、N3……から
成るデータは速度エラーデータDSとして利得制御回路10
へ送られる。The FG pulse is applied to the control signal generator 5, and the PG pulse is applied to the control signal generator 6. The control signal generator 5 controls the speed error counter 7, and
As shown in the figure, the counter 7 is reset and the count is started at the rising edge of the FG pulse, and the count values N 1 , N 2 and N 3 are read at the falling edge of the FG pulse. The data consisting of the read count values N 1 , N 2 , N 3 ... Is the gain control circuit 10 as the speed error data DS.
Sent to.
また制御信号発生回路６は、端子９から加えられる垂直
同期信号VPと共に位相エラーカウンタ８を制御する。即
ち、第４図に示すように上記信号VPの立上りで上記カウ
ンタ８をリセットすると共にカウントスタートさせ、PG
パルスの立上りでカウント値M1、M2を読み取るように成
されている。この読み取られたカウント値M1、M2……か
ら成るデータは位相エラーデータDPとして利得制御回路
11へ送られる。尚、カウンタ７、８には例えば1MHzのク
ロックCKが与えられている。Further, the control signal generation circuit 6 controls the phase error counter 8 together with the vertical synchronizing signal VP applied from the terminal 9. That is, as shown in FIG. 4, when the signal VP rises, the counter 8 is reset and the count is started.
The count values M 1 and M 2 are read at the rising edge of the pulse. The data consisting of the read count values M 1 , M 2 ... Is the phase error data DP as the gain control circuit.
Sent to 11. The counters 7 and 8 are supplied with a clock CK of 1 MHz, for example.
上記利得制御回路10は上記速度エラーデータDSをK1倍し
て加算器12に加え、上記利得制御回路11は上記位相エラ
ーデータDPをK2倍して加算器12に加える。この加算器12
から得られる加算されたデータはD/A変換器13でアナロ
グの制御信号に変換され、この制御信号はドライブアン
プ14を通じてモータ１の速度及び位相を制御する。The gain control circuit 10 multiplies the speed error data DS by K 1 and adds it to the adder 12, and the gain control circuit 11 multiplies the phase error data DP by K 2 and adds it to the adder 12. This adder 12
The added data obtained from the above is converted into an analog control signal by the D / A converter 13, and this control signal controls the speed and phase of the motor 1 through the drive amplifier 14.
上記利得制御回路10、11は、その乗数K1、K2を、VTRの
モード釦部等から成る外部操作部20の操作に応じてマイ
コン21を通じて制御される。その場合、一般にK1＞＞K2
となるように制御され、速度サーボループの制御信号が
位相サーボループの制御信号より大きくなるようにして
いる。例えばノーマルモードの場合はK1≒１、K2＝2-4
に選ばれている。The gain control circuits 10 and 11 control their multipliers K 1 and K 2 through a microcomputer 21 in accordance with an operation of an external operation unit 20 including a VTR mode button unit and the like. In that case, generally K 1 >> K 2
The control signal of the speed servo loop is set to be larger than the control signal of the phase servo loop. For example, in the normal mode, K 1 ≈1, K 2 = 2 -4
Has been selected for.
一般に速度サーボループと位相サーボループとを有する
モータのサーボ回路においては、速度サーボループの位
相回りは−90゜であり、位相サーボループの位相回りは
−180゜である。サーボ回路では速度検出信号及び位相
検出信号を負帰還する形、即ち180゜に反転する形で制
御を行っているために、位相サーボループにおいては、
上記−180゜の位相回りに加えて負帰還による180゜の反
転があるため、全体として360゜の位相回りが生じる。
即ち、モータ１に対する入出力が同相になったループが
発振することになる。Generally, in a servo circuit of a motor having a speed servo loop and a phase servo loop, the phase rotation of the speed servo loop is −90 ° and the phase rotation of the phase servo loop is −180 °. In the servo circuit, the speed detection signal and the phase detection signal are negatively fed back, that is, the control is performed in the form of 180 ° inversion. Therefore, in the phase servo loop,
In addition to the above-180 degree phase rotation, there is 180 degree inversion due to negative feedback, so 360 degree phase rotation occurs as a whole.
That is, the loop in which the input and output of the motor 1 are in phase oscillates.
このような発振を防止し安定な動作を得るためにK1＞＞
K2として、利得が１のときに速度サーボによる制御が位
相サーボによる制御より強く働くようにしている。To prevent such oscillation and obtain stable operation, K 1 >>
As K 2 , when the gain is 1, the control by the speed servo works stronger than the control by the phase servo.
上述した第３図のサーボ回路によれば、利得制御回路1
0、11をマイコン21により制御しているため、この利得
制御回路10、11の回路素子数を減らして構成を簡単にす
ることができると共に、従来カウンタ７、８の後段に夫
々設けられていたD/A変換器を省略して、１個のD/A変換
器13を使用することができる。According to the servo circuit of FIG. 3 described above, the gain control circuit 1
Since the microcomputers 0 and 11 are controlled by the microcomputer 21, the number of circuit elements of the gain control circuits 10 and 11 can be reduced to simplify the configuration, and the conventional counters 7 and 8 are respectively provided in the subsequent stages. One D / A converter 13 can be used by omitting the D / A converter.
次に上記加算器12における加算処理方法について説明す
る。Next, the addition processing method in the adder 12 will be described.
加算器12においては、上記データDSをK1倍したデータK1
・DSと、上記データDPをK2倍したデータK2・DPとが加算
される。データDS、DPを夫々８ビットとし、K1≒１、K2
＝2-4とすると、K1・DS＋K2・DPの演算は第５図のよう
にして行われる。In the adder 12, data K 1 obtained by multiplying the above data DS by K 1
・ DS and data K 2 · DP that is K 2 times the above data DP are added. Data DS and DP are each 8 bits, K 1 ≈ 1, K 2
= 2 -4 , the calculation of K 1 · DS + K 2 · DP is performed as shown in FIG.
K1・DS≒DS K2・DP＝2-4・DP 2-4・DPは第５図のようにK1・DSに対して４ビットだけ
下位ビット側にずらせたことと等価になる。従って、加
算値DS＋2-4・DPは12ビットのデータとなる。この加算
値はD/A変換器13に加えられるが、このD/A変換器13はデ
ータDS、DPと同じ８ビットのものが用いられている。こ
のため従来は上記12ビットのデータのうち上位８ビット
を有効データとし、下位４ビットのデータを桁落ちデー
タとして、この桁落ちデータを切捨てるかあるいは上位
８ビットの有効データに対して切上げ又は四捨五入等の
処理を行うようにしている。K 1 · DS ≈ DS K 2 · DP = 2 −4 · DP 2 −4 · DP is equivalent to shifting K 1 · DS by 4 bits to the lower bit side as shown in FIG. Therefore, the added value DS + 2 -4 · DP is 12-bit data. This added value is added to the D / A converter 13, and this D / A converter 13 uses the same 8-bit data DS and DP. Therefore, conventionally, the upper 8 bits of the above 12-bit data are used as valid data and the lower 4 bits of data are used as digit loss data, and the digit loss data is rounded down or rounded up to the upper 8 bits of valid data. The processing such as rounding off is performed.
従来は上記桁落ちデータを切捨て又は切上げ又は四捨五
入しているため、モータ１に最終的に与えられる制御信
号にノイズが混入してその精度が劣化し、このため、ワ
ウ・フラッタが増大する等、特に低域において悪影響が
現われていた。この問題を解決するためにはD/A変換器1
3のビット数を増やせばよいが、コストアップを招く等
の理由により困難となっている。Conventionally, since the digit cancellation data is rounded down, rounded up, or rounded off, noise is mixed in the control signal finally given to the motor 1 and its accuracy is deteriorated. Therefore, wow and flutter are increased. Especially in the low range, the adverse effect was apparent. D / A converter to solve this problem 1
It is enough to increase the number of bits of 3, but it is difficult because of the cost increase.
本発明においては、モータの回転速度を検出する第１の
検出手段と、この検出手段からの出力信号に基づいて、
上記モータの回転速度を略一定に制御する第１のディジ
タル制御信号を発生する第１の発生手段と、モータの回
転位相を検出する第２の検出手段と、この検出手段から
の出力信号に基づいて、上記モータの回転位相を略一定
に制御する第２のディジタル制御信号を発生する第２の
発生手段と、上記第１及び第２のディジタル制御信号を
加算する加算手段と、この加算手段からの出力信号をD/
A変換し、このD/A変換の出力信号により上記モータの回
転を制御するD/A変換手段とを備え、上記第２の発生手
段は、上記第２のディジタル制御信号を所定のビット数
だけ桁下げシフトするビット数に相当する係数を乗算す
る利得制御手段と、上記第２のディジタル制御信号中の
上記所定のビット数に相当するビット数の下位のデータ
を検出して累積加算する累積加算手段とを備えたことを
特徴とする。In the present invention, based on the first detection means for detecting the rotation speed of the motor and the output signal from this detection means,
Based on an output signal from the first generation means for generating a first digital control signal for controlling the rotation speed of the motor to a substantially constant value, a second detection means for detecting the rotation phase of the motor, and an output signal from the detection means. The second generating means for generating the second digital control signal for controlling the rotation phase of the motor to be substantially constant, the adding means for adding the first and second digital control signals, and the adding means. Output signal of D /
A / D conversion means for A-converting and controlling the rotation of the motor by the output signal of the D / A conversion is provided. Gain control means for multiplying a coefficient corresponding to the number of bits to be shifted down, and cumulative addition for detecting and cumulatively adding lower order data of the number of bits corresponding to the predetermined number of bits in the second digital control signal. And means.
上記第２のディジタル制御信号を所定のビット数だけ桁
下げシフトするビット数に相当する係数を乗算し、上記
第２のディジタル制御信号中の上記所定のビット数に相
当するビット数の下位のデータを累積加算したので、桁
落データの補正を行うことができる。Data lower than the bit number corresponding to the predetermined bit number in the second digital control signal is multiplied by a coefficient corresponding to the bit number that shifts down the second digital control signal by a predetermined number of digits. Since the cumulative addition is performed, it is possible to correct the cancellation data.
第１図は本発明の第１の実施例を示すもので、本発明を
第３図のディジタルサーボ回路に適用した場合である。
尚、第３図と対応する部分には同一符号が付されてい
る。FIG. 1 shows a first embodiment of the present invention, which is a case where the present invention is applied to the digital servo circuit of FIG.
The parts corresponding to those in FIG. 3 are designated by the same reference numerals.
第１図において、前記位相エラーカウンタ８から得られ
る８ビットの位相エラーデータDPは加算器15を通じてア
ンドゲート16の一方の入力端子に加えられると共に加算
器17に加えられる。アンドゲート16の他方の入力端子に
は端子18よりF0Hのコード、即ち「11110000」のコード
を有する信号が加えられている。従ってこのアンドゲー
ト16からは上記８ビットのデータDPのうち上位４ビット
のデータのみが取り出される。この上位ビットのデータ
は上記加算器17に加えられて上記データDPから減算され
る。従って、この加算器17からは８ビットのデータDPの
うち下位４ビットのデータのみが得られる。この下位４
ビットのデータは前述した第５図における桁落ちデータ
に相当するものである。In FIG. 1, 8-bit phase error data DP obtained from the phase error counter 8 is applied to one input terminal of an AND gate 16 through an adder 15 and also to an adder 17. A signal having a code of F0H, that is, a code of "11110000" is applied from the terminal 18 to the other input terminal of the AND gate 16. Therefore, only the upper 4-bit data of the 8-bit data DP is extracted from the AND gate 16. This upper bit data is added to the adder 17 and subtracted from the data DP. Therefore, only the lower 4-bit data of the 8-bit data DP is obtained from the adder 17. This lower 4
The bit data corresponds to the digit cancellation data in FIG. 5 described above.
そこでこの桁落ちデータを遅延回路19により１サンプリ
ング期間だけ遅延させてから加算器15において元のデー
タDPに加える。上記１サンプリング期間は第４図におけ
るPGパルスによるカウント値M1、M1……が得られる周期
である。また上記遅延回路19としてはメモリ、８ビット
シフトレジスタ等が用いられる。Therefore, the digit cancellation data is delayed by one delay period by the delay circuit 19 and then added to the original data DP by the adder 15. The one sampling period is a period in which the count values M 1 , M 1, ... By the PG pulse in FIG. 4 are obtained. A memory, an 8-bit shift register or the like is used as the delay circuit 19.
上記加算器15においては、現在のデータDPの下位４ビッ
トに前回サンプリングされたデータDPの下位４ビットが
加算される。従って、この下位４ビットにおける加算結
果が桁上りすれば、この加算器15の加算出力値における
データDPのMSBから４ビット目に１が加算されることに
なる。この加算出力値が再びアンドゲート16に加えら
れ、さらに加算器17、遅延回路19により同様に処理され
て再び加算器15に加えられ、この動作が繰り返される。
この結果、加算器15においては、データDPに対して桁落
ちデータ分が順次積分されていくことになり、下位４ビ
ットが桁上り量まで積分されたときデータDPのMSBから
４ビット目、即ち、アンドゲータ16から得られる上位４
ビットのデータの最下位ビットに１が加算されることに
なる。このアンドゲート16から得られる上位４ビットの
データは利得制御回路11でK2＝2-4倍された後、加算器1
2に加えられて、利得制御回路10からのK1≒１倍された
データDSに第５図のようにして加算される。従って、こ
の加算器12より第５図の８ビットの有効データが得られ
る。この有効データのLSBは上述した積分動作によって
桁落ちデータの補正が成されているので、モータ１に与
えられる制御信号の精度を向上させることができる。In the adder 15, the lower 4 bits of the previously sampled data DP are added to the lower 4 bits of the current data DP. Therefore, if the addition result in the lower 4 bits carries, the 1 is added to the 4th bit from the MSB of the data DP in the addition output value of the adder 15. The addition output value is added to the AND gate 16 again, further processed in the same manner by the adder 17 and the delay circuit 19 and added to the adder 15 again, and this operation is repeated.
As a result, in the adder 15, the amount of carry-over data is sequentially integrated with respect to the data DP, and when the lower 4 bits are integrated up to the carry amount, the 4th bit from the MSB of the data DP, that is, , Top 4 from Andgate 16
One will be added to the least significant bit of the bit data. The upper 4 bits of data obtained from the AND gate 16 are multiplied by K 2 = 2 −4 in the gain control circuit 11 and then added by the adder 1.
It is added to 2 and added to the data DS from the gain control circuit 10 multiplied by K 1 ≈1 as shown in FIG. Therefore, the adder 12 can obtain the 8-bit effective data shown in FIG. Since the LSB of this effective data is corrected for the digit cancellation data by the above-described integration operation, the accuracy of the control signal given to the motor 1 can be improved.
第２図は本発明の第２の実施例を示すもので、本発明を
一般的なモータのディジタルサーボ回路に適用した場合
である。尚、第２図においては第１図と対応する部分に
は同一符号が付されている。FIG. 2 shows a second embodiment of the present invention, which is a case where the present invention is applied to a digital servo circuit of a general motor. In FIG. 2, parts corresponding to those in FIG. 1 are designated by the same reference numerals.
本実施例はａビットの入力エラーデータＤに対してａビ
ットより少いｂビットのD/A変換器13を用いる場合に、
ａ−ｂ＝ｃビットの桁落ち分を補正するようにしたもの
である。In this embodiment, when using the D / A converter 13 of b bits, which is less than a bits, for the input error data D of a bits,
This is to correct the loss of ab = c bits.
第２図において、ａビットのエラーデータＤは加算器15
を通じてアンドゲート16の一方の入力端子に加えられる
と共に加算器17に加えられる。アンドゲート16の他方の
入力端子には端子18よりデータＤの上位ｂ（＜ａ）ビッ
トを抜き出すためのコードを有する信号Ｓが加えられて
いる。このアンドゲート16から取り出された上位ｂビッ
トのデータは上記加算器17に加えられて上記データＤか
ら減算される。従って、この加算器17からはデータＤの
下位ｃ（＝ａ−ｂ）ビットの桁落ちデータが得られる。
この桁落ちデータを遅延回路19により１サンプリング期
間だけ遅延させてから加算器15において元のデータＤに
加える。In FIG. 2, the a-bit error data D is added to the adder 15
Through AND gate 16 and one input terminal of AND gate 16 and adder 17. A signal S having a code for extracting the upper b (<a) bits of the data D is applied to the other input terminal of the AND gate 16 from the terminal 18. The high-order b-bit data extracted from the AND gate 16 is added to the adder 17 and subtracted from the data D. Therefore, the adder 17 obtains the lower c (= ab) bits of the digit cancellation data of the data D.
The digit cancellation data is delayed by the delay circuit 19 for one sampling period and then added to the original data D by the adder 15.
これによって第１図の場合と同様の累算動作が行われ、
この結果、アンドゲート16から得られる上位ｂビットの
データの最下位ビットに１が加算される補正が成され
る。このｂビットのデータはｂビットのD/A変換器13で
アナログの制御信号に変換されてモータ１に与えられ
る。この制御信号はｃビットの桁落ちによる補正が成さ
れているので、その精度を向上させることができる。As a result, the same accumulation operation as in the case of FIG. 1 is performed,
As a result, a correction is made in which 1 is added to the least significant bit of the high-order b-bit data obtained from the AND gate 16. This b-bit data is converted into an analog control signal by the b-bit D / A converter 13 and given to the motor 1. Since this control signal is corrected by cancellation of c-bit digits, its accuracy can be improved.
従来の桁落ちデータの切上げ、切捨て、四捨五入等の処
理によってモータの制御信号に含まれていたノイズを除
去し、実質的に累積誤差をゼロにすることができる。こ
のためワウ・フラッタを軽減することができる等優れた
制御性能を得ることができる。The noise included in the control signal of the motor can be removed by the conventional processing such as rounding up, truncation, and rounding of the digit cancellation data, and the accumulated error can be substantially zero. Therefore, excellent control performance such as wow and flutter can be reduced can be obtained.
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来のディジタルサーボ回路のブロック図、第４図は第
３図のタイミングチャート、第５図はデータの加算方法
を説明する図である。 なお図面に用いた符号において、 ８……位相エラーカウンタ 13……D/A変換器 15……加算器 16……アンドゲート 17……加算器 19……遅延回路 である。FIG. 1 is a block diagram showing the first embodiment of the present invention, and FIG.
FIG. 4 is a block diagram showing a second embodiment of the present invention, FIG. 3 is a block diagram of a conventional digital servo circuit, FIG. 4 is a timing chart of FIG. 3, and FIG. 5 is a data addition method. It is a figure. In the reference numerals used in the drawings, 8 ... Phase error counter 13 ... D / A converter 15 ... Adder 16 ... AND gate 17 ... Adder 19 ... Delay circuit.
Claims (1)
段と、 この検出手段からの出力信号に基づいて、上記モータの
回転速度を略一定に制御する第１のディジタル制御信号
を発生する第１の発生手段と、 モータの回転位相を検出する第２の検出手段と、 この検出手段からの出力信号に基づいて、上記モータの
回転位相を略一定に制御する第２のディジタル制御信号
を発生する第２の発生手段と、 上記第１及び第２のディジタル制御信号を加算する加算
手段と、 この加算手段からの出力信号をD/A変換し、このD/A変換
の出力信号により上記モータの回転を制御するD/A変換
手段とを備え、 上記第２の発生手段は、上記第２のディジタル制御信号
を所定のビット数だけ桁下げシフトするビット数に相当
する係数を乗算する利得制御手段と、 上記第２のディジタル制御信号中の上記所定のビット数
に相当するビット数の下位のデータを検出して累積加算
する累積加算手段とを備えたことを特徴とするディジタ
ルサーボ回路。1. A first detection means for detecting a rotation speed of a motor, and a first digital control signal for controlling the rotation speed of the motor to be substantially constant based on an output signal from the detection means. First generating means, second detecting means for detecting a rotation phase of the motor, and a second digital control signal for controlling the rotation phase of the motor to be substantially constant based on an output signal from the detecting means. Second generating means for generating, adding means for adding the first and second digital control signals, D / A conversion of the output signal from the adding means, and the output signal of the D / A conversion for the above D / A conversion means for controlling the rotation of the motor, wherein the second generation means multiplies a gain corresponding to the number of bits by which the second digital control signal is shifted down by a predetermined number of bits. Control means, above A digital servo circuit, comprising: cumulative addition means for detecting and cumulatively adding lower order data of a bit number corresponding to the predetermined bit number in the second digital control signal.
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134684A JPH0799483B2 (en) | 1986-06-10 | 1986-06-10 | Digital servo circuit |
| US07/057,781 US4804894A (en) | 1986-06-10 | 1987-06-03 | Motor rotation servo control apparatus |
| AU74002/87A AU612320B2 (en) | 1986-06-10 | 1987-06-05 | Motor rotation servo control apparatus |
| CA000539113A CA1284672C (en) | 1986-06-10 | 1987-06-08 | Motor rotation servo control apparatus |
| KR1019870005815A KR960013427B1 (en) | 1986-06-10 | 1987-06-09 | Motor rotation servo control apparatus |
| DE8787305148T DE3775831D1 (en) | 1986-06-10 | 1987-06-10 | ENGINE REVOLUTION CONTROL UNIT. |
| DE3751926T DE3751926T2 (en) | 1986-06-10 | 1987-06-10 | Engine speed control device |
| EP87305148A EP0249465B1 (en) | 1986-06-10 | 1987-06-10 | Motor rotation control apparatus |
| EP91109323A EP0448136B1 (en) | 1986-06-10 | 1987-06-10 | Motor rotation control apparatus |
| AU75332/91A AU627992B2 (en) | 1986-06-10 | 1991-04-23 | Motor rotation servo control apparatus |
| SG1395A SG1395G (en) | 1986-06-10 | 1995-01-05 | Motor rotation control apparatus |
| HK119495A HK119495A (en) | 1986-06-10 | 1995-07-20 | Motor rotation control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134684A JPH0799483B2 (en) | 1986-06-10 | 1986-06-10 | Digital servo circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290902A JPS62290902A (en) | 1987-12-17 |
| JPH0799483B2 true JPH0799483B2 (en) | 1995-10-25 |
Family
ID=15134153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134684A Expired - Lifetime JPH0799483B2 (en) | 1986-06-10 | 1986-06-10 | Digital servo circuit |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0799483B2 (en) |
| KR (1) | KR960013427B1 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS555012A (en) * | 1978-06-23 | 1980-01-14 | Nippon Telegr & Teleph Corp <Ntt> | Method of controlling speed of brushless motor |
| JPS58208612A (en) * | 1982-05-31 | 1983-12-05 | Fanuc Ltd | Measuring system |
| JPS6070836A (en) * | 1983-09-27 | 1985-04-22 | Sansui Electric Co | Transmitter |
| JPS6192187A (en) * | 1984-10-09 | 1986-05-10 | Yaskawa Electric Mfg Co Ltd | Field pole position correcting method of synchronous motor |
-
1986
- 1986-06-10 JP JP61134684A patent/JPH0799483B2/en not_active Expired - Lifetime
-
1987
- 1987-06-09 KR KR1019870005815A patent/KR960013427B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880000938A (en) | 1988-03-30 |
| KR960013427B1 (en) | 1996-10-05 |
| JPS62290902A (en) | 1987-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |