JPH0795028A

JPH0795028A - 信号選択回路

Info

Publication number: JPH0795028A
Application number: JP19291994A
Authority: JP
Inventors: Nobuyuki Yasuda; 安田　　信行
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-07-25
Filing date: 1994-07-25
Publication date: 1995-04-07
Anticipated expiration: 2013-08-06
Also published as: JP2784887B2

Abstract

(57)【要約】【構成】複数（Ｎ）個の信号が夫々供給されるＮ個の
ゲート回路９０ａ〜９０ｄと、そのＮ個のゲート回路９
０ａ〜９０ｄを循環的に開放すると共に、開放状態にあ
るゲート回路から信号が出力されているときは計数動作
を停止する制御シーケンスカウンタ９１と、入力された
処理モードに応じて、循環的に開放するゲート回路９０
ａ〜９０ｄを制限する制御手段９６とを有する。【効果】複数の信号を公平な優先順位を以て取出すこ
とができると共に、Ｎ個のゲート回路のうち信号の出力
されないゲート回路が飛び越されて循環的に開放される
ので、処理効率を高くすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の信号を選択的に取
出す信号選択回路に関する。

【０００２】

【従来の技術】光学式のディジタルオーディオディスク
システムを用いてステレオ音楽以外に文字のデータ、表
示用のデータ、プログラムなどのディジタルデータを再
生できれば、表示装置を付加することによってグラフィ
ックスによる図表、統計や、スチル画像による図鑑など
の視覚的情報の再生装置や、ビデオゲーム装置を実現す
ることができ、ディジタルオーディオディスクシステム
の応用範囲を広げることができる。現行のいわゆるコン
パクトディスクのデータ記憶容量は、約５００Ｍバイト
あり、フレキシブルディスクの記憶容量よりかなり大き
い利点を有している。

【０００３】ディジタルオーディオディスクでは、エラ
ー訂正符号の処理は、１サンプルデータの１６ビットを
上位８ビット及び下位８ビットに分解し、バイト単位で
行っている。つまり、インターリーブ及びデインターリ
ーブ、リードソロモン符号の符号化及び復号化は、バイ
ト単位でなされている。従って、ディジタルオーディオ
信号とディジタルデータとでエラー訂正符号を共通に行
うことが容易になしうる。ディジタルデータは、音楽信
号のように、平均値補間などの補間処理を適用すること
ができず、音楽信号と比べて再生データのエラーレート
がより低いことが好ましい。コンパクトディスクに記録
される信号がオーディオデータの場合（即ち現行のコン
パクトディスク）のデータ構成について図７及び図８を
参照して説明する。図７は、コンパクトディスクに記録
されているディジタルオーディオデータのフォーマット
を示すものである。記録データの５８８ビットを１フレ
ームとし、この１フレーム毎の特定のビットパターンの
フレーム同期パルスＦＳの後には、３ビットの直流分抑
圧ビットＲＢが設けられ、更に、その後に各々が１４ビ
ットの０〜３２番のデータビットＤＢと、３ビットの直
流分抑圧ビットＲＢとが交互に設けられている。このデ
ータビットＤＢのうちで０番目のものは、サブコーディ
ング信号あるいはユーザーズビットと呼ばれ、ディスク
の再生制御、関連する情報の表示などに使用されるもの
である。１〜１２，１７〜２８番目のデータビットＤＢ
は、メインチャンネルのオーディオデータに割当てら
れ、残る１３〜１６，２９〜３２番目のデータビットＤ
Ｂは、メインチャンネルのエラー訂正コードのパリティ
データに割当てられる。各データビットＤＢは、記録時
に８−１４変換により８ビットのデータが１４ビットに
変換されたものである。

【０００４】図８は、直流分抑圧ビットを除き、各デー
タビットＤＢを８ビットとして、９８フレームを順に並
列に並べた状態を示す。０及び１のフレームのサブコー
ディング信号Ｐ〜Ｗは、所定のビットパターンであるシ
ンクパターンを形成している。また、Ｑチャンネルに関
しては、９８フレームのうちの終端側の１６フレームに
エラー検出用のＣＲＣコードが挿入されている。

【０００５】Ｐチャンネルは、ポーズ及び音楽を示すフ
ラグであって、音楽で低レベル、ポーズで高レベルとさ
れ、リードアウト区間で２Ｈｚ周期のパルスとされる。
従って、このＰチャンネルの検出及び計数を行うことに
よって、指定された音楽を選択して再生することが可能
となる。Ｑチャンネルは、同種の制御をより複雑に行う
ことができ、例えばＱチャンネルの情報をディスク再生
装置に設けられたマイクロコンピュータに取り込んで、
音楽の再生途中でも直ちに他の音楽の再生に移行するな
どのランダム選曲を行うことができる。これ以外のＲチ
ャンネル〜Ｗチャンネルは、ディスクに記録されている
曲の作詞者、作曲者、その解説、詩などを表示したり、
音声で解説するために用いられる。

【０００６】Ｑチャンネルの９８ビットのうちで、先頭
の２ビットがシンクパターンとされ、次の４ビントがコ
ントロールビットとされ、更に、次の４ビットがアドレ
スビットとされ、その後の７２ビットがデータビットと
され、最後にエラー検出用のＣＲＣコードが付加され
る。データビットの７２ビット内に、トラック番号コー
ドＴＮＲとインデックスコードＸとが含まれている。ト
ラック番号コードＴＮＲは、００〜９９まで変化しうる
もので、インデックスコードＸも同様に００〜９９まで
変換しうるものである。

【０００７】更に、Ｑチャンネルのデータとして、曲及
びポーズの時間を示す時間表示コードと、コンパクトデ
ィスクのプログラムエリアの最初から最外周側の終端ま
で連続的に変化する絶対時間を表示する時間表示コード
とが含まれる。これらの時間表示コードは、各々が２桁
の分、秒、フレームのコードにより構成される。１秒
は、７５フレームに分割される。ディジタルデータのよ
うに、音楽より短い単位でコンパクトディスクをアクセ
スするためには、上述の絶対時間に関する時間表示コー
ドが用いられる。

【０００８】この例では、メインチャンネルのデータと
してディジタルデータを記録する時に、サブコーディン
グ信号のＰチャンネル及びＱチャンネルのデータ構成
は、コンパクトディスクと同じものとしている。

【０００９】図９はディジタルデータの記録フォーマッ
トを示す。ディジタルデータは、（５８８×４バイト＝
２３５２バイト）を１ブロック（１セクタ）とするもの
で、図９は、この１ブロックのデータ構成である。１ブ
ロックは、１２バイトのブロック同期信号（ＣＹＮＣ）
と、４バイトのヘッダと、２０４８バイトのデータ（ユ
ーザーデータ）と、４バイトのエラー検出コード（ＥＤ
Ｃ）、例えばＣＲＣコードと、８バイトの拡張用のスペ
ースと、１７２バイトのＰ符号のパリティ（Ｐパリティ
と称する）と、１０４バイトのＱ符号のパリティ（Ｑパ
リティと称する）とからなる。１ブロックのデータは、
これから最終的に必要とされるデータのみを切り出すこ
とができる構成とされている。

【００１０】図１０に１ブロック（セクタ）の構成がよ
り詳細に示される。図１０で左チャンネル及び右チャン
ネルは、ステレオ音楽データの左右のチャンネルのサン
プルデータとの対応を示すものであり、各チャンネル
は、１６ビットを１ワードとし、Ｌが最下位ビット、Ｍ
が最上位ビットを示している。前述のように、ステレオ
音楽データの場合には、フレーム同期信号で規定される
区間内に（６×２×２＝２４バイト）のデータが記録さ
れているので、ステレオ音楽データと同一の信号フォー
マット（図７）によりディジタルデータを記録すると、
１ブロック（２３５２バイト）は、第０フレームから第
９７フレームまでに記録される。従って、サブコーディ
ング信号の変化の周期の９８フレームをくずすことなく
ディジタルデータを記録できる。

【００１１】１ブロックのディジタルデータの最初の１
バイトは、全て０のビットとされ、その後の１０バイト
が全て１のビットとされ、更にその後の１バイトが全て
０のビットとされる。この１２バイトの区間が１ブロッ
クのディジタルデータの先頭を示すブロック同期信号
（セクタ同期信号）とされる。ブロック同期信号の後
に、各１バイトの分、秒、セクタ、モードのヘッダが付
加される。

【００１２】このヘッダは、１ブロック（セクタ）のア
ドレスであって、１ブロックは、フレームと同様に７５
ブロックで１秒となるものである。モードのデータは、
その１ブロックのデータの種類などを示すものである。
図１０で、Ｄ０００１〜Ｄ２３３６は、ブロック同期信
号及びヘッダを除く１ブロックのバイト番号を示す。

【００１３】Ｄ０００１〜Ｄ２０４８がユーザーデータ
であり、Ｄ２０４９〜Ｄ２０５２がエラー検出コードで
あり、Ｄ２０５３〜Ｄ２０６０がスペースであり、Ｄ２
０６１〜Ｄ２２３２がＰパリティであり、Ｄ２２３３〜
Ｄ２３３６がＱパリティである。

【００１４】エラー検出符号及びエラー訂正符号の符号
構成の説明のために、１ブロック（セクタ）の構成をワ
ード単位で表したものを図１１に示す。図１１におい
て、Ｗｉがワード番号を示す。Ｗ００００及びＷ０００
１がヘッダであり、Ｗ０００２〜Ｗ１０２５がユーザー
データであり、Ｗ１０２６及びＷ１０２７がエラー検出
コードであり、Ｗ１０２８〜Ｗ１０３１がスペースであ
り、Ｗ１０３２〜Ｗ１１１７がＰパリティであり、Ｗ１
１１８〜Ｗ１１６９がＱパリティである。エラー検出符
号の符号化は、ヘッダ及びユーザーデータ（Ｗ００００
〜Ｗ１０２７）について行われると共に、エラー訂正符
号の符号化は、ブロック同期信号を除くＷ００００〜Ｗ
１１６９の１１７０ワード（２３４０バイト）に関して
行われる。

【００１５】エラー検出符号として用いられるＣＲＣコ
ードは、一例として、下記の生成多項式ｐ（ｘ）を有す
るものである。

【００１６】

【数１】Ｐ（ｘ）＝（ｘ¹⁶＋ｘ¹⁵＋ｘ²＋１）（ｘ¹⁶＋ｘ²＋ｘ＋１）

【００１７】ヘッド及びユーザーデータをＧＦ２⁸上の
多項式で表現したものを、上述の生成多項式により除算
した時の剰余が４バイトのＣＲＣコードとされる。この
エラー検出符号は、ディスクから再生された再生信号の
エラー訂正を行った後の最終的な信頼性のチェックの目
的で用いられる。この他に、エラー訂正を行う時の誤っ
たエラー訂正を防止する目的として用いるようにしても
良い。

【００１８】エラー訂正符号は、１ブロックのＷ０００
０〜Ｗ１１６９の各ワードを最上位ビットＭを含む上位
バイト及び最下位ビットＬを含む下位バイトの各々に２
分割し、１１７０バイトの上位バイトからなるデータプ
レーンと、１１７０バイトの下位バイトからなるデータ
プレーンとの各データプレーンごとに行われる。この上
位バイトのデータプレーン及び下位バイトのデータプレ
ーンの各々でなされる符号化は、同一のものである。

【００１９】図１２は、上位バイト又は下位バイトの何
れか一方から構成されるデータプレーンに関する符号化
の説明に用いるものである。データプレーンは、ヘッダ
及びユーザーデータからなる１０３２バイトからなり、
この１０３２バイトが（２４×４３）の２次元的配列と
される。図１２に示すように、ワード番号で区別される
各バイトが最初の行から順に第２４番目の行までに配さ
れる。この（２４×４３）のデータプレーンに対し、完
結形のクロスインターリーブ及びリードソロモン符号を
組合せたエラー訂正符号の符号化がなされる。このエラ
ー訂正符号は、１０３２バイトのデータプレーンの互い
に異なる方向に位置する２つの符号系列に、各１バイト
のシンボルが含まれるようにインターリーブ処理を行
い、符号系列ごとに、リードソロモン符号の符号化を行
うものである。

【００２０】図１２に示すように、０〜４２の各列に位
置する２４バイト毎に１バイトを１シンボルとする（２
６，２４）のリードソロモン符号の符号化がなされ、各
列の下に位置する２バイトとしてＰパリティが付加され
る。したがって、Ｐパリティを含む符号系列（Ｐ系列と
称する）は、２６シンボルからなるものである。ＧＦ２
⁸上の（２６，２４）リードソロモン符号として、例え
ば下記の多項式ｐ（ｘ）のものを用いる。

【００２１】

【数２】ｐ（ｘ）＝ｘ⁸＋ｘ⁴＋ｘ³＋ｘ²＋１

【００２２】ＧＦ２⁸上の原始元ａを（ａ＝０００００
０１０）とする時、パリティマトリクスＨＰは、下記に
示すものとなる。

【００２３】

【数３】

【００２４】パリティシンボルＰ０＝Ｄ（４３×２４＋
Ｎ）及びＰ１＝Ｄ（４３×２５＋Ｎ）（Ｎ＝０，１，
２，‥‥４１，４２）は、再生されたＰ系列をＶＰとす
る時に、次の等式を満足するものとされる。

【００２５】

【数４】ＨＰ×ＶＰ＝０

【００２６】ここで、

【００２７】

【数５】

【００２８】である。一例として、（Ｎ＝０）とする
時、最初の列に位置する〔Ｄ００００，Ｄ００４３，Ｄ
００８６，Ｄ０１２９，Ｄ０１７２，‥‥Ｄ０９４６，
Ｄ０９８９，Ｄ１０３２（＝Ｐ０），Ｄ１０７５（＝Ｐ
１）〕が再生されたひとつのＰ系列となる。

【００２９】また、データプレーンの斜め方向に位置す
る４３バイト毎に１バイトを１シンボルとする（４５，
４３）リードソロモン符号の符号化がなされ、第２７番
目及び第２８番目の行に位置する２バイトとして、Ｑパ
リティが付加される。したがって、Ｑ系列は、４５シン
ボルからなるものである。ＧＦ２⁸上の（４５，４３）
リードソロモン符号として、例えば下記の多項式ｐ
（ｘ）のものを用いる。

【００３０】ＧＦ２⁸上の原始元ａを（ａ＝０００００
０１０）とする時、パリティマトリクスＨＰは、下記に
示すものとなる。

【００３１】

【数６】

【００３２】パリティシンボルＱ₀＝Ｄ（４３×２６＋
Ｎ）及びＱ₁＝Ｄ（４４×２６＋Ｎ）は、再生されたＱ
系列をＶＰとする時に、次の等式を満足するものとされ
る。

【００３３】

【数７】ＨＰ×ＶＰ＝０

【００３４】ここで、

【００３５】

【数８】

【００３６】である。（Ｎ＝０，１，２，３，‥‥２
４，２５）であり、（Ｍ＝０，１，２，３，‥‥４１，
４２）である。もし、（４４×Ｍ＋４３×Ｎ）＞１１１
７の関係が生じる時は、（４４×Ｍ＋４３×Ｎ）は、
（４４×Ｍ＋４３×Ｎ−１１１８）として計算される。

【００３７】Ｑ系列のインターリーブ関係の理解を容易
とするため（Ｎ＝０，１，２，‥‥２４，２５）を垂直
方向とし、（Ｍ＝０，１，２，‥‥４１，４２）を水平
方向として、Ｐパリティを含む１１１８シンボルの配列
を並び変えると、図１３に示すものとなる。図１３の横
方向に並ぶ各行が１個のＱ系列を形成する。例えば（Ｎ
＝０）の時は、〔Ｄ００００，Ｄ００４４，Ｄ００８
８，Ｄ０１３２，Ｄ０１７６，‥‥，Ｄ０６４２，Ｄ０
６８６，Ｄ０７３０，Ｄ１１１８（＝Ｑ０），Ｄ１１４
４（＝Ｑ１）〕が１個のＱ符号系列を形成する。また、
この図１３において、縦方向に並ぶ各列がＰ系列を形成
する。従って、図１３は、垂直方向に（２６，２４）リ
ードソロモン符号の符号化がなされると共に、水平方向
に、（４５，４３）リードソロモン符号の符号化がなさ
れた１種の積符号の構成を表したものである。

【００３８】この２つのリードソロモン符号は、共に２
シンボルのパリティシンボルを有しているので、エラー
フラグがない時でも、１シンボルエラーまでの訂正が可
能であると共に、エラーフラグによって、エラーロケー
ションが判っている時には、２シンボルまでのエラーを
訂正することができる。このエラーフラグとしては、デ
ィジタルディスクに関して標準的に使用されるＣＩＲＣ
（クロスインターリーブリードソロモン符号）の復号結
果を用いることができる。したがって、図１３における
垂直方向のリードソロモン符号の復号（Ｐ復号と称す
る）及び水平方向のリードソロモン符号の復号（Ｑ復号
と称する）を交互に行い、例えば（Ｐ復号→Ｑ復号→Ｐ
復号→Ｑ復号）と行うことにより、Ｐ系列及びＱ系列の
両者の何れから見ても、３個以上のシンボルがエラーシ
ンボルとなる場合以外では、全てのエラーパターンの訂
正を行うことができる。然も、クロスインターリーブ処
理を施しているので、バーストエラーを分散させること
により、エラー訂正能力をより向上することができる。

【００３９】上述のエラー訂正符号は、１ブロックのヘ
ッダ及びユーザーデータの計１１１８ワードの夫々を上
位バイトと下位バイトとに分割してなる２つのデータプ
レーンに関して同様になされる。このエラー訂正符号化
がなされた各データプレーンが合成され、更に、ブロッ
ク同期信号が付加され、図１０又は図１１に示す１ブロ
ックの構成とされる。この１ブロックがオーディオデー
タの代わりに、ディジタルディスクのＣＩＲＣ符号の符
号器に供給され、エラー訂正符号化の処理を受け、更
に、フォーマッタにより、図７に示すような記録データ
に変換される。この記録データがディジタルディスクの
カッティングマシンに供給される。

【００４０】図１４は、光学式ディスクの再生装置の構
成を示すものである。図１４において、１が上述の２つ
のフォーマットのディジタル信号のいずれかがスパイラ
ル状に記録されたディジタルディスクを示す。ディスク
１は、スピンドルモータ２によって、回転される。この
場合、線速度一定でディスク１が回転するように、スピ
ンドルサーボ回路３によってスピンドルモータ２が制御
される。

【００４１】４がオプティカルヘッドを示し、オプティ
カルヘッド４は、読取用のレーザ光を発生するレーザー
源、ビームスプリッタ、対物レンズ等の光学系、ディス
ク１で反射されたレーザー光の受光素子等を有してい
る。オプティカルヘッド４は、スレッド送りモータ５に
よって、ディスク１の半径方向を移動できるようにされ
ている。スレッド送りモータ５は、スレッドドライブ回
路６によってドライブされる。また、オプティカルヘッ
ド４は、ディスク１の信号面に直角な方向及びこれに平
行な方向の２方向において変位可能とされ、再生時のレ
ーザー光のフォーカシング及びトラッキングが常に良好
とされるように制御される。このために、フォーカスサ
ーボ回路７及びトラッキングサーボ回路８が設けられて
いる。

【００４２】オプティカルヘッド４の再生信号がＲＦア
ンプ９に供給される。オプティカルヘッド４には、例え
ばシリンドリカルレンズと４分割ディテクタの組合せか
らなるフォーカスエラー検出部と３つのレーザースポッ
トを用いるトラッキングエラー検出部とが設けられてい
る。ＲＦアンプ９の出力信号がクロック抽出回路１０に
供給される。このクロック抽出回路１０の出力（データ
及びクロック）がフレーム同期検出回路１１に供給され
る。ディスク１に記録されているディジタル信号は、Ｅ
ＦＭ変調されている。ＥＦＭ変調は、８ビットのデータ
を１４ビットの好ましい（即ち変調された信号の最少反
転時間が長く、その低域成分が少なくなるような１４ビ
ット）パターンにブロック変換する方法である。ディジ
タル復調回路１２は、ＥＦＭの復調を行う構成とされ
る。クロック抽出回路１０により取り出されたビットク
ロック及びフレーム同期検出回路１１で検出されたフレ
ーム同期信号がディジタル復調回路１２及びスピンドル
サーボ回路３に供給される。

【００４３】ディジタル復調回路１２では、サブコーデ
ィング信号の分離がなされ、このサブコーディング信号
がバッファメモリ１３を介してシステムコントローラ１
４に供給される。システムコントローラ１４には、ＣＰ
Ｕが設けられ、ディスク１の回転動作、スレッド送り動
作、オプティカルヘッド４の読取動作などがシステムコ
ントローラ１４によって制御される構成とされる。シス
テムコントローラ１４には、後述のインターフェース２
０を介して制御指令が供給される。つまり、サブコーデ
ィング信号を用いるディスク１から希望するディジタル
信号の読出しを行うための制御がシステムコントローラ
１４によって行われる。

【００４４】ディジタル復調回路１２から出力されるメ
インディジタルデータがＲＡＭコントローラ１５を経て
ＲＡＭ１６及びエラー訂正回路１７に供給される。この
ＲＡＭコントローラ１５、ＲＡＭ１６及びエラー訂正回
路１７により、時間軸変動の除去、エラー訂正の処理が
成され、その出力にメインディジタルデータが取り出さ
れる。このＲＡＭコントローラ１５の出力がデマルチプ
レクサ１８に供給される。デマルチプレクサ１８は、再
生しているディスクがステレオ音楽信号用のコンパクト
ディスクであるか、ディジタルデータ記憶用のディジタ
ルデータディスクかによって制御されるもので、システ
ムコントローラ１４により出力系路の切替を行う。一例
として、ディスク１のリードイントラックに記録されて
いるサブコーディング信号のＱチャンネルのコントロー
ルビットにより、再生しているディスクがステレオ音楽
信号のものか、ディジタルデータ記憶用のものかが識別
される。この出力系路の切替と共に、ＲＡＭコントロー
ラ１５に対してディスクの種類の判別結果を示す制御信
号が供給され、ディジタルデータ記憶用のディスクの再
生出力には、付加的なエラー訂正動作がなされる。

【００４５】ディジタルディスク再生時に選択される出
力系路には、データ変換回路１９が接続されている。こ
のデータ変換回路１９には、再生ディジタルデータと共
に、再生サブコーディング信号がバッファメモリ１３か
ら供給され、再生データがシリアル信号の形態に変換さ
れる。図１５は、データ変換回路１９から出力されるシ
リアル信号のワードフォーマットの一例を示す。このシ
リアル信号は、３２ビットを１ワードとしており、最初
の４ビットがプリアンプル、次の４ビットがデータの補
助ビット、次の２０ビットがデータである。ディジタル
データが１６ビットを１ワードとする時は、最下位ビッ
ト（ＬＳＢ）から１６ビット挿入される。ディジタルデ
ータの後に４ビットが付加される。この４ビットのうち
で、Ｖで示すビットは、そのワードが有効であるかどう
かを示すフラグであり、Ｕで示すビットがサブコーディ
ング信号の各ビットであり、Ｃで示すビットがチャンネ
ルを識別するビットであり、Ｐがパリティビットであ
る。このサブコーディング信号のビットＵは、ワードフ
ォーマットの夫々に１ビットずつ挿入されて順次伝送さ
れる。

【００４６】上述のワードフォーマットは、オーディオ
データを考慮して考えられたもので、次段のインターフ
ェース２０に供給され、標準的なコンピュータのデータ
フォーマットに変換される。また、システムコントロー
ラ１４に対するデータがインターフェース２０を介して
マイクロコンピュータシステム（ホストコンピュータ）
２１から供給される。マイクロコンピュータシステム２
１は、読出しアドレスを指定し、この読出しアドレスの
他にスタート信号などのドライブコントロール信号をイ
ンターフェース２０及びシステムコントローラ１４に与
える

【００４７】再生しているディスクがステレオ音楽信号
用のものの時に選択されるデマルチプレクサ１８の出力
系路には、補間回路２２が接続され、エラー訂正てきな
かったエラーデータの修整がなされる。補間回路２２に
より、左右のチャンネルに分けられ、各チャンネルのデ
ータがＤ／Ａコンバータ２３Ｌ，２３Ｒによりアナログ
信号とされ、ローパスフィルタ２４Ｌ，２４Ｒを夫々介
して出力端子２５Ｌ，２５Ｒに取り出される。

【００４８】ここでは、バッファメモリ１３によりサブ
コーディング信号の時間軸変動分を除去している。この
時間軸補正は、メインチャンネルのディジタル信号に関
して、ＲＡＭコントローラ１５及びＲＡＭ１６によって
なされるのと同様のものである。つまり、ＲＡＭコント
ローラ１５は、検出されたフレーム同期信号から再生信
号に同期したライトクロックを形成し、このライトクロ
ックによって、ＲＡＭ１６にディジタル信号を書込み、
ＲＡＭ１６からディジタル信号を読出す時には、水晶発
振器の出力から形成されたリードクロックを用いるよう
にしている。このライトクロック及びリードクロックが
バッファメモリ１３へのサブコーディング信号の書込み
及び読出しに用いられる。したがって、バッファメモリ
１３から読出されたサブコーディング信号は、時間軸変
動を含まず、メインチャンネルのディジタル信号との時
間的関係がこの時間軸変動によって変化してしまうこと
が防止される。

【００４９】ここでは、ディジタルデータ記憶用のディ
スク再生時には、まず、マイクロコンピュータシステム
２１において、所定のアドレスに対するリード命令が実
行される。このアドレスは、Ｑチャンネルの絶対時間表
示用のコードそのものであって、インターフェース２０
を介して、アドレスがシステムコントローラ１４に供給
される。システムコントローラ１４は、スレッドドライ
ブ回路６を制御し、オプティカルヘッド４により再生さ
れたサブコーディング信号を見ながら、目的とする読取
り位置の近傍の位置にオプティカルヘッド４を移動させ
る。この例で再生されたサブコーディング信号にエラー
が含まれることによって、設定されたサブコーディング
信号が再生されないでアクセス動作が終了しない誤動作
を防止するために、数ブロック離れた位置より再生を開
始するようにしている。そして、再生されたサブコーデ
ィング信号が指定されたアドレスに一致することによ
り、又は近傍の正しいサブコーディング信号の位置から
再生を開始してフレーム同期信号をカウントすることの
何れかの方法で目的とするブロックを捕らえるようにし
ている。

【００５０】図１６は、ディジタルデータ記憶用のディ
スク再生時のエラー訂正回路（復号器）の一例を示す。
図１６では、簡単のため、オーディオ信号用のディスク
及びディジタルデータ記憶用のディスクの何れにも用い
られている。ＣＩＲＣ符号の復号器については省略され
ている。つまり、ＲＡＭ１６に貯えられている１ブロッ
クのブロック同期信号を除く再生データは、ＣＩＲＣ符
号の復号後のものであり、各シンボルには、エラーの有
無を示すエラーフラグが付加されている。

【００５１】ＲＡＭ１６からエラーフラグと共に各シン
ボルが読出され、２６シンボルのＰ系列ごとにデータバ
ス３１を介してＰ復号器３２に供給される。Ｐ復号器３
２において、ＣＩＲＣ符号の復号により得られたエラー
フラグを用いて１個のＰ系列内の２シンボルエラーの訂
正を行う（２６，２４）リードソロモン符号の復号がな
され、この復号後のシンボルがＲＡＭ１６に書き込まれ
る。この場合、Ｐ復号器３２により、エラーが訂正され
たものは、そのシンボルに関するエラーフラグがクリア
される。１ブロックに関するＰ復号が終了すると、ＲＡ
Ｍ１６から読出されたデータがデータバス３１を介して
Ｑ復号器３３に供給される。

【００５２】ＲＡＭ１６のアドレスの制御により、デイ
ンターリーブがなされ、１ブロックのＱ系列ごとにＱ復
号器３３において、１個のＱ系列内の２シンボルエラー
の訂正を行う（４５，４３）リードソロモン符号の復号
がなされる。この復号によりエラーが訂正されたもの
は、そのシンボルに関するエラーフラグがクリアされ
る。次に、再びＰ復号が行われ、更に、Ｑ復号が行われ
る。このように、Ｐ復号及びＱ復号を交互に２回ずつ行
った後に、ＲＡＭ１６からのエラー訂正後の再生ディジ
タルデータがＣＲＣチェッカ３４に供給され、エラー検
出がなされ、エラー検出結果が出力ゲート３５に供給さ
れる。出力ゲート３５では、エラーが有ると判定された
データに関して、エラーフラグがセットされる。

【００５３】ＣＲＣチェッカ３４のエラー検出結果は、
Ｐ復号器３２及びＱ復号器３３におけるエラー訂正のた
めに用いることもできる。Ｐ復号器３２及びＱ復号器３
３では、エラー訂正時に、ＣＩＲＣ符号の復号の際に発
生したエラーフラグを使用している。従って、ＣＲＣチ
ェッカ３４のエラー検出結果をＰ復号及びＱ復号の際に
参照することによって、ＣＩＲＣ符号のエラーフラグが
正しくない時の誤った訂正動作を防止することができ
る。

【００５４】

【発明が解決しようとする課題】本発明は上述した光学
式ディスクの再生装置等の電子機器に適用して好適な、
信号選択回路に於いて、複数の信号を公平な優先順位を
以て取出すことのできるものを提案しようとするもので
ある。

【００５５】

【課題を解決するための手段】本発明による信号選択回
路は、複数（Ｎ）個の信号が夫々供給されるＮ個のゲー
ト回路９０ａ〜９０ｄと、そのＮ個のゲート回路９０ａ
〜９０ｄを循環的に開放すると共に、開放状態にあるゲ
ート回路から信号が出力されているときは計数動作を停
止する制御シーケンスカウンタ９１と、入力された処理
モードに応じて、循環的に開放するゲート回路９０ａ〜
９０ｄを制限する制御手段９６とを有することを特徴と
する信号選択回路である。

【００５６】

【作用】かかる本発明によれば、制御シーケンスカウン
タ９１の制御によって、Ｎ個のゲート回路９０ａ〜９０
ｄを循環的に開放すると共に、開放状態にあるゲート回
路から信号が出力されているときは計数動作を停止し、
且つ、制御手段９６によって、入力された処理モードに
応じて、循環的に開放するゲート回路９０ａ〜９０ｄを
制限する。

【００５７】

【実施例】本実施例は、本発明を光学式ディスクの再生
装置に適用した場合で、再生装置の構成、その動作等の
大部分は、図７〜図１６、及びそれについての説明を援
用し、ここでは本実施例の特徴のある部分のみを説明す
るも、図１〜図４に於いて、上述の図１４及び図１６と
対応する部分には同一符号を付して説明する。

【００５８】〔周辺回路１〕（図２）以下に、図２を参照して、上述
の図１４に於ける、ＲＡＭコントローラ１５からインタ
ーフェース２０に至る部分に設けられた回路について説
明する。４０はデータセレクタで、ＲＡＭコントローラ
１５から入力端子４１に供給される第１のディジタル信
号及びそれに付随する各種信号と、入力端子４２に供給
される第２のディジタル信号及びそれに付随する各種信
号と、入力端子４３に供給される第３のディジタル信号
及びそれに付随する各種信号のいずれかを選択し、その
選択された信号がデマルチプレクサ１８を介して同期回
路４５に供給される。第１〜第３のディジタル信号はワ
ード当たりのバイト数が夫々３バイト、４バイト及び２
バイトの信号で、第１のディジタル信号の内容は上述の
図９〜図１１について詳述した信号であり、第２のディ
ジタル信号は第１のディジタル信号を直列信号の状態で
送信し、それを受信した信号である。第３のディジタル
信号は普通に用いられている汎用の信号である。

【００５９】この同期回路（１チップＩＣにて構成され
る）４５では、次のような処理が行われる。第１〜第３
のディジタル信号のうち選択されたディジタル信号に付
随する入力ビットクロック及び共通のワードクロックか
ら、１ワード周期内のビットクロックの個数の等しい出
力ビットクロックを得ると共に、この出力ビットクロッ
ク及び共通のワードクロックから共通の出力バイトクロ
ックを得る。

【００６０】ディジタル信号から検出した外部ブロック
同期信号に同期した内部ブロック同期信号を作る。

【００６１】第１〜第３のディジタル信号（直列信号）
の各ワードのビット信号の桁順序（各ワードの先頭ビッ
トがＬＳＢであるかＭＳＢであるか）を統一する。

【００６２】ディジタル信号のデスクランブルを行う。

【００６３】ディジタル信号のエラーの検出及びエラー
状態の判別を行う。

【００６４】４７はバッファＲＡＭで、ディジタルデー
タ及びバイト毎のエラーフラグを記憶して、ディジタル
データのエラーを訂正するためのものである。

【００６５】４６はＲＡＭ４７を制御するＲＡＭコント
ローラである。このＲＡＭコントローラ４６は、同期回
路４５からのデスクランブルされた出力データ、バイト
毎のエラーフラグ、出力ビットクロック、出力バイトク
ロック、内部ブロック同期信号等を受ける。ＲＡＭコン
トローラ４６は、システムコントローラ１４のＣＰＵの
制御により、ＲＡＭ４７に記憶されたデータのエラー訂
正を行い、ＲＡＭ４７から読出されたデータをインター
フェース２０を介してマイクロコンピュータシステム
（ホストコンピュータ）２１に供給する。

【００６６】同期回路４５からのエラー状態（データエ
ラーの有無、エラーオバーの如何）の判別信号はインタ
ーフェース４８を介してシステムコントローラ１４に供
給される。

【００６７】〔周辺回路２〕（図３）次に、図２に於けるＲＡＭコン
トローラ４６の詳細について、図３を参照して説明す
る。

【００６８】８０は書込み／読出し制御回路、８１はア
ドレス／データ切換回路である。図２の同期回路４５の
デスクランブル回路から得られた直列データが直列−並
列変換回路８４に供給されて並列データに変換された
後、切換回路８１を介して、バッファＲＡＭ４７のデー
タ用ＲＡＭ（例えば２０４８×８ビットのＲＡＭを３個
使用している）４７ａに供給されて書込まれるようにな
されている。更に、図２の同期回路４５からのデータの
バイト毎のエラーフラグが切換回路８１を介してＲＡＭ
４７のエラーフラグ用ＲＡＭ（８１９２×１ビットのＲ
ＡＭを使用する）４７ｂに供給されて書込まれる。

【００６９】８２，８３は夫々データ書込み用アドレス
発生回路及びデータ読出し用アドレス発生回路で、各ア
ドレス信号は切換回路８１を介してＲＡＭ４７に供給さ
れる。

【００７０】上述の書込み／読出し制御回路８０は、シ
ステムコントローラ１４からの入力制御信号に基づいて
出力制御信号を出力し、ＲＡＭ４７の書込み／読出し及
び切換回路８１の切換えを制御する。

【００７１】システムコントローラ１４のＣＰＵ１４並
びにＰ／Ｑパリティアドレス変換用ＲＯＭ８５、エラー
訂正用ＲＡＭ８６及びシステムＲＯＭ８７がバスを介し
て互いに接続される。又、ＲＯＭ８５及びＲＡＭ８６は
切換回路８１に接続される。

【００７２】ＲＡＭ４７ａに書込まれたデータにエラー
があって、そのバイト毎のエラーフラグがＲＡＭ４７ｂ
に書込まれているときは、そのエラーを有するデータは
ＲＡＭ４７ａから読出されてエラー訂正用ＲＡＭ８６に
書込まれ、そこでエラー訂正された後、ＲＡＭ４７ａに
再度書込まれる。しかる後ＲＡＭ４７ａからそこに記憶
されているデータが読出されて、切換回路８１−インタ
ーフェース２０を介してマイクロコンピュータシステム
（ホストコンピュータ）２１に供給されて、データの取
込みが行われる。

【００７３】〔信号選択回路〕（図１、図４）次に、図３の書込み／
読出し制御回路８０に設けられている信号選択回路につ
いて、図１を参照して詳細に説明する。尚、図４に、図
１の信号選択回路の各部信号の波形を示す。

【００７４】図２及び図３に於けるバッファＲＡＭ４７
に対し、マイクロコンピュータシステム（ホストコンピ
ュータ）２１からのデータ取込み要求に基づいて、デー
タを書込み及び読出すモードを次のように規定する。

【００７５】同期回路４５からのデータをＲＡＭコント
ローラ４６を介してＲＡＭ４７に書込むモードを、第１
の書込みモードとし、これに関連した信号の符号には、
少なくともその一部にＷ₁を用いる。

【００７６】エラー訂正用ＲＡＭ８６から読出されたデ
ータをＲＡＭ４７に書込むモードを、第２の書込みモー
ドとし、これに関連した信号の符号には、少なくともそ
の一部にＷ₂を用いる。

【００７７】ＲＡＭ４７からデータを読出して、ＲＡＭ
コントローラ４６−インターフェース２０を介してマイ
クロコンピュータシステム（ホストコンピュータ）２１
に供給するモードを第１の読出しモードとし、これに関
連した信号の符号には、少なくともその一部にＲ₁を用
いる。

【００７８】ＲＡＭ４７からデータを読出して、エラー
訂正用ＲＡＭ８６に供給して書込むモードを第２の読出
しモードとし、これに関連した信号の符号には少なくと
もその一部にＲ₂を用いる。

【００７９】ＲＡＭ４７がそのデータのエラー訂正のた
めにシステムコントローラ１４のＣＰＵ８８によってア
クセスされているとき（図４ＡのＣＰＵ切換信号のＣＴ
Ｌモード時）は、順次の第１の書込みモード、第２の読
出しモード及び第２の書込みモードのサイクルが繰返え
されて、ＲＡＭ４７ａへのデータの書込み及びＲＡＭ４
７ａに書込まれているデータのＲＡＭ８６を用いたエラ
ー訂正が交互に行われる。

【００８０】ＲＡＭ４７がマイクロコンピュータシステ
ム（ホストコンピュータ）２１によってアクセスされて
いるとき（図４ＡのＣＰＵ切換信号のＨＯＳＴモード
時）は、順次の第１の書込みモード及び第１の読出しモ
ードのサイクルが繰返えされて、ＲＡＭ４７ａへのデー
タの書込み及びＲＡＭ４７ａに記憶されているデータの
マイクロコンピュータシステム（ホストコンピュータ）
２１による取り込みが交互に行われる。

【００８１】図１に於いて、９２ａ〜９２ｄは第１〜第
４のレジスタ（シフトレジスタ）、９３ａ〜９３ｄは各
レジスタに夫々付属するデータセレクタである。９４は
２段のＤ形フリップフロップ回路から成るパルス化回路
である。システムコントローラ１４からの、夫々互いに
非同期関係にある第１及び第２の書込み制御入力信号Ｗ
₁，Ｗ₂｛夫々図４Ｄ（Ｖ）、Ｉ参照｝並びに第１及び
第２の読出し制御入力信号Ｒ₁，Ｒ₂（夫々図４Ｒ，Ｎ
参照）がパルス化回路９４に供給され、夫々に対応して
得られたクリアパルスＣＷ₁，ＣＷ₂及びＣＲ₁，ＣＲ
₂｛夫々図４Ｅ（Ｗ），Ｊ，Ｒ，Ｏ参照｝が夫々レジス
タ９２ａ〜９２ｄのクリア端子に供給されるようになさ
れている。

【００８２】レジスタ９２ａ〜９２ｄの各出力Ｑ₄｛図
４Ｆ（Ｘ），Ｋ，Ｔ，Ｐ参照｝は、夫々ゲート回路（オ
ア回路）９０ａ〜９０ｄに供給される。

【００８３】９１は２²進の制御用シーケンスカウンタ
で、マスタクロック（図４Ｂ参照）によって駆動され、
カウンタ９１からゲート回路９０ａ〜９０ｄの前部又は
その一部に順次循環的にゲートパルスが供給される。

【００８４】システムコントローラ１４からのＣＰＵ切
換信号（図４Ａ参照）がＣＴＬモードのときは、同期回
路９６の制御により、カウンタ９１は３進カウンタとし
て動作し、図４Ｃに示す如くゲート回路９０ａ，９０ｂ
及び９０ｄに順次循環的に負パルスが供給されて開放さ
れる。

【００８５】システムコントローラ１４からのＣＰＵ切
換信号（図４Ａ参照）がＨＯＳＴモードのときは、同期
回路９６の制御により、カウンタ９１は２進カウンタと
して動作し、図４Ｃに示す如くゲート回路９０ａ及び９
０ｃに交互に負パルスが供給されて開放される。

【００８６】ゲート回路９０ａ〜９０ｄの各出力は、論
理回路９５のナンド回路９５ａに供給される。又、レジ
スタ９２ａ〜９２ｄの各出力Ｑ₄が論理回路９５のナン
ド回路９５ｂに供給され、その出力がナンド回路９５ａ
に供給される。そして、ナンド回路９５ａの出力が同期
回路９６に供給されて、ゲート回路９０ａ〜９０ｄのい
ずれからか出力（低レベル）が得られているとき及びい
ずれからも出力（低レベル）が得られていないときは、
カウンタ９１の計数動作が停止せしめられるようにカウ
ンタ９１が制御される。このときは、カウンタ９１の各
ナンド回路の出力は共に高レベルとなる（図４Ｃ参
照）。

【００８７】ゲート回路９０ａ〜９０ｄの各出力は夫々
ラッチ回路９７に供給され、その各ラッチ出力が夫々第
１及び第２の書込み制御出力信号Ｗ₁（Ｃ），Ｗ
₂（Ｃ）並びに第１及び第２の読出し制御出力信号Ｒ₁
（Ｃ），Ｒ₂（Ｃ）｛図４Ｇ（Ｙ），Ｌ，Ｕ，Ｑ参照｝
となり、夫々図３の切換回路８２，８３に供給されて、
ＲＡＭ４７に供給されるアドレス信号の切換が制御され
る。

【００８８】又、レジスタ９２ａの出力Ｑ₁，Ｑ₄（反
転）のナンド出力が書込みイネーブル信号Ｗ₁（Ｅ）
｛図４Ｈ（Ｚ）参照｝となり、ＲＡＭ４７に供給され
る。レジスタ９２ｂの出力Ｑ₂，Ｑ₄（反転）のナンド
が書込みイネーブル信号Ｗ₂（Ｅ）（図４Ｍ参照）とな
り、ＲＡＭ４７に供給される。

【００８９】又、レジスタ９２ｃ，９２ｄの出力Ｑ₄は
夫々第１及び第２の読出しラッチ信号Ｒ₁（Ｌ），Ｒ₂
（Ｌ）ともなり、図３の切換回路８１に内蔵せる各ラッ
チ回路に供給されて、ＲＡＭ４７から読出されたデータ
が夫々ラッチされる。

【００９０】第１及び第２のウエイト（待ち）信号ＷＴ
₁，ＷＴ₂（低レベル）（図４Ω参照）は夫々ＣＴＬモ
ード及びＨＯＳＴモードに対するものである。

【００９１】尚、マスタクロックはカウンタ９１の他、
レジスタ９２ａ〜９２ｄ、パルス化回路９４及びラッチ
回路９７にも供給される。

【００９２】次に、レジスタ９２ａ〜９２ｄ、データセ
レクタ９３ａ〜９３ｄ及びゲート回路９０ａ〜９０ｄの
関係及び動作は同様なので、これらについて、レジスタ
９２ａ、データセレクタ９３ａ及びゲート回路９０ａを
例に採って説明する。図４Ｆ（Ｘ）に示す如く、レジス
タ９２ａの出力Ｑ₄が高レベルのときは、カウンタ９１
の出力（図４Ｃ参照）が高レベルか低レベルかによっ
て、ゲート回路９０ａの出力は夫々低レベル、高レベル
となる。ゲート回路９０ａの出力がデータセレクタ９３
ａのセレクト端子に供給され、高レベルの出力が供給さ
れたときは信号Ｂ₁〜Ｂ₄が出力Ｙ₁〜Ｙ₄とされて、
シフトレジスタ９２ａの入力Ｄ₁〜Ｄ₄とされ、低レベ
ルの出力が供給されたときは信号Ａ₁〜Ａ₄が出力信号
Ｙ₁〜Ｙ₄とされて、シフトレジスタ９２ａの入力Ｄ₁
〜Ｄ₄とされる。又、シフトレジスタ９２ａの出力Ｑ₁
がデータセレクタ９３ａの信号Ｂ₁，Ａ₂とされ、出力
Ｑ₂が信号Ｂ₂，Ａ₃とされ、出力Ｑ₃が信号Ｂ₃，Ａ
₄とされ、出力Ｑ₄が信号Ｂ₄とされる。又、信号Ａ₁
は常に高レベルとされる。

【００９３】さて、レジスタ９２ａの出力Ｑ₄が高レベ
ルのときは、出力Ｑ₁〜Ｑ₃も高レベルであるから、ゲ
ート回路９０ａの出力が高レベル、低レベルと変化して
も、レジスタ９２ａの出力Ｑ₁〜Ｑ₄は高レベルのまま
である。

【００９４】しかして、入力信号Ｗ₁（低レベル）｛図
４Ｄ（Ｖ）参照｝に基づいて、パルス化回路９４から、
レジスタ９２ａにクリアパルスＣＷ₁（低レベル）｛図
４Ｅ（Ｗ）参照｝が供給されると、その各出力Ｑ₁〜Ｑ
₄は共に低レベルとなる。レジスタ９２ａの出力Ｑ₄が
低レベルとなっている場合｛図４Ｆ（Ｘ）参照｝に於い
て、カウンタ９１の出力（図４Ｃ参照）が高レベルのと
きは、ゲート回路９０ａの出力は高レベルとなるので、
レジスタ９２ａの出力Ｑ₁〜Ｑ₄は共とに低レベルのま
まである。

【００９５】レジスタ９２ａの出力Ｑ₄が低レベルとな
っている場合に於いて、カウンタ９１の出力が低レベル
になると、その当初に於いてデータセレクタ９３ａの出
力Ｙ₁は信号Ａ₁（高レベル）となり、これがレジスタ
９２ａの入力Ｄ₁となり、このため、マスタクロックに
よってレジスタ９２ａの出力Ｑ₁〜Ｑ₄は順次高レベル
となる。

【００９６】〔信号選択回路の他の例〕（図５、図６）次に図５を参
照して、信号選択回路の他の例を説明する。１５０は上
述の図１について説明した信号選択回路の全体を信号選
択回路本体として示す。図５に於いて、本体１５０に対
する信号は入力信号Ｗ₁，Ｗ₂，Ｒ′₁（後述），Ｒ₂
のみを図示し、他の信号は図示を省略する。

【００９７】１５１は本体１５０の入力信号Ｒ₁の入力
側に付加した論理回路を示す。論理回路１５１には読出
しパルス及びＣＰＵ切換信号が供給され、これより得ら
れた出力信号を新たな第１の読出し制御入力信号Ｒ′₁
として本体１５０に供給する。又、論理回路１５１は制
御信号Ｍによって制御され、例えば制御信号Ｍが高レベ
ルのときはウェイトモードで、入力信号Ｒ′₁は図６Ｃ
の入力信号Ｒ₁と同じであり、制御信号Ｍが低レベルの
ときはデータリクエストモードで、入力信号Ｒ′₁は入
力信号Ｒ₁と異なる図６Ｋの入力信号（データリクエス
ト信号）Ｒ′₁となる。

【００９８】この論理回路１５１は例えば、読出しパル
ス及びＣＰＵ切換信号の供給されるオア回路１５２、オ
ア回路１５２の出力及び制御信号Ｍの反転信号が供給さ
れる排他的論理和回路１５３並びに排他的論理和回路１
５３の出力及びＣＰＵ切換信号が供給されるノア回路１
５４から構成される。

【００９９】次に、図５の信号選択回路の動作を図６の
タイムチャートを参照して説明しよう。図６Ａ〜ＨはＲ
ＡＭに対するアクセスがホストコンピュータ主導形のウ
エイトモード時の各信号を示し、図６Ｉ〜Ｐに示すＲＡ
Ｍに対するアクセスがＲＡＭコントローラ主導形のデー
タリクエストモード時の各信号に夫々対応する。但し、
図６Ｃは第１の読出し制御入力信号Ｒ₁であり、図６Ｋ
は第１の読出し制御入力信号Ｒ′₁である。

【０１００】図６Ａ及びＩは、図１の実施例のＣＰＵ制
御信号を示し、ＣＴＬモード及びＨＯＳＴモードを有す
る。図６Ｃの入力信号Ｒ₁は後述の図６Ｂの読出しパル
スを位相反転して作る。入力信号Ｒ₁（図６Ｃ）はその
立上りエッジで、本体１５０のパルス化回路９４に第１
の読出しモードの読出し命令を与える。尚、後述する入
力信号Ｒ′₁についてもこれと同様である。

【０１０１】図６Ｂの読出しパルスは、これにより、そ
の立下りでアドレスカウンタのアドレスを変更し、その
立上りでホストコンピュータへのデータの読込みを行
う。これに対し、図６Ｊの読出しパルスは、これにより
その立下りでホストコンピュータへのデータの読込みを
行いその立上りでアドレスカウンタのアドレスを変更す
る。

【０１０２】図６Ｄ及びＬは、図３のデータ読出しアド
レス発生回路８３の第１の読出しモードのアドレスカウ
ンタの出力（キャリー出力で、読出し終了を意味する）
ＣＯ（高レベル）を示す。

【０１０３】図６Ｅ及びＭはアドレスカウンタの制御信
号を示し、高レベルは計数可能モード、低レベルは初期
値ロード可能モードを示す。尚、カウンタ出力ＣＯが出
力される以前に（破線の状態）ＣＰＵ切換信号がＨＯＳ
ＴモードからＣＴＬモードに切換った場合には、その切
換った時点でカウンタ制御信号が破線にて示す如く、高
レベルから低レベルに変化する。

【０１０４】図６Ｆ及びＮはアドレスカウンタへ供給さ
れるロードパルス（低レベル）を示す。

【０１０５】図６Ｇ及びＯは読出しウエイト信号を示
し、これは入力信号Ｒ₁，Ｒ′₁の立上りエッジで高レ
ベルから低レベルに変化する信号で、低レベル期間は待
ち時間に応じて変化し、高レベルの部分はＲＡＭ４７ａ
から読出されたデータのラッチ可能期間である。

【０１０６】図６Ｈ及びＰはそのラッチされたデータを
示し、並列８ビットのデータから成る。

【０１０７】さて、図６Ｋの入力信号Ｒ′₁は、図６Ｊ
の読出しパルスに対し、ＣＰＵ切換信号（図６Ｉ参照）
の一部（立上りエッジ部）を反転して加算し、即ちＣＰ
Ｕ切換信号のＣＴＬモードからＨＯＳＴモードへの切換
時点で立上らせ、この立上りエッジをも他の立上りエッ
ジと共に読出し命令のタイミングとするものである。

【０１０８】ウエイトモード（固体メモリの読出しに汎
用されているモード）では、ホストコンピュータ２１か
らの読出し命令に基づいてシステムコントローラ１４か
ら発生する読出しパルス（図４Ｂ）に基づいて入力信号
Ｒ₁（図６Ｃ）の立上りでＲＡＭ４７ａにデータの読出
しを命令し、読出しウエイト信号（図６Ｇ）が低レベル
から高レベルになった後データの読出しを行う。

【０１０９】これに対し、データリクエストモード（フ
ロッピーディスクの読出しに汎用されているモード）で
は、入力信号Ｒ′₁の立上り後、ＲＡＭコントローラ４
６が読出しウエイト信号（図６Ｏ）を監視しており、こ
の信号が低レベルから高レベルになった後は、ＲＡＭ４
７ａから任意のタイミングでデータの読出しが行われ
る。

【０１１０】

【発明の効果】上述せる本発明信号選択回路によれば、
複数（Ｎ）個の信号が夫々供給されるＮ個のゲート回路
と、そのＮ個のゲート回路を循環的に開放すると共に、
開放状態にあるゲート回路から信号が出力されていると
きは計数動作を停止する制御シーケンスカウンタと、入
力された処理モードに応じて、循環的に開放するゲート
回路を制限する制御手段とを有するので、複数の信号を
公平な優先順位を以て取出すことができると共に、Ｎ個
のゲート回路のうち信号の出力されないゲート回路が飛
び越されて循環的に開放されるので、処理効率を高くす
ることができる。

【図面の簡単な説明】

【図１】本発明による信号選択回路の一実施例を示すブ
ロック線図

【図２】その信号選択回路の周辺回路を示すブロック線
図

【図３】その信号選択回路の周辺回路を示すブロック線
図

【図４】その信号選択回路の信号のタイムチャート

【図５】本発明による信号選択回路の他の実施例を示す
ブロック線図

【図６】その信号選択回路の信号のタイムチャート

【図７】ディジタルオーディオデータのフォーマット図

【図８】ディジタルオーディオデータのフォーマット図

【図９】ディジタルデータのフォーマット図

【図１０】ディジタルデータのフォーマット図

【図１１】ディジタルデータのフォーマット図

【図１２】エラー訂正符号のインターリーブ関係の説明
図

【図１３】エラー訂正符号のインターリーブ関係の説明
図

【図１４】従来の再生装置のブロック線図

【図１５】ディジタルデータのフォーマット図

【図１６】従来の再生装置の一部のエラー訂正復号器を
示すブロック線図

【符号の説明】

９０ａ〜９０ｄゲート回路９１制御用シーケンスカウンタ９２ａ〜９２ｄシフトレジスタ９３ａ〜９３ｄデータセレクタ９５論理回路９６同期回路

Claims

【特許請求の範囲】

【請求項１】複数（Ｎ）個の信号が夫々供給されるＮ
個のゲート回路と、該Ｎ個のゲート回路を循環的に開放すると共に、開放状
態にあるゲート回路から信号が出力されているときは計
数動作を停止する制御シーケンスカウンタと、入力された処理モードに応じて、上記循環的に開放する
ゲート回路を制限する制御手段とを有することを特徴と
する信号選択回路。