JP2646587B2 - 記録信号形成回路 - Google Patents

Description

【発明の詳細な説明】 以下、本発明を次の順序で説明する。

A.産業上の利用分野 B.発明の概要 C.従来の技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例 Ｇ−1. データフォーマット（第２図） Ｇ−2. 記録再生装置の要部構成（第３図） Ｇ−3. RAMマップ（第４図） Ｇ−4. アドレス変換回路の具体例（第５図） Ｇ−5. 変調回路の具体例（第１図，第６図） H.発明の効果 A.産業上の利用分野 本発明は、記録媒体に記録される信号を形成する記録
信号形成回路に関する。

B.発明の概要 本発明は、記録媒体に記録される信号を形成する記録
信号形成回路において、外部から供給される選択信号お
よびトリガ信号に基づいて基準信号とデータ信号のいず
れを出力するかの選択および出力するタイミングを制御
することにより、上記基準信号とデータ信号をフォーマ
ットで定められたタイミングで選択的に出力することが
できるようにしたものである。

C.従来の技術 従来、２インチ径のフロッピーディスク（磁気ディス
ク）を用いて静止画像の記録を行う電子スチルカメラが
知られている。ところで、この電子スチルカメラ用のフ
ロッピーディスクをコンピュータ等のデジタルデータを
ストアする媒体として使用するシステムを本件出願人は
先に提案している。

D.発明が解決しようとする問題点 上述のようなシステムにおいて、例えばフロッピーデ
ィスク上の１トラックは、全く性質の異なる２種類のデ
ータ、すなわちインデックスデータとセクターデータか
ら構成されている。インデックスデータはイニシャライ
ズ（初期化）時のみに書込まれ、通常のディスク・アク
セス時にはその再生信号がいわゆるソフトインデックス
の役目を果たす。すなわち、インデックスデータの再生
信号を基準として各セクターの位置が決定される。これ
に対して、セクターデータは通常読み書きされるデータ
である。

よって、変調回路（フォーマティング回路）は、イン
デックスデータを生成する機能とセクターデータを生成
する機能を有し、場合に応じてトラックフォーマットと
して定められたタイミングでそれらのデータを選択的に
出力しなければならない。しかしながら、これを達成す
ることは容易でなかった。

そこで、本発明は上述した従来の問題点に鑑みて提案
されたものであり、例えば上述したインデックスデータ
とセクターデータのような基準信号とデータ信号をフォ
ーマットで定められたタイミングて選択的に出力するこ
とができるような記録信号形成回路を提供することを目
的とする。

E.問題点を解決するための手段 本発明に係る記録信号形成回路は、前述した問題点を
解決するために、記録媒体に記録される基準信号を生成
する基準信号生成手段と、上記記録媒体から再生される
上記基準信号に基づいて上記記録媒体に記録されるデー
タ信号を生成するデータ信号生成手段と、トリガ信号を
生成して出力するトリガ信号出力手段と、上記基準信号
と上記データ信号とのどちらか一方が選択されたかを示
す選択信号が入力される入力手段と、入力された上記選
択信号が、上記基準信号を選択していることを示してい
る際に、上記トリガ信号に基づいて上記基準信号生成手
段に上記基準信号を生成させるとともに、入力された上
記選択信号が、上記データ信号を選択していることを示
している際に、上記記録媒体から再生される上記基準信
号とトリガ信号とに基づいて上記データ信号生成手段に
上記データ信号を生成させる制御手段とフランジ部とを
有し、上記フランジ部の接合面側に接着剤吸収用の凹部
を設けてなるものである。

F.作用 本発明によれば、外部から供給される選択信号および
トリガ信号に基づいて基準信号とデータ信号のいずれを
出力するかの選択および出力するタイミングが制御され
る。

G.実施例 以下、本発明の一実施例について図面を参照しながら
詳細に説明する。

Ｇ−1. データフォーマット まず、本実施例におけるフロッピーディスクのデータ
フォーマットについて第２図を参照しながら説明する。
１トラックは、第２図（Ａ）に示すように、３フレーム
（１フレームは44バイト）のインデックスとそれぞれ57
65バイトの４つのセクターから成っている。これらのイ
ンデックスとセクターの間およびトラックの先頭と結尾
にはそれぞれギャップが設けられている。上記インデッ
クスの後端から、セクター＃１の前端までは137フレー
ムとなっており、セクター＃２の前端までは271フレー
ムとなっており、セクター＃３の前端までは405フレー
ムとなっている。

各セクターは、第２図（Ｂ）に示すように、プリアン
ブル、シンクフレーム、サブフレーム、128のデータフ
レーム、およびポストアンブルから成っている。上記プ
リアンブル、シンクフレーム、サブフレーム、および各
データフレームはそれぞれ44バイトから成っており、ポ
ストアンブルは１バイトから成っており、１セクター全
体で5765バイトとなっている。

また、各データフレームは、第２図（Ｃ）に示すよう
に、同期信号、サブコード、フレームアドレス，パリテ
ィ，コーディングデータ,C₂パリティ，およびC₁パリテ
ィから成っている。上記同期信号，サブコード，フレー
ムアドレス，およびパリティはそれぞれ１バイトから成
っており、コーディングデータは32バイト（32シンボ
ル）から成っており、C₂パリティおよびC₁パリティはそ
れぞれ４バイト（４シンボル）から成っており、１フレ
ーム全体で44バイトとなっている。

上記パリティは、上記サブコードとフレームアドレス
のイクスクルーシブ・オアによって形成される。また、
上記C₂パリティは上記コーディングデータから形成され
る。更に、上記C₁パリティは上記C₂パリティの形成後、
上記フレームアドレスと上記コーディングデータと上記
C₂パリティとから形成される。

Ｇ−2. 記録再生装置の要部構成 データの記録再生装置の要部構成を第３図に示す。ま
ず、記録系について説明する。記録しようとするデータ
は、図示しないホストコンピュータからバッファメモリ
として用いられるRAM1に供給される。このRAM1には、例
えば8Kバイト程度の記憶容量を有するＳ・RAMが使用さ
れる。上記RAM1に書込まれた１セクター分のデータは、
エンコーダおよびデコーダの機能を有するECCプロセッ
サ２により所定のエンコード処理、すなわち上記C₂パリ
ティ,C₁パリティの形成および付加等の処理が施され
る。エンコード処理の施された上記RAM1のデータは変調
回路３により読出され、該変調回路３で記録媒体である
フロッピーディスク４に記録すべきフォーマットの信号
に変換されてセクターデータが形成される（第２図参
照）。そして、このセクターデータが記録／再生回路５
を介してフロッピーディスク４に記録されるようになっ
ている。上記フロッピーディスク４は電子スチルカメラ
用の２インチ径の磁気ディスクである。

なお、上記フロッピーディスク４のイニシャライズ
（初期化）時には、上記変調回路３から所定パターンの
インデックスデータが出力され、該フロッピーディスク
４に記録される。上記セクターデータは、上記フロッピ
ーディスク４から再生される上記インデックスデータを
基準として上記フロッピーディスク４に記録されるよう
になっている。

次に、再生系について説明する。上記フロッピーディ
スク４から再生されたデータ（フォーマット信号）は記
録／再生回路５を介して復調回路６に供給され、この復
調回路６で上記RAM1に書込むべきデータに変換された
後、該RAM1に供給され書込まれる。上記RAM1に書込まれ
た１セクター分のデータは、上記ECCプロセッサ２によ
り所定のデコード処理、すなわち上記C₁パリティおよび
C₂パリティによる誤り訂正等の処理や冗長ビットの除去
等の処理が施された後、図示しないホストコンピュータ
に供給されるようになっている。

上述した記録時および再生時におけるRAM1へのアクセ
スの際には、変調回路３および復調回路６、あるいはEC
Cプロセッサ２からフロッピーディスク４のフォーマッ
トに対応する論理アドレスが発生され、これがアドレス
変換回路７によりRAM1の物理アドレス（絶対アドレス）
に変換され、アドレスの指定が行われるようになってい
る。ここで、上記論理アドレスは、フレームアドレスと
バイトアドレスから成る情報、すなわち、データフレー
ム＃０の１バイト目,2バイト目，…,44バイト目，デー
タフレーム＃１の１バイト目,2バイト目，…,44バイト
目，…という情報である（第２図参照）。

また、記録時および再生時における各部の動作につい
ては、図示しないフロッピーディスクコントローラによ
って監視される。

このような構成の記録再生装置によれば、変調回路3,
復調回路6,およびECCプロセッサ２からフロッピーディ
スク４のフォーマットに対応する論理アドレスを発生さ
せると共に、上記論理アドレスをRAM1の物理アドレスに
変換するアドレス変換回路７を設け、すべてこのアドレ
ス変換回路７でアドレス変換させるようにしているの
で、各回路ブロックの構成が簡単となり、また、装置全
体の回路規模が削減されている。なお、上記アドレス変
換回路７および変調回路３の具体的構成例については後
に詳述する。

Ｇ−3. RAMマップ 上記RAM1のマップを第４図に示す。上記RAM1は8k（81
92）バイトの容量を有しており、128フレーム（１セク
ター）分の上記コーディングデータは、図中左側半分の
32×128バイトの領域に書込まれる。また、上記C₂パリ
ティおよびC₁パリティは、上記コーディングデータの書
込まれる領域に隣接する４×128バイトの領域にそれぞ
れ書込まれる。ここで、データの記録時において、上記
C₂パリティはマトリクス状に配置された複数のシンボル
のうち図中左上から右下方向へ延びるC₂の系列の複数シ
ンボル（コーディングデータ）からインターリーブして
形成され、上記C₁パリティは図中左から右方向へ水平に
延びるC₁系列の複数シンボル（フレームアドレス、コー
ディングデータおよび上記C₂パリティ）から形成され
る。

また、このRAM1に対するデータの書込み時を示す読込
みフラグおよびC₁パリティによる誤り訂正復号の結果に
応じたC₁訂正フラグは、図中右端の１×128バイトの領
域に書込まれる。上記読込みフラグおよびC₁訂正フラグ
は各フレームに対して立てられるものであり、各フレー
ムに対する読込みフラグおよびC₁訂正フラグはそれぞれ
同一バイト（８ビット）内の領域に書込まれる。また、
フレームアドレスは、この領域に隣接する１×128バイ
トの領域に書込まれる。また、128フレームに亘る同一
内容の４つのサブコードS_C0〜S_C3は、上記フレームアド
レスの書込まれる領域に隣接する１×128バイトの領域
に書込まれる。また、この領域に隣接する１×128バイ
トの領域のうち図中上部の４バイトの領域は、サブコー
ドのパリティによる訂正フラグを立てるための領域とな
っており、下部の７バイトの領域は上記ECCプロセッサ
２用の内部レジスタとして用いられる領域となってい
る。なお、図中斜線を施して示す領域は未使用領域とな
っている。

Ｇ−4. アドレス変換回路の具体例 上記アドレス変換回路７は、具体的には例えば第５図
に示すような構成を有するものである。この第５図にお
いて、セレクタ11には、上記変調回路３からの論理フレ
ームアドレスF_AMおよび上記ECCプロセッサ２からの論理
フレームアドレスF_AE（カウンタ値）がそれぞれ供給さ
れると共に、上記復調回路６からの論理フレームアドレ
スF_ADが補償回路12を介して供給される。上記補償回路1
2は上記復調回路６におけるデータの取込みタイミング
とアドレスのタイミングのずれを補償するものである。
上記セレクタ11および後述するセレクタ24には、上記変
調回路３が動作中であることを示すビジー信号M_BSYと、
上記復調回路６が動作中であることを示すビジー信号D
_BSYがそれぞれ供給され、これに応じて切換えが行われ
る。上記セレクタ11からの出力は、通常、加算回路（ア
ダー）13を介してサブコード変換回路14に供給される
が、MSB（最大ビット）が１の場合にはサブコードと判
断され、サブコード変換回路14に直接供給され変換処理
が行われる。この変換処理は、第４図のRAMマップにお
いてコーディングデータが水平方向に意味のあるデータ
であるのに対してサブコードは垂直方向に意味のあるデ
ータであることから行われる処理である。

上記加算回路13には上記ECCプロセッサ２からの論理
バイトアドレスB_AE（カウンタ値）に基づく情報が供給
される。すなわち、インターリーブ回路15によって、上
記論理バイトアドレスB_AEからインターリーブ量に基づ
く情報が算出されAND回路16に供給される。C₁系列の場
合にはインターリーブが行われていないため上記AND回
路16に「０」が供給される。そして、上記AND回路16か
らの出力が上記加算回路13に供給されるようになってい
る。また、第４図のRAMマップにおける右側４バイトの
部分ではアドレスのずれを補償するために、上記AND回
路16からの出力は、一方の入力端子に上記ビジー信号D
_BSYが供給されるOR回路17の他方の入力端子に供給さ
れ、このOR回路17の出力が上記加算回路13に供給され
る。この加算回路13における加算は、インターリーブに
よって、論理フレームアドレスが論理バイトアドレスに
より変化することから行われる。

サブコード変換回路14からの出力はＤフリップフロッ
プ18を介して、データの読込みフラグやサブコードのパ
リティによる訂正フラグ等に対応するアドレスを生成す
るアドレス生成回路19に供給され、該アドレス生成回路
19から上記RAM1の物理アドレスの上位７ビットの情報P
_AUが出力されるようになっている。なお、上記Ｄフリッ
プフロップ18および後述するＤフリップフロップ25には
クロック信号φがそれぞれ供給される。また、上記アド
レス生成回路19には上記各ビジー信号M_BSY,D_BSYがそれ
ぞれ供給される。

また、上記変調回路３からの論理バイトアドレスB_AM
は補償回路20を介して、上記復調回路６からの論理バイ
トアドレスB_ADは補償回路21を介して、上記ECCプロセッ
サ２からの論理バイトアドレスB_AE（カウンタ値）はサ
ブコード変換回路22およびフレームアドレス生成回路23
を介して、それぞれセレクタ24に供給される。上記補償
回路20は上記論理バイトアドレスB_AMを上記論理バイト
アドレスB_AEに合わせるためのものであり、４バイト分
の減算が行われる。また、上記補償回路21は上記復調回
路６におけるデータの取込みタイミングとアドレスのタ
イミングのずれを補償するものである。また、上記サブ
コード変換回路22は上記サブコード変換回路14に対応す
るサブコードに関する変換処理を行うものであり、上記
フレームアドレス生成回路23は上記サブコード変換回路
22からの出力に基づきフレームアドレスを生成するもの
である。上記セレクタ24からの出力はＤフリップフロッ
プ25を介して上記アドレス生成回路19に供給され、該ア
ドレス生成回路19から上記RAM1の物理アドレスの下位６
ビットの情報P_ALが出力されるようになっている。この
ようにして得られるRAM1の物理アドレスの下位６ビット
の情報P_ALおよび上位７ビットの情報P_AUは、それぞれ第
４図のRAMマップにおける水平方向および垂直方向のア
ドレスに対応している。

Ｇ−5. 変調回路の具体例 次に、上記変調回路３の具体的な構成例について第１
図を参照しながら説明する。なお、この第１図に示す変
調回路は本発明に係る記録信号形成回路が適用されたも
のである。スタートタイミングジェネレータ31には、外
部すなわち本実施例においては前述した図示しないフロ
ッピーディスクコントローラから、インデックスデータ
とセクターデータのいずれを出力するかを選択するため
の選択信号となる記録ステイタス信号R_S、および上記各
データの出力タイミングを決定する記録トリガ信号_Ｔ
が供給される。上記記録ステイタス信号R_SがＨレベル
（ハイレベル）となるフロッピーディスク４の初期化時
にはインデックスタイミングジェネレータ32に、また、
上記記録ステイタス信号R_SがＬレベル（ローレベル）と
なる通常のデータ記録時にはセクタータイミングジェネ
レータ33に、それぞれ上記記録トリガ信号_Ｔに基づく
パルス信号が上記スタートタイミングジェネレータ31か
ら供給される。フロッピーディスク４の初期化時におい
て、上記パルス信号が上記インデックスタイミングジェ
ネレータ32に供給されると、これに応じて該インデック
スタイミングジェネレータ32からインデックスデータの
出力タイミングを定める信号が出力され、この信号がイ
ンデックスデータを生成するインデックスデータジェネ
レータ34に供給されると共に、切換制御信号としてデー
タセレクタ35に供給される。上記インデックスデータジ
ェネレータ34からのインデックスデータは、上記データ
セレクタ35を介してP/S（パラレル／シリアル）コンバ
ータ36に供給されシリアルデータに変換された後、NRZ/
NRZIコンバータ37によりNRZI符号に変換され書込みデー
タW_D（インデックスデータ）として出力されるようにな
っている。このインデックスデータは記録／再生回路５
を介してフロッピーディスク４に記録される。

一方、通常のデータ記録時において、上記スタートタ
イミングジェネレータ31からのパルス信号がセクタータ
イミングジェネレータ33に供給されると、これに応じて
該セクタータイミングジェネレータ33からセクターデー
タの出力タイミングを定める信号が出力され、この信号
がプリアンブルジェネレータ38、ポストアンブルタイミ
ング回路39、シンクフレームタイミング回路40,サブフ
レームタイミング回路41,データフレームタイミング回
路42,およびフレームアドレスジェネレータ43にそれぞ
れ供給されると共に、上記データセレクタ35には切換制
御信号として、後述する8/10エンコーダ48には駆動制御
信号として、上記RAM1にはデータを読出すためのメモリ
読出し信号M_Rとして、それぞれ供給される。プリアンブ
ルジェネレータ38では上記セクタータイミングジェネレ
ータ33からの信号に応じてプリアンプが生成され、マル
チプレクサ44に供給される。ポストアンブルタイミング
回路39,シンクフレームタイミング回路40,およびサブフ
レームタイミング回路41は、上記セクタータイミングジ
ェネレータ33からの信号に基づきそれぞれポストアンブ
ル、シンクフレーム、およびサブフレームの各出力タイ
ミングを定める各信号を出力するものであり、各信号は
ポストアンブルジェネレータ45、シンクフレームジェネ
レータ46、およびサブフレームジェネレータ47にそれぞ
れ供給される。そして、上記各信号に応じて、ポストア
ンブルジェネレータ45ではポストアンブルが生成され、
シンクフレームジェネレータ46ではシンクフレームが生
成され、また、サブフレームジェネレータ47ではサブフ
レームが生成され、それぞれマルチプレクサ44に供給さ
れる。データフレームタイミング回路42からは、上記セ
クタータイミングジェネレータ33からの信号に基づきデ
ータフレームの出力タイミングを定める信号が出力され
マルチプレクサ44に供給されると共に、論理バイトアド
レスB_AMが出力され前述したアドレス変換回路７に供給
される。フレームアドレスジェネレータ43では、上記セ
クタータイミングジェネレータ33からの信号に応じて論
理フレームアドレスF_AMが生成され、マルチプレクサ44
および上記アドレス変換回路７にそれぞれ供給される。
上記RAM1は上記論理フレームアドレスF_AMおよび論理バ
イトアドレスB_AMによって上記アドレス変換回路７を介
してアドレス指定され、該RAM1からデータが順次読出さ
れマルチプレクサ44に供給される。そして、マルチプレ
クサ44から１セクター分のデータが出力され、8/10エン
コーダ48により８ビット/10ビットの変換が施される。
この8/10エンコーダ48からの出力は上記データセレクタ
35を介してP/Sコンバータ36に供給されシリアルデータ
に変換された後、NRZ/NRZIコンバータ37によりNRZI符号
に変換され書込みデータW_D（セクターデータ）として出
力されるようになっている。このセクターデータは記録
／再生回路５を介してフロッピーディスク４に記録され
る。この時、上記セクターデータはフロッピーディスク
４から再生される上記インデックスデータに基づいて該
フロッピーディスクに記録される。

また、上記データセレクタ35から出力されるフロッピ
ーディスク４へのデータの書込み（記録）タイミングを
定める書込みゲート信号W_Gは、上記データセレクタ35の
切換制御信号となるインデックスタイミングジェネレー
タ32からの信号およびセクタータイミングジェネレータ
33からの信号の論理和となっている。

なお、第１図における各ブロックには、フレームクロ
ック、バイトクロック、チャンネルクロック等のクロッ
ク信号のうち必要なクロック信号がそれぞれ供給され
る。

このような構成を有する変調回路３は、第６図に示す
ような動作を行うことになる。すなわち、第６図（Ａ）
に示すインデックスデータとセクターデータによるトラ
ックフォーマットに対して、フロッピーディスク４の初
期化時には第６図（Ｂ）に示すように記録ステイタス信
号R_SはＨレベルとなり、第６図（Ｃ）に示すようなタイ
ミングで記録トリガ信号_Ｔがスタートタイミングジェ
ネレータ31に供給されると、第６図（Ｄ）に示すような
タイミングでインデックスデータが生成・出力される。
また、通常のデータ記録時には第６図（Ｅ）に示すよう
に記録ステイタス信号R_SはＬレベルとなり、第６図
（Ｆ）に示すようなタイミングで記録トリガ信号_Ｔが
スタートタイミングジェネレータ31に供給されると、第
６図（Ｇ）に示すようなタイミングでセクターデータが
生成・出力される。このように、本発明が適用された本
実施例の変調回路３によれば、インデックスデータとセ
クターデータをフォーマットで定められたタイミングで
選択的に出力することができる。

H.発明の効果 本発明に係る記録信号形成回路によれば、外部から供
給される選択信号およびトリガ信号に基づいて基準信号
とデータ信号のいずれを出力するかの選択および出力す
るタイミングを制御しており、上記基準信号とデータ信
号をフォーマットで定められたタイミングで選択的に出
力することができる。

【図面の簡単な説明】

第１図〜第６図は本発明の一実施例を説明するための図
であり、第１図は変調回路の具体的構成例を示すブロッ
ク図、第２図はフロッピーディスクのデータフォーマッ
トを示す図、第３図は記録再生装置の要部構成を示すブ
ロック図、第４図はRAMのマップを示す図、第５図はア
ドレス変換回路の具体的構成例を示すブロック図、第６
図は第１図に示した変調回路の動作を説明するためのタ
イムチャートである。 １……RAM ４……フロッピーディスク 31……スタートタイミングジェネレータ 34……インデックスデータジェネレータ 38……プリアンブルジェネレータ 44……マルチプレクサ 45……ポストアンブルジェネレータ 46……シンクフレームジェネレータ 47……サブフレームジェネレータ 48……8/10エンコーダ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】記録媒体に記録される基準信号を生成する
   基準信号生成手段と、 上記記録媒体から再生される上記基準信号に基づいて上
   記記録媒体に記録されるデータ信号を生成するデータ信
   号生成手段と、 トリガ信号を生成して出力するトリガ信号出力手段と、 上記基準信号と上記データ信号とのどちらか一方が選択
   されたかを示す選択信号が入力される入力手段と、 入力された上記選択信号が、上記基準信号を選択してい
   ることを示している際に、上記トリガ信号に基づいて上
   記基準信号生成手段に上記基準信号を生成させるととも
   に、入力された上記選択信号が、上記データ信号を選択
   していることを示している際に、上記記録媒体から再生
   される上記基準信号とトリガ信号とに基づいて上記デー
   タ信号生成手段に上記データ信号を生成させる制御手段
   と を有する記録信号形成回路。