JPH01125768A - 記録信号形成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下、本発明を次の順序で説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ０従来の技術 り０発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ０作用 Ｇ、実施例 Ｇ−１，データフォーマット（第２図）Ｇ−２，記録再
生装置の要部構成（第３図）Ｇ−３，ＲＡＭマツプ（第
４図） Ｇ−４，アドレス変換回路の具体例（第５図）Ｇ−５，
変調回路の具体例（第１図、第６図）Ｈ１発明の効果 Ａ、産業上の利用分野 本発明は、記録媒体に記録される信号を形成する記録信
号形成回路に関する。

Ｂ１発明の概要 本発明は、記録媒体に記録される信号を形成する記録信
号形成回路において、外部から供給される選択信号およ
びトリガ信号に基づいて基準信号とデータ信号のいずれ
を出力するかの選択および出力するタイミングを制御す
ることにより、上記基準信号とデータ信号をフォーマッ
トで定められたタイミングで選択的に出力することがで
きるようにしたものである。

Ｃ０従来の技術 従来、２インチ径のフロッピーディスク（磁気ディスク
）を用いて静止画像の記録を行う電子スチルカメラが知
られている。ところで、この電子スチルカメラ用のフロ
ッピーディスクをコンピュータ等のデジタルデータをス
トアする媒体として使用するシステムを本件出願人は先
に提案している。

Ｄ１発明が解決しようとする問題点 上述のようなシステムにおいて、例えばフロッピーディ
スク上の１トラツクは、全く性質の異なる２種類のデー
タ、すなわちインデックスデータとセクターデータから
構成されている。インデックスデータはイニシャライズ
（初期化）時のみに書込まれ、通常のディスク・アクセ
ス時にはその再生信号がいわゆるソフトインデックスの
役目を果たす。すなわち、インデックスデータの再生信
号を基準として各セクターの位置が決定される。

これに対して、セクターデータは通常読み書きされるデ
ータである。

よって、変調回路（フォーマティング回路）は、インデ
ックスデータを生成する機能とセクターデータを生成す
る機能を有し、場合に応じてトラックフォーマットとし
て定められたタイミングでそれらのデータを選択的に出
力しなければならない。

しかしながら、これを達成することは容易でなかった。

そこで、本発明は上述した従来の問題点に鑑みて提案さ
れたものであり、例えば上述したインデックスデータと
セクターデータのような基準信号とデータ信号をフォー
マットで定められたタイミングで選択的に出力すること
ができるような記録信号形成回路を提供することを目的
とする。

Ｅ０問題点を解決するための手段 本発明に係る記録信号形成回路は、前述した問題点を解
決するために、記録媒体に記録される基準信号を生成す
る基準信号生成手段と、上記記録媒体から再生される上
記基準信号に基づいて上記記録媒体に記録されるデータ
信号の生成手段とを夫々独立して設けると共に、外部か
ら供給される選択信号およびトリガ信号に基づいて上記
基準信号と上記データ信号のいずれを出力するかの選択
および出力するタイミングを制御する出力制御手段を設
けて成ることを特徴としている。

Ｆ９作用 本発明によれば、外部から供給される選択信号およびト
リガ信号に基づいて基準信号とデータ信号のいずれを出
力するかの選択および出力するタイミングが制御される
。

Ｇ、実施例 以下、本発明の一実施例について図面を参照しながら詳
細に説明する。

Ｇ−１，データフォーマット まず、本実施例におけるフロッピーディスクのデータフ
ォーマットについて第２図を参照しながら説明する。１
トラツクは、第２図（Ａ）に示すように、３フレーム（
１フレームは４４バイト）のインデックスとそれぞれ５
７６５バイトの４つのセクターから成っている。これら
のインデックスとセクターの間およびトラックの先頭と
結尾にはそれぞれギャップが設けられている。上記イン
デックスの後端から、セクター＃１の前端までは１３７
フレームとなっており、セクター＃２の前端までは２７
１フレームとなっており、セクター＃３の前端までは４
０５フレームとなっている。

各セクターは、第２図（Ｂ）に示すように、プリアンプ
ル、シンクフレーム、サブフレーム、１２日のデータフ
レーム、およびポストアンブルから成っている。上記プ
リアンプル、シンクフレーム、サブフレーム、および各
データフレームはそれぞれ４４バイトから成っており、
ポストアンブルは１バイトから成っており、１セクタ一
全体で５７６５バイトとなっている。

また、各データフレームは、第２図（Ｃ）に示すように
、同期信号、サブコード、フレームアドレス、パリティ
、コーディングデータ、Ｃ２パリティ、およびＣ，パリ
ティから成っている。上記同期信号、サブコード、フレ
ームアドレス、およびパリティはそれぞれ１バイトから
成っており、コーディングデータは３２バイト（３２シ
ンボル）から成っており、Ｃ！パリティおよびＣ，パリ
ティはそれぞれ４バイト（４シンボル）から成っており
、■フレーム全体で４４バイトとなっている。

上記パリティは、上記サブコードとフレームアドレスの
イクスクルーシブ・オアによって形成される。また、上
記Ｃ！パリティは上記コーディングデータから形成され
る。更に、上記Ｃ１パリティは上記Ｃ２パリティの形成
後、上記フレームアドレスと上記コーディングデータと
上記Ｃ２パリティとから形成される。

Ｇ−２，記録再生装置の要部構成 データの記録再生装置の要部構成を第３図に示す。まず
、記録系について説明する。記録しようとするデータは
、図示しないホストコンピュータからバッファメモリと
して用いられるＲＡＭＩに供給される。このＲＡＭＩに
は、例えば８にバイト程度の記憶容量を有するＳ　−Ｒ
ＡＭが使用される。上記ＲＡＭＩに書込まれた１セクタ
一分のデータは、エンコーダおよびデコーダの機能を有
するＥＣＣプロセッサ２により所定のエンコード処理、
すなわち上記Ｃ２パリティ、Ｃ，パリティの形成および
付加等の処理が施される。エンコード処理の施された上
記ＲＡＭＩのデータは変調回路３により読出され、該変
調回路３で記録媒体であるフロッピーディスク４に記録
すべきフォーマットの信号に変換されてセクターデータ
が形成される（第２図参照）。そして、このセクターデ
ータが記録／再生回路５を介してフロッピーディスク４
に記録されるようになっている。上記フロッピーディス
ク４は電子スチルカメラ用の２インチ径の磁気ディスク
である。

なお、上記フロッピーディスク４のイニシャライズ（初
期化）時には、上記変調回路３から所定パターンのイン
デックスデータが出力され、該フロッピーディスク４に
記録される。上記セクターデータは、上記フロッピーデ
ィスク４から再生される上記インデックスデータを基準
として上記フロッピーディスク４に記録されるようにな
っている。

次に、再生系について説明する。上記フロッピーディス
ク４から再生されたデータ（フォーマット信号）は記録
／再生回路５を介して復調回路６に供給され、この復調
回路６で上記ＲＡＭＩに書込むべきデータに変換された
後、該ＲＡＭＩに供給され書込まれる。上記ＲＡＭＩに
書込まれた１セクタ一分のデータは、上記ＥＣＣプロセ
ッサ２により所定のデコード処理、すなわち上記Ｃ１パ
リティおよびＣ２パリティによる誤り訂正等の処理や冗
長ビットの除去等の処理が施された後、図示しないホス
トコンピュータに供給されるようになっている。

上述した記録時および再生時におけるＲＡＭＩへのアク
セスの際には、変調回路３および復調回路６、あるいは
ＥＣＣプロセッサ２からフロッピーディスク４のフォー
マットに対応する論理アドレスが発生され、これがアド
レス変換回路７によりＲＡＭＩの物理アドレス（絶対ア
ドレス）に変換され、アドレスの指定が行われるように
なっている。ここで、上記論理アドレスは、フレームア
ドレスとバイトアドレスから成る情報、すなわち、デー
タフレーム＃０の１バイト目、２バイト目。

・・・、４４バイト目、データフレーム＃１の１バイト
目、２バイト目、・・・、４４バイト目５　・・・とい
う情報である（第２図参照）。

また、記録時および再生時における各部の動作について
は、図示しないフロッピーディスクコントローラによっ
て監視される。

このような構成の記録再生装置によれば、変調回路３．
復調回路６．およびＥＣＣプロセンサ２からフロッピー
ディスク４のフォーマントに対応する論理アドレスを発
生させると共に、上記論理アドレスをＲＡＭＩの物理ア
ドレスに変換するアドレス変換回路７を設け、すべてこ
のアドレス変換回路７でアドレス変換させるようにして
いるので、各回路ブロックの構成が簡単となり、また、
装置全体の回路規模が削減されている。なお、上記アド
レス変換回路７および変調回路３の具体的構成例につい
ては後に詳述する。

Ｇ−３，ＲＡＭマツプ 上記ＲＡＭ１のマツプを第４図に示す。上記ＲＡＭＩは
８ｋ（８１９２）バイトの容量を有しており、１２８フ
レーム（１セクター）分の上記コーディングデータは、
図中左側半分の３２Ｘ１２８バイトの領域に書込まれる
。また、上記ＣｔパリティおよびＣ，パリティは、上記
コーディングデータの書込まれる領域に隣接する各４Ｘ
１２８バイトの領域にそれぞれ書込まれる。ここで、デ
ータの記録時において、上記Ｃ２パリティはマトリクス
状に配置された複数のシンボルのうち図中左上から右下
方向へ延びるＣ２の系列の複数シンボル（コーディング
データ）からインターリーブして形成され、上記Ｃ，パ
リティは図中左から右方向へ水平に延びるＣＩ系列の複
数シンボル（フレームアドレス、コーディングデータお
よび上記Ｃ２パリティ）から形成される。

また、このＲＡＭＩに対するデータの書込み時を示す読
込みフラグおよびＣＩパリティによる誤り訂正復号の結
果に応じたＣ３訂正フラグは、図中右端のｌＸ１２８バ
イトの領域に書込まれる。上記読込みフラグおよび０１
訂正フラグは各フレームに対して立てられるものであり
、各フレームに対する読込みフラグおよび０１訂正フラ
グはそれぞれ同一バイト（８ビツト）内の領域に書込ま
れる。また、フレームアドレスは、この領域に隣接する
１×１２８バイトの領域に書込まれる６また、１２８フ
レームに亘る同一内容の４つのサブコードＳｃ、〜Ｓｅ
３は、上記フレームアドレスの書込まれる領域に隣接す
るｌＸ１２８バイトの領域に書込まれる。また、この領
域に隣接するｌＸ１２Ｂバイトの領域のうち図中上部の
４バイトの領域は、サブコードのパリティによる訂正フ
ラグを立てるための領域となっており、下部の７バイト
の領域は上記ＥＣＣプロセッサ２用の内部レジスタとし
て用いられる領域となっている。なお、図中斜線を施し
て示す領域は未使用領域となっている。

Ｇ−４，アドレス変換回路の具体例 上記アドレス変換回路７は、具体的には例えば第５図に
示すような構成を存するものである。この第５図におい
て、セレクタ１１には、上記変調回路３からの論理フレ
ームアドレスＦＡＮおよび上記ＥＣＣプロセッサ２から
の論理フレームアドレスＦＡｔＣカウンタ値）がそれぞ
れ供給されると共に、上記復調回路６からの論理フレー
ムアドレスＦ０が補償回路１２を介して供給される。上
記補償回路１２は上記復調回路６におけるデータの取込
みタイミングとアドレスのタイミングのずれを補償する
ものである。上記セレクタ１１および後述するセレクタ
２４には、上記変調回路３が動作中であることを示すビ
ジー信号Ｍ、、ｙと、上記復調回路６が動作中であるこ
とを示すビジー信号Ｄ□７がそれぞれ供給され、これに
応じて切換えが行われる。上記セレクタ１１からの出力
は、通常、加算回路（アダー）１３を介してサブコード
変換回路１４に供給されるが、ＭＳＢ　（最大ビット）
が１の場合にはサブコードと判断され、サブコード変換
回路１４に直接供給され変換処理が行われる。この変換
処理は、第４図のＲＡＭマツプにおいてコーディングデ
ータが水平方向に意味のあるデータであるのに対してサ
ブコードは垂直方向に意味のあるデータであることから
行われる処理である。

上記加算回路１３には上記ＥＣＣプロセッサ２からの論
理バイトアドレスＢＡ！（カウンタ値）に基づく情報が
供給される。すなわち、インターリーブ回路１５によっ
て、上記論理バイトアドレスＦ３ａｔからインターリー
ブ量に基づく情報が算出されＡＮＤ回路１６に供給され
る。ＣＩ系列の場合にはインターリーブが行われていな
いため上記ＡＮＤ回路１６に「０」が供給される。そし
て、上記ＡＮＤ回路１６からの出力が上記加算回路１３
に供給されるようになっている。また、第４図のＲＡＭ
マツプにおける右側４バイトの部分ではアドレスのずれ
を補償するために、上記ＡＮＤ回路１６からの出力は、
一方の入力端子に上記ビジー信号Ｄ０．が供給されるＯ
Ｒ回路１７の他方の入力端子に供給され、このＯＲ回路
１７の出力が上記加算回路１３に供給される。この加算
回路１３における加算は、インターリーブによって、論
理フレームアドレスが論理バイトアドレスにより変化す
ることから行われる。

サブコード変換回路１４からの出力はＤフリップフロッ
プ１８を介して、データの読込みフラグやサブコードの
パリティによる訂正フラグ等に対応するアドレスを生成
するアドレス生成回路１９に供給され、該アドレス生成
回路１９から上記ＲＡＭＩの物理アドレスの上位７ビツ
トの情報ＰＡＵが出力されるようになっている。なお、
上記Ｄフリップフロップ１８および後述するＤフリップ
フロップ２５にはクロック信号φがそれぞれ供給される
。また、上記アドレス生成回路１９には上記各ビジー信
号ＭＩｌｓｖ＊Ｄｍｓｖがそれぞれ供給される。

また、上記変調回路３からの論理バイトアドレスＢ工は
補償回路２０を介して、上記復調回路６からの論理バイ
トアドレスＢＡ１１は補償回路２１を介して、上記ＥＣ
Ｃプロセッサ２からの論理バイトアドレスＢＡ！（カウ
ンタ値）はサブコード変換回路２２およびフレームアド
レス生成回路２３を介して、それぞれセレクタ２４に供
給される。上記補償回路２０は上記論理バイトアドレス
ＢＡＨを上記論理バイトアドレスＢＡ！に合わせるため
のものであり、４バイト分の減算が行われる。また、上
記補償回路２１は上記復調回路６におけるデータの取込
みタイミングとアドレスのタイミングのずれを補償する
ものである。また、上記サブコード変換回路２２は上記
サブコード変換回路１４に対応するサブコードに関する
変換処理を行うものであり、上記フレームアドレス生成
回路２３は上記サブコード変換回路２２からの出力に基
づきフレームアドレスを生成するものである。上記セレ
クタ２４からの出力はＤフリップフロップ２５を介して
上記アドレス生成回路１９に供給され、該アドレス生成
回路１９から上記ＲＡＭＩの物理アドレスの下位６ビツ
トの情報ＰＡＬが出力されるようになっている。こ０よ
うにして得られるＲＡＭ１の物理アドレスの下位６ビツ
トの情報ＰＡＬおよび上位７ビツトの情報ＰＡＩＩは、
それぞれ第４図のＲＡＭマツプにおける水平方向および
垂直方向のアドレスに対応している。

Ｇ−５，変調回路の具体例 次に、上記変調回路３の具体的な構成例について第１図
を参照しながら説明する。なお、この第１図に示す変調
回路は本発明に係る記録信号形成回路が適用されたもの
である。スタートタイミングジェネレータ３１には、外
部すなわち本実施例においては前述した図示しないフロ
ッピーディスクコントローラから、インデックスデータ
とセクターデータのいずれを出力するかを選択するため
の選択信号となる記録スティタス信号Ｒｓ、および上記
各データの出力タイミングを決定する記録トリガ信号Ｔ
（、が供給される。上記記録スティタス（Ｋ　号Ｒｓが
Ｈレベル（ハイレベル）となるフロッピーディスク４の
初期化時にはインデックスタイミングジェネレータ３２
に、また、上記記録スティタス信号ＲｓがＬレベル（ロ
ーレベル）トなる通常のデータ記録時にはセクタータイ
ミングジェネレータ３３に、それぞれ上記記録トリガ信
号Ｒｉに基づくパルス信号が上記スタートタイミングジ
ェネレータ３１から供給される。フロッピーディスク４
の初期化時において、上記パルス信号が上記インデック
スタイミングジェネレータ３２に供給されると、これに
応じて該インデックスタイミングジェネレータ３２から
インデックスデータの出力タイミングを定める信号が出
力され、この信号がインデックスデータを生成するイン
デックスデータジェネレータ３４に供給されると共に、
切換制御信号としてデータセレクタ３５に供給される。

上記インデックスデータジェネレータ３４からのインデ
ックスデータは、上記データセレクタ３５を介してＰ／
Ｓ　（パラレル／シリアル）コンバータ３６に供給され
シリアルデータに変換された後、ＮＲＺ／ＮＲＺＴコン
バータ３７によりＮＲＺＩ符号に変換され書込みデータ
ＷＯ（インデックスデータ）として出力されるようにな
っている。このインデックスデータは記録／再生回路５
を介してフロッピーディスク４に記録される。

一方、通常のデータ記録時において、上記スタートタイ
ミングジェネレータ３１からのパルス信号がセクタータ
イミングジェネレータ３３に供給されると、これに応じ
て８亥セクタータイミングジエネレータ３３からセクタ
ーデータの出力タイミングを定める信号が出力され、こ
の信号がプリアンプルジェネレータ３８、ポストアンブ
ルタイミング回路３９、シンクフレームタイミング回路
４０、サブフレームタイミング回路４１．データフレー
ムタイミング回路４２．およびフレームアドレスジェネ
レータ４３にそれぞれ供給されると共に、上記データセ
レクタ３５には切換制御信号として、後述する８／１０
エンコーダ４８には駆動制御信号として、上記ＲＡＭＩ
にはデータを読出すためのメモリ読出し信号Ｍ１１とし
て、それぞれ供給される。プリアンプルジェネレータ３
８では上記セクタータイミングジェネレータ３３からの
信号に応じてプリアンプルが生成され、マルチプレクサ
４４に供給される。ポストアンブルタイミング回路３９
．シンクフレームタイミング回路４０、およびサブフレ
ームタイミング回路４１は、上記セクタータイミングジ
ェネレータ３３からの信号に基づきそれぞれポストアン
ブル、シンクフレーム、およびサブフレームの各出力タ
イミングを定める各信号を出力するものであり、各信号
はポストアンブルジェネレータ４５、シンクフレームジ
エネレータ４６、およびサブフレームジェネレータ４７
にそれぞれ供給される。そして、上記各信号に応じて、
ポストアンブルジェネレータ４５ではポストアンブルが
生成され、シンクフレームジェネレータ４６ではシンク
フレームが生成され、また、サブフレームジェネレータ
４７ではサブフレームが生成され、それぞれマルチプレ
クサ４４に供給される。データフレームタイミング回路
４２からは、上記セクタータイミングジェネレータ３３
からの信号に基づきデータフレームの出力タイミングを
定める信号が出力されマルチプレクサ４４に供給される
と共に、論理バイトアドレスＢＡ、４が出力され前述し
たアドレス変換回路７に供給される。フレームアドレス
ジェネレータ４３では、上記セクタータイミングジェネ
レータ３３からの信号に応じて論理フレームアドレスＦ
０が生成され、マルチプレクサ４４および上記アドレス
変換回路７にそれぞれ供給される。上記ＲＡＭ１は上記
論理フレームアドレスＦ□および論理バイトアドレスＢ
Ａ、ｌによって上記アドレス変換回路７を介してアドレ
ス指定され、該ＲＡＭＩからデータが順次読出されマル
チプレクサ４４に供給される。そして、マルチプレクサ
４４から１セクタ一分のデータが出力され、８／１０工
ンコーダ４日により８ビツト／１０ビツトの変換が施さ
れる。

この８／１０工ンコーダ４日からの出力は上記データセ
レクタ３５を介してＰ／Ｓコンバータ３６に供給されシ
リアルデータに変換された後、ＮＲＺ／ＮＲＺＩコンバ
ータ３７によりＮＲＺＩ符号に変換され書込みデータＷ
Ｄ　　（セクターデータ）として出力されるようになっ
ている。このセクターデータは記録／再生回路５を介し
てフロッピーディスク４に記録される。この時、上記セ
クターデータはフロッピーディスク４から再生される上
記インデックスデータに基づいて該フロッピーディスク
に記録される。

また、上記データセレクタ３５から出力されるフロッピ
ーディスク４へのデータの書込み（記録）タイミングを
定める書込みゲート信号Ｗ、は、上記データセレクタ３
５の切換制御信号となるインデックスタイミングジェネ
レータ３２からの信号およびセクタータイミングジェネ
レータ３３からの信号の論理和となっている。

なお、第１図における各ブロックには、フ１＜　−ムク
ロツタ、バイトクロツタ、チャンネルクロック等のクロ
ック信号のうち必要なりロック信号がそれぞれ供給され
る。

このような構成を有する変調回路３は、第６図に示すよ
うな動作を行うことになる。すなわち、第６図（Ａ）に
示すインデックスデータとセクターデータによるトラッ
クフォーマットに対して、フロッピーディスク４の初期
化時には第６図（Ｂ）に示すように記録スティタス信号
ＲｓはＨレベルとなり、第６図（Ｃ）に示すようなタイ
ミングで記録トリガ信号Ｒ１がスタートタイミングジェ
ネレータ３１に供給されると、第６図（Ｄ）に示すよう
なタイミングでインデックスデータが生成・出力される
。また、通常のデータ記録時には第６図（Ｅ）に示すよ
うに記録スティタス信号Ｒ８はしレベルとなり、第６図
（Ｆ）に示すようなタイミングで記録トリガ信号π７が
スタートタイミングジェネレータ３１に供給されると、
第６図（Ｇ）に示すようなタイミングでセクターデータ
が生成・出力される。このように、本発明が適用された
本実施例の変調回路３によれば、インデックスデータと
セクターデータをフォーマットで定められたタイミング
で選択的に出力することができる。

Ｈ１発明の効果 本発明に係る記録信号形成回路によれば、外部から供給
される選択信号およびトリガ信号に基づいて基準信号と
データ信号のいずれを出力するかの選択および出力する
タイミングを制御しており、上記基準信号とデータ信号
をフォーマットで定められたタイミングで選択的に出力
することができる。

【図面の簡単な説明】

第１図〜第６図は本発明の一実施例を説明するための図
であり、第１図は変調回路の具体的構成例を示すブロッ
ク図、第２図はフロッピーディスクのデータフォーマン
トを示す図、第３図は記録再生装置の要部構成を示すブ
ロック図、第４図はＲＡＭのマツプを示す図、第５図は
アドレス変換回路の具体的構成例を示すブロック図、第
６図は第１図に示した変調回路の動作を説明するための
タイムチャートである。 １・・・ＲＡＭ ４・・・フロッピーディスク ３１・・・スタートタイミングジェネレータ３４・・・
インデックスデータジェネレータ３日・・・プリアンプ
ルジェネレータ ４４・・・マルチプレクサ ４５・・・ポストアンブルジェネレータ４６・・・シン
タフレームジェネレータ４７・・・サブフレームジェネ
レータ ４８・・・８／ｌＯエンコーダ

Claims (1)

1. 【特許請求の範囲】 記録媒体に記録される基準信号を生成する基準信号生成
   手段と、 上記記録媒体から再生される上記基準信号に基づいて上
   記記録媒体に記録されるデータ信号の生成手段とを夫々
   独立して設けると共に、 外部から供給される選択信号およびトリガ信号に基づい
   て上記基準信号と上記データ信号のいずれを出力するか
   の選択および出力するタイミングを制御する出力制御手
   段を設けて成る記録信号形成回路。