JPH07948Y2 - 電流検出装置 - Google Patents
電流検出装置Info
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- JPH07948Y2 JPH07948Y2 JP1986071714U JP7171486U JPH07948Y2 JP H07948 Y2 JPH07948 Y2 JP H07948Y2 JP 1986071714 U JP1986071714 U JP 1986071714U JP 7171486 U JP7171486 U JP 7171486U JP H07948 Y2 JPH07948 Y2 JP H07948Y2
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- 238000004804 winding Methods 0.000 claims description 62
- 230000002457 bidirectional effect Effects 0.000 claims description 34
- 238000001514 detection method Methods 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
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- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】 A.産業上の利用分野 本考案は、パルストランスを用いた絶縁型の電流検出装
置に関する。
置に関する。
B.考案の概要 本考案は、パルストランスによつて電流を検出する電流
検出装置において、 パスルトランスの一次巻線の両端間および二次巻線の両
端間に双方向に導通可能なスイツチング素子を直列接続
し、前記直列接続されたスイツチング素子を各々交互に
オン制御し、被電流検出電路に介挿された抵抗の両端電
圧を前記スイツチング素子のオン時にパルストランスの
一次巻線に供給せしめ、パルストランスの二次巻線に誘
起する電気信号を取り出すことにより、 被電流検出電路に流れる電流方向がいずれの方向であつ
ても検出できるようにするとともに、パルストランスの
巻線に発生する電圧を安定せしめてノイズの影響を受け
ないようにしたものである。
検出装置において、 パスルトランスの一次巻線の両端間および二次巻線の両
端間に双方向に導通可能なスイツチング素子を直列接続
し、前記直列接続されたスイツチング素子を各々交互に
オン制御し、被電流検出電路に介挿された抵抗の両端電
圧を前記スイツチング素子のオン時にパルストランスの
一次巻線に供給せしめ、パルストランスの二次巻線に誘
起する電気信号を取り出すことにより、 被電流検出電路に流れる電流方向がいずれの方向であつ
ても検出できるようにするとともに、パルストランスの
巻線に発生する電圧を安定せしめてノイズの影響を受け
ないようにしたものである。
C.従来の技術 従来、モータに流れる電流等を絶縁して検出するには、
絶縁アンプを用いたりホールセンサを用いる方法があ
る。しかしこれらの方法では電流検出装置が高価になつ
たり、広いスペースを必要とする等の欠点があるので、
小型で安価な制御装置には用いられることは少なかつ
た。
絶縁アンプを用いたりホールセンサを用いる方法があ
る。しかしこれらの方法では電流検出装置が高価になつ
たり、広いスペースを必要とする等の欠点があるので、
小型で安価な制御装置には用いられることは少なかつ
た。
近年小型で安価な検出装置として第７図に示すようなパ
ルストランスを使用したものが採用されている。第７図
において１は一次巻線11と二次巻線12を有するパルスト
ランスである。一次巻線11の一端ａは、NPN型トランジ
スタ２のコレクタ、エミツタおよびPNP型トランジスタ
３のエミツタ、コレクタを介して一次巻線11の他端ｂに
接続されている。4a,4bは検出入力端子であり、端子4a
は被電流検出電路に介挿された抵抗５の一端および一次
巻線11のセンタータツプに接続されている。端子4bはト
ランジスタ2,3の共通接続点６および抵抗５の他端に接
続されている。前記トランジスタ2,3のベースは、抵抗
7,8を各々介してクロツク入力端子９に一括して接続さ
れている。クロツク入力端子9bは前記共通接続点６に接
続されている。パルストランス１の二次巻線12の一端ｃ
は、NPN型トランジスタ15のコレクタ、エミツタおよびP
NP型トランジスタ16のエミツタ、コレクタを介して二次
巻線12の他端ｄに接続されている。前記トランジスタ1
5,16のベースは、抵抗17,18を各々介してクロツク入力
端子9cに一括して接続されている。クロツク入力端子9d
はトランジスタ15,16の共通接続点19に接続されてい
る。14a,14bは出力端子であり、14aは二次巻線12のセン
タータツプに、14bは前記共通接続点19に各々接続され
ている。
ルストランスを使用したものが採用されている。第７図
において１は一次巻線11と二次巻線12を有するパルスト
ランスである。一次巻線11の一端ａは、NPN型トランジ
スタ２のコレクタ、エミツタおよびPNP型トランジスタ
３のエミツタ、コレクタを介して一次巻線11の他端ｂに
接続されている。4a,4bは検出入力端子であり、端子4a
は被電流検出電路に介挿された抵抗５の一端および一次
巻線11のセンタータツプに接続されている。端子4bはト
ランジスタ2,3の共通接続点６および抵抗５の他端に接
続されている。前記トランジスタ2,3のベースは、抵抗
7,8を各々介してクロツク入力端子９に一括して接続さ
れている。クロツク入力端子9bは前記共通接続点６に接
続されている。パルストランス１の二次巻線12の一端ｃ
は、NPN型トランジスタ15のコレクタ、エミツタおよびP
NP型トランジスタ16のエミツタ、コレクタを介して二次
巻線12の他端ｄに接続されている。前記トランジスタ1
5,16のベースは、抵抗17,18を各々介してクロツク入力
端子9cに一括して接続されている。クロツク入力端子9d
はトランジスタ15,16の共通接続点19に接続されてい
る。14a,14bは出力端子であり、14aは二次巻線12のセン
タータツプに、14bは前記共通接続点19に各々接続され
ている。
上記のように構成された装置において、クロツク入力端
子9a,9b間および9c,9d間には同極性のクロツクパルス電
圧vA，vBが各々印加される。これによつてトランジスタ
２と3,トランジスタ15と16は交互にオン，オフ状態が繰
り返される。いま抵抗５に流れる電流ILが図示矢印方向
に流れているときにトランジスタ２がオン制御されたと
する。この場合抵抗５の両端、すなわち検出入力端子4
a,4bに図示極性の如く誘起した電圧Ｅによつて、端子4a
→一次巻線11→巻線端部ａ→トランジスタ２→端子4bを
通して図示矢印のように電流が流れる。次にクロツクパ
ルス電圧vAの極性が反転してトランジスタ２がオフし、
トランジスタ３がオン制御されると、前記電圧Ｅによつ
て端子4a→一次巻線11→巻線端部ｂ→トランジスタ３→
端子4bを通して図示破線の矢印のように電流が流れる。
トランジスタ15,16も前記トランジスタ2,3と同様に交互
にオン制御されるので、二次巻線12に誘起される電圧に
よつて出力端子14a,14b間には、検出電流に比例した電
圧が得られる。
子9a,9b間および9c,9d間には同極性のクロツクパルス電
圧vA，vBが各々印加される。これによつてトランジスタ
２と3,トランジスタ15と16は交互にオン，オフ状態が繰
り返される。いま抵抗５に流れる電流ILが図示矢印方向
に流れているときにトランジスタ２がオン制御されたと
する。この場合抵抗５の両端、すなわち検出入力端子4
a,4bに図示極性の如く誘起した電圧Ｅによつて、端子4a
→一次巻線11→巻線端部ａ→トランジスタ２→端子4bを
通して図示矢印のように電流が流れる。次にクロツクパ
ルス電圧vAの極性が反転してトランジスタ２がオフし、
トランジスタ３がオン制御されると、前記電圧Ｅによつ
て端子4a→一次巻線11→巻線端部ｂ→トランジスタ３→
端子4bを通して図示破線の矢印のように電流が流れる。
トランジスタ15,16も前記トランジスタ2,3と同様に交互
にオン制御されるので、二次巻線12に誘起される電圧に
よつて出力端子14a,14b間には、検出電流に比例した電
圧が得られる。
D.考案が解決しようとする問題点 上記のように構成された装置においてトランジスタ３が
オン制御されたときに流れる電流（図示破線の矢印）
は、トランジスタ３がPNP型であるためトランジスタの
漏れ電流のみとなり、非常に小さくなる。このためトラ
ンジスタ３の導通時に流れる電流によつて一次巻線11の
両端ｂ−ａ間に生じる電圧Ｖｂ→ａは第８図（ａ）の電
圧波形図のT2期間に示す如く不安定となる。第８図
（ａ）においてT1はトランジスタ２が導通している期間
であり、電圧2Eで安定するが、T2はトランジスタ３が導
通している期間であり不安定となる。また抵抗５に流れ
る電流ILが図示矢印と反対方向に流れている場合は抵抗
５の両端、すなわち検出入力端子4a,4bに図示と反対極
性の電圧が誘起される。この誘起電圧によつてトランジ
スタ2,3を流れる電流の方向は第７図の矢印と反対方向
となるため、一次巻線11の両端ｂ−ａ間に生じる電圧Ｖ
ｂ→ａは第８図（ｂ）の電圧波形図のT1期間に示す如く
不安定となる。第８図（ｂ）においてT2はトランジスタ
３が導通している期間であり電圧2Eで安定するが、T1は
トランジスタ２が導通している期間であり不安定とな
る。このように一次巻線11に生じる電圧が不安定になる
と、二次巻線12に誘起される電圧によつて出力端子14a
−14b間に得られる出力電圧も不安定となり検出電気電
気信号はノイズに弱くなる。
オン制御されたときに流れる電流（図示破線の矢印）
は、トランジスタ３がPNP型であるためトランジスタの
漏れ電流のみとなり、非常に小さくなる。このためトラ
ンジスタ３の導通時に流れる電流によつて一次巻線11の
両端ｂ−ａ間に生じる電圧Ｖｂ→ａは第８図（ａ）の電
圧波形図のT2期間に示す如く不安定となる。第８図
（ａ）においてT1はトランジスタ２が導通している期間
であり、電圧2Eで安定するが、T2はトランジスタ３が導
通している期間であり不安定となる。また抵抗５に流れ
る電流ILが図示矢印と反対方向に流れている場合は抵抗
５の両端、すなわち検出入力端子4a,4bに図示と反対極
性の電圧が誘起される。この誘起電圧によつてトランジ
スタ2,3を流れる電流の方向は第７図の矢印と反対方向
となるため、一次巻線11の両端ｂ−ａ間に生じる電圧Ｖ
ｂ→ａは第８図（ｂ）の電圧波形図のT1期間に示す如く
不安定となる。第８図（ｂ）においてT2はトランジスタ
３が導通している期間であり電圧2Eで安定するが、T1は
トランジスタ２が導通している期間であり不安定とな
る。このように一次巻線11に生じる電圧が不安定になる
と、二次巻線12に誘起される電圧によつて出力端子14a
−14b間に得られる出力電圧も不安定となり検出電気電
気信号はノイズに弱くなる。
本考案は上記の点に鑑みてなされたものであり、簡単な
構成で双方向の電流を検出することができるとともに、
安定した検出信号を得ることができる電流検出装置を提
供することを目的としている。
構成で双方向の電流を検出することができるとともに、
安定した検出信号を得ることができる電流検出装置を提
供することを目的としている。
E.問題点を解決するための手段 パルストランスによつて電流を検出する電流検出装置に
おいて、所定のタイミングで間欠的にオン制御されるPN
P型トランジスタおよびNPN型トランジスタのコレクタど
うしを共通接続するとともに、エミッタどうしを共通接
続して第１の双方向性スイッチング素子を構成し、前記
第１の双方向性スイッチング素子のコレクタ共通接続点
をパルストランスの一次巻線の一端に接続し、前記第１
の双方向性スイッチング素子のオン制御タイミングとは
反対のタイミングでオン制御されるPNP型トランジスタ
およびNPN型トランジスタのコレクタどうしを共通接続
するとともに、エミッタどうしを共通接続して第２の双
方向性スイッチング素子を構成し、前記第２の双方向性
スイッチング素子のエミッタ共通接続点を前記第１の双
方向性スイッチング素子のエミッタ共通接続点に接続
し、前記第２の双方向性スイッチング素子のコレクタ共
通接続点を前記パルストランスの一次巻線の他端に接続
し、被電流検出電絡に介挿されるとともに、一端が前記
パルストランスの１巻線のセンタータップに接続され、
且つ他端が前記第１および第２の双方向性スイッチング
素子のエミッタ共通接続点に接続された抵抗を設け、前
記第１の双方向性スイッチング素子に同期してオン制御
されるPNP型トランジスタおよびNPN型トランジスタのコ
レクタどうしを共通接続するとともに、エミッタどうし
を共通接続して第３の双方向性スイッチング素子を構成
し、前記第３の双方向性スイッチング素子のコレクタ共
通接続点を前記パルストランスの二次巻線の一端に接続
し、前記第２の双方向性スイッチング素子に同期してオ
ン制御されるPNP型トランジスタおよびNPN型トランジス
タのコレクタどうしを共通接続するとともに、エミッタ
どうしを共通接続して第４の双方向性スイッチング素子
を構成し、前記第４の双方向性スイッチング素子のエミ
ッタ共通接続点を前記第３の双方向性スイッチング素子
のエミッタ共通接続点に接続し、前記第４の双方向性ス
イッチング素子のコレクタ共通接続点を前記パルストラ
ンスの二次巻線の他端に接続し、前記第３および第４の
双方向性スイッチング素子のエミッタ共通接続点と前記
パルストランスの二次巻線のセンタータップ間より検出
電気信号を得ることを特徴としている。
おいて、所定のタイミングで間欠的にオン制御されるPN
P型トランジスタおよびNPN型トランジスタのコレクタど
うしを共通接続するとともに、エミッタどうしを共通接
続して第１の双方向性スイッチング素子を構成し、前記
第１の双方向性スイッチング素子のコレクタ共通接続点
をパルストランスの一次巻線の一端に接続し、前記第１
の双方向性スイッチング素子のオン制御タイミングとは
反対のタイミングでオン制御されるPNP型トランジスタ
およびNPN型トランジスタのコレクタどうしを共通接続
するとともに、エミッタどうしを共通接続して第２の双
方向性スイッチング素子を構成し、前記第２の双方向性
スイッチング素子のエミッタ共通接続点を前記第１の双
方向性スイッチング素子のエミッタ共通接続点に接続
し、前記第２の双方向性スイッチング素子のコレクタ共
通接続点を前記パルストランスの一次巻線の他端に接続
し、被電流検出電絡に介挿されるとともに、一端が前記
パルストランスの１巻線のセンタータップに接続され、
且つ他端が前記第１および第２の双方向性スイッチング
素子のエミッタ共通接続点に接続された抵抗を設け、前
記第１の双方向性スイッチング素子に同期してオン制御
されるPNP型トランジスタおよびNPN型トランジスタのコ
レクタどうしを共通接続するとともに、エミッタどうし
を共通接続して第３の双方向性スイッチング素子を構成
し、前記第３の双方向性スイッチング素子のコレクタ共
通接続点を前記パルストランスの二次巻線の一端に接続
し、前記第２の双方向性スイッチング素子に同期してオ
ン制御されるPNP型トランジスタおよびNPN型トランジス
タのコレクタどうしを共通接続するとともに、エミッタ
どうしを共通接続して第４の双方向性スイッチング素子
を構成し、前記第４の双方向性スイッチング素子のエミ
ッタ共通接続点を前記第３の双方向性スイッチング素子
のエミッタ共通接続点に接続し、前記第４の双方向性ス
イッチング素子のコレクタ共通接続点を前記パルストラ
ンスの二次巻線の他端に接続し、前記第３および第４の
双方向性スイッチング素子のエミッタ共通接続点と前記
パルストランスの二次巻線のセンタータップ間より検出
電気信号を得ることを特徴としている。
F.作用 第１又は第２の双方向性スイッチング素子のうちいずれ
か一方がオン制御されると、抵抗の両端に誘起されてい
た電圧によってパルストランスの一次巻線および前記オ
ン制御された側の双方向性スイッチング素子を通して電
流が流れる。このとき流れる電流は大きく且つ安定す
る。このためパルストランスの一次巻線の誘起電圧は安
定し、二次巻線に誘起する電圧も安定する。これによつ
て安定した検出電気信号が得られる。
か一方がオン制御されると、抵抗の両端に誘起されてい
た電圧によってパルストランスの一次巻線および前記オ
ン制御された側の双方向性スイッチング素子を通して電
流が流れる。このとき流れる電流は大きく且つ安定す
る。このためパルストランスの一次巻線の誘起電圧は安
定し、二次巻線に誘起する電圧も安定する。これによつ
て安定した検出電気信号が得られる。
G.実施例 以下、図面を参照しながら本考案の一実施例を説明す
る。第１図において第７図と同一部分は同一符号を持つ
て示し、その説明は省略する。トランジスタ２のコレク
タにはPNP型トランジスタ22のコレクタが、トランジス
タ２のエミツタにはトランジスタ22のエミツタが各々接
続されている。トランジスタ３のエミツタにはNPN型ト
ランジスタ23のエミツタが、トランジスタ３のコレクタ
にはトランジスタ23のコレクタが各々接続されている。
トランジスタ15のコレクタにはPNP型トランジスタ25の
コレクタが、トランジスタ15のエミツタにはトランジス
タ25のエミツタが各々接続されている。トランジスタ16
のエミツタにはNPN型トランジスタ26のエミツタが、ト
ランジスタ16のコレクタにはトランジスタ26のコレクタ
が各々接続されている。トランジスタ22,23のベースは
抵抗27,28を各々介してクロツク入力端子9eに一括接続
されている。トランジスタ25,26のベースは抵抗37,38を
各々介してクロツク入力端子9fに一括接続されている。
クロツク入力端子9b−9a間および9e−9b間には同極性の
クロツクパルス電圧vAが印加される。またクロツク入力
端子9d−9c間および9f−9d間には前記電圧vAに等しく同
極性のクロツクパルス電圧vBが印加される。
る。第１図において第７図と同一部分は同一符号を持つ
て示し、その説明は省略する。トランジスタ２のコレク
タにはPNP型トランジスタ22のコレクタが、トランジス
タ２のエミツタにはトランジスタ22のエミツタが各々接
続されている。トランジスタ３のエミツタにはNPN型ト
ランジスタ23のエミツタが、トランジスタ３のコレクタ
にはトランジスタ23のコレクタが各々接続されている。
トランジスタ15のコレクタにはPNP型トランジスタ25の
コレクタが、トランジスタ15のエミツタにはトランジス
タ25のエミツタが各々接続されている。トランジスタ16
のエミツタにはNPN型トランジスタ26のエミツタが、ト
ランジスタ16のコレクタにはトランジスタ26のコレクタ
が各々接続されている。トランジスタ22,23のベースは
抵抗27,28を各々介してクロツク入力端子9eに一括接続
されている。トランジスタ25,26のベースは抵抗37,38を
各々介してクロツク入力端子9fに一括接続されている。
クロツク入力端子9b−9a間および9e−9b間には同極性の
クロツクパルス電圧vAが印加される。またクロツク入力
端子9d−9c間および9f−9d間には前記電圧vAに等しく同
極性のクロツクパルス電圧vBが印加される。
上記のように構成された装置において、クロツクパルス
電圧vAの印加によつてクロツク入力端子9aが「Ｈ」レベ
ルに、9eが「Ｌ」レベルになつたとする。するとトラン
ジスタ２および22がオン制御されるとともにトランジス
タ３および23がオフ制御される。このため抵抗５に図示
ILの矢印方向に電流が流れていれば、そのとき検出入力
端子4a−4b間に誘起された電圧Ｅによつて端子4a→一次
巻線11→巻線端部ａ→トランジスタ２→端子4bを通して
電流が流れる。次にクロツクパルス電圧vAの極性が反転
してクロツク入力端子9aが「Ｌ」レベルに、9eが「Ｈ」
レベルになつたとする。するとトランジスタ２および22
がオフ制御されるとともにトランジスタ３および23がオ
ン制御される。このため前記電圧Ｅによつて端子4a→一
次巻線11→巻線端部ｂ→トランジスタ23→端子4bを通し
て電流が流れる。このように図示ILの矢印方向に電流が
流れているときに、電流をトランジスタ２又はトランジ
スタ23を通して充分に流すことができるので、トランジ
スタの漏れ電流しか流れない状態は避けられる。また、
抵抗５に図示IL′の矢印方向に電流が流れているときに
クロツク入力端子9aが「Ｈ」レベルに、9eが「Ｌ」レベ
ルになつたとする。するとトランジスタ２および22がオ
ン制御されるとともにトランジスタ３および23がオフ制
御される。このため検出入力端子4b−4a間に誘起された
電圧（図示Ｅと反対極性電圧）によつて端子4b→トラン
ジスタ22→巻線端部ａ→一次巻線11→端子4aを通して電
流が流れる。次にクロツクパルス電圧vAの極性が反転し
てクロツク入力端子9aが「Ｌ」レベルに、9eが「Ｈ」レ
ベルになつたとする。するとトランジスタ２および22が
オフ制御されるとともにトランジスタ３および23がオン
制御される。このため検出入力端子4b−4a間に誘起され
た電圧によつて端子4b→トランジスタ３→巻線端部ｂ→
一次巻線11→端子4aを通して電流が流れる。このように
図示IL′の矢印方向に電流が流れているときに、電流を
トランジスタ22又はトランジスタ３を通して充分に流す
ことができるので、トランジスタの漏れ電流しか流れな
い状態は避けられる。このようにクロツク入力パルス電
圧の極性がいずれの極性になつてもトランジスタ2,22,
3,23を通して一次巻線11に充分大きな電流が流れる。こ
のため一次巻線11の両端ｂ−ａ間に生じる電圧Vb→aは
第２図（ａ），（ｂ）のように、どのトランジスタのオ
ン期間でも電圧2Eで安定した波形となる。第２図（ａ）
はIL方向に流れた場合であり、第２図（ｂ）はIL′方向
に流れた場合であり、T1はトランジスタ２の導通期間、
T2′はトランジスタ23の導通期間、T1′はトランジスタ
22の導通期間、T2はトランジスタ３の導通期間を各々示
している。また、クロツク入力端子9d−9c間および9f−
9d間にも前記電圧vAと同極性のクロツクパルス電圧vBが
印加されるので、トランジスタ15,25とトランジスタ16,
26が交互にオン制御される。このため二次巻線12に誘起
される安定した電圧によつて出力端子14a−14b間には第
３図の如く電流IL，IL′に比例した電圧が得られる。
尚、RDは抵抗５の抵抗値である。
電圧vAの印加によつてクロツク入力端子9aが「Ｈ」レベ
ルに、9eが「Ｌ」レベルになつたとする。するとトラン
ジスタ２および22がオン制御されるとともにトランジス
タ３および23がオフ制御される。このため抵抗５に図示
ILの矢印方向に電流が流れていれば、そのとき検出入力
端子4a−4b間に誘起された電圧Ｅによつて端子4a→一次
巻線11→巻線端部ａ→トランジスタ２→端子4bを通して
電流が流れる。次にクロツクパルス電圧vAの極性が反転
してクロツク入力端子9aが「Ｌ」レベルに、9eが「Ｈ」
レベルになつたとする。するとトランジスタ２および22
がオフ制御されるとともにトランジスタ３および23がオ
ン制御される。このため前記電圧Ｅによつて端子4a→一
次巻線11→巻線端部ｂ→トランジスタ23→端子4bを通し
て電流が流れる。このように図示ILの矢印方向に電流が
流れているときに、電流をトランジスタ２又はトランジ
スタ23を通して充分に流すことができるので、トランジ
スタの漏れ電流しか流れない状態は避けられる。また、
抵抗５に図示IL′の矢印方向に電流が流れているときに
クロツク入力端子9aが「Ｈ」レベルに、9eが「Ｌ」レベ
ルになつたとする。するとトランジスタ２および22がオ
ン制御されるとともにトランジスタ３および23がオフ制
御される。このため検出入力端子4b−4a間に誘起された
電圧（図示Ｅと反対極性電圧）によつて端子4b→トラン
ジスタ22→巻線端部ａ→一次巻線11→端子4aを通して電
流が流れる。次にクロツクパルス電圧vAの極性が反転し
てクロツク入力端子9aが「Ｌ」レベルに、9eが「Ｈ」レ
ベルになつたとする。するとトランジスタ２および22が
オフ制御されるとともにトランジスタ３および23がオン
制御される。このため検出入力端子4b−4a間に誘起され
た電圧によつて端子4b→トランジスタ３→巻線端部ｂ→
一次巻線11→端子4aを通して電流が流れる。このように
図示IL′の矢印方向に電流が流れているときに、電流を
トランジスタ22又はトランジスタ３を通して充分に流す
ことができるので、トランジスタの漏れ電流しか流れな
い状態は避けられる。このようにクロツク入力パルス電
圧の極性がいずれの極性になつてもトランジスタ2,22,
3,23を通して一次巻線11に充分大きな電流が流れる。こ
のため一次巻線11の両端ｂ−ａ間に生じる電圧Vb→aは
第２図（ａ），（ｂ）のように、どのトランジスタのオ
ン期間でも電圧2Eで安定した波形となる。第２図（ａ）
はIL方向に流れた場合であり、第２図（ｂ）はIL′方向
に流れた場合であり、T1はトランジスタ２の導通期間、
T2′はトランジスタ23の導通期間、T1′はトランジスタ
22の導通期間、T2はトランジスタ３の導通期間を各々示
している。また、クロツク入力端子9d−9c間および9f−
9d間にも前記電圧vAと同極性のクロツクパルス電圧vBが
印加されるので、トランジスタ15,25とトランジスタ16,
26が交互にオン制御される。このため二次巻線12に誘起
される安定した電圧によつて出力端子14a−14b間には第
３図の如く電流IL，IL′に比例した電圧が得られる。
尚、RDは抵抗５の抵抗値である。
次に本考案に関連した電流検出装置を第４図とともに説
明する。第４図において第１図と同一部分は同一符号を
持つて示し、その説明は省略する。パルストランス１の
一次巻線11の端部ａは、双方向に導通可能なスイツチン
グ素子、例えば電界効果トランジスタ（以下、FETと称
す）42のドレイン、ソースおよびFET43のソース、ドレ
インを介して一次巻線11の端部ｂに接続されている。パ
ルストランス１の二次巻線12の端部ｃは、FET45のドレ
イン、ソースおよびFET46のソース、ドレインを介して
二次巻線12の端部ｄに接続されている。これらFET42,4
3,45,46は各々ドレインとソースが対称に構成されてい
るものとする。FET42のゲートはクロツク入力端子9aを
介してパルストランス41の巻線41bの一端に、FET43のゲ
ートはクロツク入力端子9eを介して巻線41bの他端に、F
ET42と43の共通接続点６は抵抗57を介して巻線41bの中
点に各々接続されている。FET45のゲートはクロツク入
力端子9cを介してパルストランス41の巻線41cの一端
に、FET46のゲートはクロツク入力端子9fを介して巻線4
1cの他端に、FET45と46の共通接続点19は抵抗67を介し
て巻線41cの中点に各々接続されている。
明する。第４図において第１図と同一部分は同一符号を
持つて示し、その説明は省略する。パルストランス１の
一次巻線11の端部ａは、双方向に導通可能なスイツチン
グ素子、例えば電界効果トランジスタ（以下、FETと称
す）42のドレイン、ソースおよびFET43のソース、ドレ
インを介して一次巻線11の端部ｂに接続されている。パ
ルストランス１の二次巻線12の端部ｃは、FET45のドレ
イン、ソースおよびFET46のソース、ドレインを介して
二次巻線12の端部ｄに接続されている。これらFET42,4
3,45,46は各々ドレインとソースが対称に構成されてい
るものとする。FET42のゲートはクロツク入力端子9aを
介してパルストランス41の巻線41bの一端に、FET43のゲ
ートはクロツク入力端子9eを介して巻線41bの他端に、F
ET42と43の共通接続点６は抵抗57を介して巻線41bの中
点に各々接続されている。FET45のゲートはクロツク入
力端子9cを介してパルストランス41の巻線41cの一端
に、FET46のゲートはクロツク入力端子9fを介して巻線4
1cの他端に、FET45と46の共通接続点19は抵抗67を介し
て巻線41cの中点に各々接続されている。
上記のように構成された装置において、パルストランス
41の一次巻線41aに図示クロツクパルス電圧VPを供給す
ると、二次側巻線41b,41cの各両端からFET42,43,45,46
のゲートにパルス電圧が印加され、FET42,45とFET43,46
が交互にオン制御される。このとき抵抗５に流れる電流
方向が図示ILであれば、FET42のオン時に検出入力端子4
a→一次巻線11→FET42のドレイン、ソース→検出入力端
子4bの経路で電流が流れる。またFET42のオン時に抵抗
５に流れる電流方向が図示IL′であれば、前記と逆の経
路で電流が流れるが、この際FET42のドレインとソース
が対称に構成されているため電流はFET42のソースから
ドレインへ充分に流れる。このことはFET43,45,46につ
いても同様であり、これによつて一次巻線11の両端に発
生する電圧Ｖｂ→ａは、第５図（ａ）（電流方向がILの
とき）および第５図（ｂ）（電流方向がIL′のとき）に
示すように安定する。この結果出力端子14a−14b間には
第６図の如く電流IL，IL′に比例した電圧が得られる。
41の一次巻線41aに図示クロツクパルス電圧VPを供給す
ると、二次側巻線41b,41cの各両端からFET42,43,45,46
のゲートにパルス電圧が印加され、FET42,45とFET43,46
が交互にオン制御される。このとき抵抗５に流れる電流
方向が図示ILであれば、FET42のオン時に検出入力端子4
a→一次巻線11→FET42のドレイン、ソース→検出入力端
子4bの経路で電流が流れる。またFET42のオン時に抵抗
５に流れる電流方向が図示IL′であれば、前記と逆の経
路で電流が流れるが、この際FET42のドレインとソース
が対称に構成されているため電流はFET42のソースから
ドレインへ充分に流れる。このことはFET43,45,46につ
いても同様であり、これによつて一次巻線11の両端に発
生する電圧Ｖｂ→ａは、第５図（ａ）（電流方向がILの
とき）および第５図（ｂ）（電流方向がIL′のとき）に
示すように安定する。この結果出力端子14a−14b間には
第６図の如く電流IL，IL′に比例した電圧が得られる。
尚、前記FET42,45とFET43,46を交互にオン制御する手段
は、パルストランス41を用いるに限らず他の手段を用い
ても良い。
は、パルストランス41を用いるに限らず他の手段を用い
ても良い。
H.考案の効果 以上のように本考案によれば電流の方向と大きさを同時
に検出できるとともにノイズに強い安定した出力電気信
号が得られ、且つ安価で小型の電流検出装置を構成する
ことができる等の効果が得られる。
に検出できるとともにノイズに強い安定した出力電気信
号が得られ、且つ安価で小型の電流検出装置を構成する
ことができる等の効果が得られる。
第１図は本考案の一実施例を示す回路図、第２図
（ａ），（ｂ）および第３図はともに第１図の回路動作
を説明するための電圧波形図、第４図は本考案に関連し
た電流検出装置の回路図、第５図（ａ），（ｂ）および
第６図はともに第４図の回路動作を説明するための電圧
波形図、第７図は従来の電流検出装置の一例を示す回路
図、第８図（ａ），（ｂ）はともに第７図の回路動作を
説明するための電圧波形図である。 1,41……パルストランス、2,3,15,16,22,23,25,26……
トランジスタ、５……抵抗、42,43,45,46……電界効果
トランジスタ。
（ａ），（ｂ）および第３図はともに第１図の回路動作
を説明するための電圧波形図、第４図は本考案に関連し
た電流検出装置の回路図、第５図（ａ），（ｂ）および
第６図はともに第４図の回路動作を説明するための電圧
波形図、第７図は従来の電流検出装置の一例を示す回路
図、第８図（ａ），（ｂ）はともに第７図の回路動作を
説明するための電圧波形図である。 1,41……パルストランス、2,3,15,16,22,23,25,26……
トランジスタ、５……抵抗、42,43,45,46……電界効果
トランジスタ。
Claims (1)
- 【請求項１】パルストランスによって電流を検出する電
流検出装置において、 所定のタイミングで間欠的にオン制御されるPNP型トラ
ンジスタおよびNPN型トランジスタのコレクタどうしを
共通接続するとともに、エミッタどうしを共通接続して
第１の双方向性スイッチング素子を構成し、 前記第１の双方向性スイッチング素子のコレクタ共通接
続点をパルストランスの一次巻線の一端に接続し、 前記第１の双方向性スイッチング素子のオン制御タイミ
ングとは反対のタイミングでオン制御されるPNP型トラ
ンジスタおよびNPN型トランジスタのコレクタどうしを
共通接続するとともに、エミッタどうしを共通接続して
第２の双方向性スイッチング素子を構成し、 前記第２の双方向性スイッチング素子のエミッタ共通接
続点を前記第１の双方向性スイッチング素子のエミッタ
共通接続点に接続し、 前記第２の双方向性スイッチング素子のコレクタ共通接
続点を前記パルストランスの一次巻線の他端に接続し、 被電流検出電路に介挿されるとともに、一端が前記パル
ストランスの一次巻線のセンタータップに接続され、且
つ他端が前記第１および第２の双方向性スイッチング素
子のエミッタ共通接続点に接続された抵抗を設け、 前記第１の双方向性スイッチング素子に同期してオン制
御されるPNP型トランジスタおよびNPN型トランジスタの
コレクタどうしを共通接続するとともに、エミッタどう
しを共通接続して第３の双方向性スイッチング素子を構
成し、 前記第３の双方向性スイッチング素子のコレクタ共通接
続点を前記パルストランスの二次巻線の一端に接続し、 前記第２の双方向性スイッチング素子に同期してオン制
御されるPNP型トランジスタおよびNPN型トランジスタの
コレクタどうしを共通接続するとともに、エミッタどう
しを共通接続して第４の双方向性スイッチング素子を構
成し、 前記第４の双方向性スイッチング素子のエミッタ共通接
続点を前記第３の双方向性スイッチング素子のエミッタ
共通接続点に接続し、 前記第４の双方向性スイッチング素子のコレクタ共通接
続点を前記パルストランスの二次巻線の他端に接続し、 前記第３および第４の双方向性スイッチング素子のエミ
ッタ共通接続点と前記パルストランスの二次巻線のセン
タータップ間より検出電気信号を得ることを特徴とする
電流検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986071714U JPH07948Y2 (ja) | 1986-05-13 | 1986-05-13 | 電流検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986071714U JPH07948Y2 (ja) | 1986-05-13 | 1986-05-13 | 電流検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62184468U JPS62184468U (ja) | 1987-11-24 |
| JPH07948Y2 true JPH07948Y2 (ja) | 1995-01-11 |
Family
ID=30914518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986071714U Expired - Lifetime JPH07948Y2 (ja) | 1986-05-13 | 1986-05-13 | 電流検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07948Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920009016A (ko) * | 1990-10-31 | 1992-05-28 | 강진구 | 펄스 트랜스를 이용한 전류감지회로 |
| CN111856373B (zh) * | 2020-08-06 | 2025-07-15 | 新纳传感系统有限公司 | 电流传感器测试系统 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5094856A (ja) * | 1973-12-22 | 1975-07-28 | ||
| JPS5225687A (en) * | 1975-08-21 | 1977-02-25 | Nippon Steel Corp | Method of detecting weld zones of seamwelded steel pipes |
| JPS5410694A (en) * | 1977-06-24 | 1979-01-26 | Mitsubishi Electric Corp | Radar signal display method |
| JPS554601A (en) * | 1978-04-12 | 1980-01-14 | Toshiba Corp | Insulating analog input unit |
| JPS5950125A (ja) * | 1982-09-17 | 1984-03-23 | Nippon Steel Corp | 製缶用高硬質高加工性薄鋼板の製造法 |
| JPS5979162A (ja) * | 1982-10-28 | 1984-05-08 | Mitsubishi Electric Corp | 電流検出器 |
-
1986
- 1986-05-13 JP JP1986071714U patent/JPH07948Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62184468U (ja) | 1987-11-24 |
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