JPH0794737A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0794737A JPH0794737A JP23683093A JP23683093A JPH0794737A JP H0794737 A JPH0794737 A JP H0794737A JP 23683093 A JP23683093 A JP 23683093A JP 23683093 A JP23683093 A JP 23683093A JP H0794737 A JPH0794737 A JP H0794737A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- layer
- electrode
- main electrode
- ohmic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ポリＳｉ薄膜トランジスタの移動度を高め
る。 【構成】 基板面38a 上にソース電極32を設け、この電
極32を絶縁層44で覆う。絶縁層44に窓44b を設け、この
窓44b からソース電極32の一部を露出させる。そして窓
44b から露出するソース電極32上に順次に、ｎ+ −ポリ
Ｓｉオーミック層40、ノンドープポリＳｉ活性層30、ｎ
+ −ポリＳｉオーミック層42及びドレイン電極34を設け
る。さらに窓44b に隣接させて活性層30の側部に窓44c
を設け、この窓44c 内部から外部まで延在させてゲート
電極36を設ける。窓44b、44c の間の絶縁層44をゲート絶
縁膜44a とする。活性層30の結晶粒が細長く成長する方
向Ｖにおて活性層30を挟むようにソース電極32及びドレ
イン電極34を設けることにより、目的を達成する。
る。 【構成】 基板面38a 上にソース電極32を設け、この電
極32を絶縁層44で覆う。絶縁層44に窓44b を設け、この
窓44b からソース電極32の一部を露出させる。そして窓
44b から露出するソース電極32上に順次に、ｎ+ −ポリ
Ｓｉオーミック層40、ノンドープポリＳｉ活性層30、ｎ
+ −ポリＳｉオーミック層42及びドレイン電極34を設け
る。さらに窓44b に隣接させて活性層30の側部に窓44c
を設け、この窓44c 内部から外部まで延在させてゲート
電極36を設ける。窓44b、44c の間の絶縁層44をゲート絶
縁膜44a とする。活性層30の結晶粒が細長く成長する方
向Ｖにおて活性層30を挟むようにソース電極32及びドレ
イン電極34を設けることにより、目的を達成する。
Description
【０００１】
【産業上の利用分野】この発明はポリＳｉ薄膜トランジ
スタに関する。
スタに関する。
【０００２】
【従来の技術】従来より、ポリＳｉ薄膜トランジスタは
センサの駆動回路や液晶ディスプレイの駆動回路を構成
するのに用いられている。図１７は従来のポリＳｉ薄膜
トランジスタの構造を概略的に示す断面図である。
センサの駆動回路や液晶ディスプレイの駆動回路を構成
するのに用いられている。図１７は従来のポリＳｉ薄膜
トランジスタの構造を概略的に示す断面図である。
【０００３】同図に示す薄膜トランジスタにおいては、
ガラス基板１０の基板面１０ａにノンドープポリＳｉ活
性層１２を設ける。そしてｎ+ −ポリＳｉオーミック層
１４及び１６を互いに離間させて活性層１２の上面１２
ａに設ける。これら活性層１２、オーミック層１４及び
１６をＳｉＮX ゲート絶縁膜１８で覆い、オーミック層
１４及び１６を露出するコンタクト穴２０及び２２をゲ
ート絶縁膜１８に設ける。
ガラス基板１０の基板面１０ａにノンドープポリＳｉ活
性層１２を設ける。そしてｎ+ −ポリＳｉオーミック層
１４及び１６を互いに離間させて活性層１２の上面１２
ａに設ける。これら活性層１２、オーミック層１４及び
１６をＳｉＮX ゲート絶縁膜１８で覆い、オーミック層
１４及び１６を露出するコンタクト穴２０及び２２をゲ
ート絶縁膜１８に設ける。
【０００４】さらにソース電極２４及びドレイン電極２
６をオーミック層１４及び１６に設け、これら電極２４
及び２６をオーミック層１４及び１６からコンタクト穴
２０及び２２の外側まで引き出す。ソース電極２４及び
ドレイン電極２６はオーミック層側から順次に設けたＣ
ｒ及びＡｌから成る２層構造の電極である。
６をオーミック層１４及び１６に設け、これら電極２４
及び２６をオーミック層１４及び１６からコンタクト穴
２０及び２２の外側まで引き出す。ソース電極２４及び
ドレイン電極２６はオーミック層側から順次に設けたＣ
ｒ及びＡｌから成る２層構造の電極である。
【０００５】またソース電極２４及びドレイン電極２６
の間のゲート絶縁膜１８にゲート電極２８を設ける。ゲ
ート電極２８はゲート絶縁膜側から順次に設けたＣｒ及
びＡｌから成る２層構造の電極である。
の間のゲート絶縁膜１８にゲート電極２８を設ける。ゲ
ート電極２８はゲート絶縁膜側から順次に設けたＣｒ及
びＡｌから成る２層構造の電極である。
【０００６】図１８は活性層の結晶状態を概略的に示す
図である。活性層１２は複数の結晶粒Ｇを有する。これ
ら結晶粒Ｇのうちのひとつを、図中、ハッチングを付し
て示す。ここで活性層１２を形成する際にポリＳｉが積
み上がって行く方向に沿った方向を方向Ｖ、方向Ｖに直
交する方向を方向Ｈと表せば、一般に、結晶粒Ｇは方向
Ｖに細長く成長し、この方向Ｖにおける結晶粒Ｇの長さ
は、方向Ｈにおける結晶粒Ｇの長さよりも長くなる。例
えば方向Ｖにおける活性層１２の積層厚を厚くするにし
たがって、方向Ｖ及びＨにおける結晶粒Ｇの長さを長く
することができる。
図である。活性層１２は複数の結晶粒Ｇを有する。これ
ら結晶粒Ｇのうちのひとつを、図中、ハッチングを付し
て示す。ここで活性層１２を形成する際にポリＳｉが積
み上がって行く方向に沿った方向を方向Ｖ、方向Ｖに直
交する方向を方向Ｈと表せば、一般に、結晶粒Ｇは方向
Ｖに細長く成長し、この方向Ｖにおける結晶粒Ｇの長さ
は、方向Ｈにおける結晶粒Ｇの長さよりも長くなる。例
えば方向Ｖにおける活性層１２の積層厚を厚くするにし
たがって、方向Ｖ及びＨにおける結晶粒Ｇの長さを長く
することができる。
【０００７】活性層１２の結晶状態は薄膜トランジスタ
の特性に大きな影響を与え、結晶粒Ｇの長さを長くする
ことによって、より移動度の大きな薄膜トランジスタを
得られることが知られている。移動度を大きくすること
は、薄膜トランジスタの応答速度を速めたり、薄膜トラ
ンジスタの駆動電圧を低減したりすることに寄与する。
の特性に大きな影響を与え、結晶粒Ｇの長さを長くする
ことによって、より移動度の大きな薄膜トランジスタを
得られることが知られている。移動度を大きくすること
は、薄膜トランジスタの応答速度を速めたり、薄膜トラ
ンジスタの駆動電圧を低減したりすることに寄与する。
【０００８】
【発明が解決しようとする課題】しかしながら上述した
従来の薄膜トランジスタでは、ソース電極２４及びドレ
イン電極２６を基板面１０ａに沿う方向Ｈに離間させて
活性層１２の上面１２ａに設ける。従ってドレイン電流
ＩD は、結晶粒Ｇの長さが短くなる方向Ｈに沿って、上
面１２ａ側の活性層表層中を流れる。その結果、ドレイ
ン電流ＩD が結晶粒界を横切る頻度は高くなり、これが
ため、活性層１２の層厚を厚くして結晶粒Ｇの長さを長
くするようにしても、必ずしも充分に、薄膜トランジス
タの移動度を高めることができない。
従来の薄膜トランジスタでは、ソース電極２４及びドレ
イン電極２６を基板面１０ａに沿う方向Ｈに離間させて
活性層１２の上面１２ａに設ける。従ってドレイン電流
ＩD は、結晶粒Ｇの長さが短くなる方向Ｈに沿って、上
面１２ａ側の活性層表層中を流れる。その結果、ドレイ
ン電流ＩD が結晶粒界を横切る頻度は高くなり、これが
ため、活性層１２の層厚を厚くして結晶粒Ｇの長さを長
くするようにしても、必ずしも充分に、薄膜トランジス
タの移動度を高めることができない。
【０００９】この発明の目的は、上述した従来の問題点
を解決し、より移動度を高めることのできる薄膜トラン
ジスタを提供することにある。
を解決し、より移動度を高めることのできる薄膜トラン
ジスタを提供することにある。
【００１０】
【課題を解決するための手段】この目的を達成するた
め、この発明の薄膜トランジスタは、細長く成長した複
数の結晶粒を有するポリＳｉ活性層と、活性層結晶粒の
長手方向において活性層を挟むように設けた第一及び第
二主電極と、活性層結晶粒の長手方向と交差する方向に
おける活性層側部に設けた制御電極とを備えて成ること
を特徴とする。
め、この発明の薄膜トランジスタは、細長く成長した複
数の結晶粒を有するポリＳｉ活性層と、活性層結晶粒の
長手方向において活性層を挟むように設けた第一及び第
二主電極と、活性層結晶粒の長手方向と交差する方向に
おける活性層側部に設けた制御電極とを備えて成ること
を特徴とする。
【００１１】
【作用】このような構成によれば、第一主電極と第二主
電極とを、活性層結晶粒の長手方向において活性層を挟
むように設けるので、これら主電極間を流れる電流は、
活性層結晶粒が細長く成長している方向にほぼ沿って、
流れる。従ってこれら主電極間を流れる電流が活性層の
結晶粒界を横切る頻度は低くなる。
電極とを、活性層結晶粒の長手方向において活性層を挟
むように設けるので、これら主電極間を流れる電流は、
活性層結晶粒が細長く成長している方向にほぼ沿って、
流れる。従ってこれら主電極間を流れる電流が活性層の
結晶粒界を横切る頻度は低くなる。
【００１２】
【実施例】以下、図面を参照し、発明の実施例につき説
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従って発明を図示例に限定するもの
ではない。
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従って発明を図示例に限定するもの
ではない。
【００１３】図１〜図３は第一実施例の構成を概略的に
示す断面図、また図４は第一実施例の構成を概略的に示
す平面図である。図１及び図２は図４のＩ−Ｉ線及びII
−II線に沿って取った断面、さらに図３は図１のIII −
III 線に沿って取った断面を示す。
示す断面図、また図４は第一実施例の構成を概略的に示
す平面図である。図１及び図２は図４のＩ−Ｉ線及びII
−II線に沿って取った断面、さらに図３は図１のIII −
III 線に沿って取った断面を示す。
【００１４】この実施例の薄膜トランジスタは、細長く
成長した複数の結晶粒Ｇを有するポリＳｉ活性層３０
と、結晶粒Ｇの長手方向において活性層３０を挟むよう
に設けた第一主電極３２及び第二主電極３４と、結晶粒
Ｇの長手方向と交差する方向における活性層側部に設け
た制御電極３６とを備えて成る。
成長した複数の結晶粒Ｇを有するポリＳｉ活性層３０
と、結晶粒Ｇの長手方向において活性層３０を挟むよう
に設けた第一主電極３２及び第二主電極３４と、結晶粒
Ｇの長手方向と交差する方向における活性層側部に設け
た制御電極３６とを備えて成る。
【００１５】第一主電極３２をソース電極及びドレイン
電極の一方として、第二主電極３４をソース電極及びド
レイン電極の他方として、また制御電極３６をゲート電
極として機能させる。
電極の一方として、第二主電極３４をソース電極及びド
レイン電極の他方として、また制御電極３６をゲート電
極として機能させる。
【００１６】この実施例では、絶縁性の下地３８例えば
ガラス基板の上面３８ａ上に、順次に、第一主電極３
２、活性層３０及び第二主電極３４を設ける。第一主電
極３２及び第二主電極３４と活性層３０との間にオーミ
ック層４０及び４２を設け、これら主電極３２及び３４
をオーミック層４０及び４２を介して活性層３０とオー
ミック接続する。また制御電極３６と活性層側壁３０ａ
との間にゲート絶縁膜４４ａを設け、これら電極３６、
絶縁膜４４ａ及び活性層３０により金属−絶縁体−半導
体接合を形成する。
ガラス基板の上面３８ａ上に、順次に、第一主電極３
２、活性層３０及び第二主電極３４を設ける。第一主電
極３２及び第二主電極３４と活性層３０との間にオーミ
ック層４０及び４２を設け、これら主電極３２及び３４
をオーミック層４０及び４２を介して活性層３０とオー
ミック接続する。また制御電極３６と活性層側壁３０ａ
との間にゲート絶縁膜４４ａを設け、これら電極３６、
絶縁膜４４ａ及び活性層３０により金属−絶縁体−半導
体接合を形成する。
【００１７】第一主電極３２を絶縁膜４４で覆い、絶縁
膜４４に窓４４ｂ及び４４ｃを設ける。窓４４ｂを介し
て第一主電極３２を部分的に露出させ、この窓４４ｂ内
にオーミック層４０、活性層３０及びオーミック層４２
を設ける。そして平面的に見て、第一主電極３２、オー
ミック層４０、活性層３０、オーミック層４２及び第二
主電極３４を、窓４４ｂ内で互いに重ね合わせるように
配置する。
膜４４に窓４４ｂ及び４４ｃを設ける。窓４４ｂを介し
て第一主電極３２を部分的に露出させ、この窓４４ｂ内
にオーミック層４０、活性層３０及びオーミック層４２
を設ける。そして平面的に見て、第一主電極３２、オー
ミック層４０、活性層３０、オーミック層４２及び第二
主電極３４を、窓４４ｂ内で互いに重ね合わせるように
配置する。
【００１８】また窓４４ｂ及び４４ｃを離間させ、これ
ら窓４４ｂ及び４４ｃで挟む部分の絶縁膜４４をゲート
絶縁膜４４ａとする。窓４４ｃを少なくとも活性層側壁
３０ａに対応する位置の深さまで設け、制御電極３６を
窓４４ｃ内部から窓４４ｃ外部まで延在させて設ける。
ら窓４４ｂ及び４４ｃで挟む部分の絶縁膜４４をゲート
絶縁膜４４ａとする。窓４４ｃを少なくとも活性層側壁
３０ａに対応する位置の深さまで設け、制御電極３６を
窓４４ｃ内部から窓４４ｃ外部まで延在させて設ける。
【００１９】図５〜図９は第一実施例の製造工程を概略
的に示す断面図であって、これら図は図１に対応する断
面を示す。
的に示す断面図であって、これら図は図１に対応する断
面を示す。
【００２０】まず、下地３８としてガラス基板を用意す
る。そして下地３８の上面３８ａ上に、電子ビーム蒸着
法により、電極材料としてＣｒを厚さ１０００Ａ°（Ａ
°はオングストロームを表す）程度に積層する。然る
後、ホトリソグラフィ及びウエットエッチング技術を用
いて、電極材料をエッチングしてＣｒ第一主電極３２を
形成する（図５（Ａ））。
る。そして下地３８の上面３８ａ上に、電子ビーム蒸着
法により、電極材料としてＣｒを厚さ１０００Ａ°（Ａ
°はオングストロームを表す）程度に積層する。然る
後、ホトリソグラフィ及びウエットエッチング技術を用
いて、電極材料をエッチングしてＣｒ第一主電極３２を
形成する（図５（Ａ））。
【００２１】次に、プラズマＣＶＤ（Chemical Vapor D
eposition ）法により、第一主電極３２上に順次に、厚
さ１０００Ａ°程度のｎ+ −ポリＳｉ層４６、厚さ８０
００Ａ°程度のノンドープポリＳｉ層４８及び厚さ１０
００Ａ°程度のｎ+ −ポリＳｉ層５０を積層する（図５
（Ｂ））。下地３８を３００℃に加熱しながら積層す
る。また原料ガスをＳｉＨ4 ガス、ＳｉＦ4 ガス及びＨ
2 ガスとし、ドーパントガスをＰＨ3 とする。そして原
料ガス及びドーパントガスを用いてｎ+ −ポリＳｉ層を
積層し、ドーパントガスを用いずに原料ガスを用いてノ
ンドープポリＳｉ層を積層する。
eposition ）法により、第一主電極３２上に順次に、厚
さ１０００Ａ°程度のｎ+ −ポリＳｉ層４６、厚さ８０
００Ａ°程度のノンドープポリＳｉ層４８及び厚さ１０
００Ａ°程度のｎ+ −ポリＳｉ層５０を積層する（図５
（Ｂ））。下地３８を３００℃に加熱しながら積層す
る。また原料ガスをＳｉＨ4 ガス、ＳｉＦ4 ガス及びＨ
2 ガスとし、ドーパントガスをＰＨ3 とする。そして原
料ガス及びドーパントガスを用いてｎ+ −ポリＳｉ層を
積層し、ドーパントガスを用いずに原料ガスを用いてノ
ンドープポリＳｉ層を積層する。
【００２２】ｎ+ −ポリＳｉ層４６及び５０はオーミッ
ク層形成用の層、ノンドープポリＳｉ層４８は活性層形
成用の層である。これら各層４６、５０、４８の結晶粒
Ｇは、活性層３０を形成する際にポリＳｉが積み上がっ
て行く方向に沿った方向Ｖに細長く成長し、この方向Ｖ
における結晶粒Ｇの長さは、方向Ｖと交差する方向（下
地３８の上面３８ａに沿う方向）Ｈにおける結晶粒Ｇの
長さよりも長くなる。
ク層形成用の層、ノンドープポリＳｉ層４８は活性層形
成用の層である。これら各層４６、５０、４８の結晶粒
Ｇは、活性層３０を形成する際にポリＳｉが積み上がっ
て行く方向に沿った方向Ｖに細長く成長し、この方向Ｖ
における結晶粒Ｇの長さは、方向Ｖと交差する方向（下
地３８の上面３８ａに沿う方向）Ｈにおける結晶粒Ｇの
長さよりも長くなる。
【００２３】次に、ｎ+ −ポリＳｉ層５０にレジストを
塗布し、然る後、このレジストを露光及び現像して、レ
ジストマスク５２を形成する（図５（Ｃ））。レジスト
マスク５２により、絶縁層４４の窓４４ｂの内側領域に
対応する領域Ａを覆う。
塗布し、然る後、このレジストを露光及び現像して、レ
ジストマスク５２を形成する（図５（Ｃ））。レジスト
マスク５２により、絶縁層４４の窓４４ｂの内側領域に
対応する領域Ａを覆う。
【００２４】次に、ＲＩＥ（Reactive Ion Etching）法
により、レジストマスク５２を介して、ｎ+ −ポリＳｉ
層５０、ノンドープポリＳｉ層４８及びｎ+ −ポリＳｉ
層４６を順次にエッチングする。これにより領域Ａ以外
の各層４６、４８及び５０を選択的に除去し、領域Ａに
残存する各層４６、４８及び５０より成るｎ+ −ポリＳ
ｉオーミック層４０、ノンドープポリＳｉ活性層３０及
びｎ+ −ポリＳｉオーミック層４２を得る（図６
（Ａ））。
により、レジストマスク５２を介して、ｎ+ −ポリＳｉ
層５０、ノンドープポリＳｉ層４８及びｎ+ −ポリＳｉ
層４６を順次にエッチングする。これにより領域Ａ以外
の各層４６、４８及び５０を選択的に除去し、領域Ａに
残存する各層４６、４８及び５０より成るｎ+ −ポリＳ
ｉオーミック層４０、ノンドープポリＳｉ活性層３０及
びｎ+ −ポリＳｉオーミック層４２を得る（図６
（Ａ））。
【００２５】次に、レジストマスク５２を除去し、然る
後、原料ガスをＮＨ3 ガス及びＳｉＨ4 の混合ガスとし
て、プラズマＣＶＤ法により、オーミック層４２上に厚
さ１００００Ａ°程度のＳｉＮX 絶縁層５４を積層する
（図６（Ｂ））。
後、原料ガスをＮＨ3 ガス及びＳｉＨ4 の混合ガスとし
て、プラズマＣＶＤ法により、オーミック層４２上に厚
さ１００００Ａ°程度のＳｉＮX 絶縁層５４を積層する
（図６（Ｂ））。
【００２６】次に、絶縁層５４上にレジストを塗布し、
このレジストにより表面平坦なエッチバック層５６を形
成する（図７（Ａ））。
このレジストにより表面平坦なエッチバック層５６を形
成する（図７（Ａ））。
【００２７】次に、ＲＩＥ法により、オーミック層４２
が露出するまで、エッチバック層５６及び絶縁層５４を
エッチバックし、窓４４ｂを有する絶縁層４４を形成す
る（図７（Ｂ））。これらオーミック層４２及び絶縁層
４４により平坦な面を形成する。
が露出するまで、エッチバック層５６及び絶縁層５４を
エッチバックし、窓４４ｂを有する絶縁層４４を形成す
る（図７（Ｂ））。これらオーミック層４２及び絶縁層
４４により平坦な面を形成する。
【００２８】次に、オーミック層４２及び絶縁層４４上
にレジストを塗布し、このレジストを露光及び現像し
て、レジストマスク５８を形成する。レジストマスク５
８は、絶縁層４４の窓４４ｃに対応する領域Ｂの絶縁層
４４を露出する窓５８ａを有する。然る後、ＲＩＥ法に
より、レジストマスク５８を介して絶縁層４４をエッチ
ングし、絶縁層４４に窓４４ｃを形成する（図８
（Ａ））。絶縁層４４の窓４４ｂ及び４４ｃの間に挟ま
れる領域の絶縁層４４がゲート絶縁膜４４ａとなる。
にレジストを塗布し、このレジストを露光及び現像し
て、レジストマスク５８を形成する。レジストマスク５
８は、絶縁層４４の窓４４ｃに対応する領域Ｂの絶縁層
４４を露出する窓５８ａを有する。然る後、ＲＩＥ法に
より、レジストマスク５８を介して絶縁層４４をエッチ
ングし、絶縁層４４に窓４４ｃを形成する（図８
（Ａ））。絶縁層４４の窓４４ｂ及び４４ｃの間に挟ま
れる領域の絶縁層４４がゲート絶縁膜４４ａとなる。
【００２９】次に、レジストマスク５８を除去する。然
る後、オーミック層４２及び絶縁層４４上にレジストを
塗布し、このレジストを露光及び現像して、レジストマ
スク６０を形成する。レジストマスク６０は、制御電極
３６を形成すべき領域Ｃを露出する窓６０ａを有する。
る後、オーミック層４２及び絶縁層４４上にレジストを
塗布し、このレジストを露光及び現像して、レジストマ
スク６０を形成する。レジストマスク６０は、制御電極
３６を形成すべき領域Ｃを露出する窓６０ａを有する。
【００３０】次に、電子ビーム蒸着法により、レジスト
マスク６０を介して領域Ｃ上に電極材料６２を積層する
（図８（Ｃ））。電極材料６２としてＡｌを１μｍ程度
積層する。然る後、レジストマスク６０を除去して領域
Ｃ以外の電極材料６２をレジストマスク６０とともにリ
フトオフし、領域Ｃに残存する電極材料６２より成る制
御電極３６を得る。
マスク６０を介して領域Ｃ上に電極材料６２を積層する
（図８（Ｃ））。電極材料６２としてＡｌを１μｍ程度
積層する。然る後、レジストマスク６０を除去して領域
Ｃ以外の電極材料６２をレジストマスク６０とともにリ
フトオフし、領域Ｃに残存する電極材料６２より成る制
御電極３６を得る。
【００３１】次に、ゲート電極３６、絶縁層４４及びオ
ーミック層４２上にレジストを塗布し、然る後、レジス
トを露光及び現像してレジストマスク６４を形成する
（図９（Ａ））。レジストマスク６４は第二主電極３４
を形成すべき領域Ｄを露出する窓６４ａを有する。
ーミック層４２上にレジストを塗布し、然る後、レジス
トを露光及び現像してレジストマスク６４を形成する
（図９（Ａ））。レジストマスク６４は第二主電極３４
を形成すべき領域Ｄを露出する窓６４ａを有する。
【００３２】次に、電子ビーム蒸着法により、レジスト
マスク６４を介して領域Ｄ上に電極材料６６を積層する
（図９（Ｂ））。電極材料６６としてＡｕを１μｍ程度
積層する。然る後、レジストマスク６４を除去して領域
Ｄ以外の電極材料６６をレジストマスク６４とともにリ
フトオフし、領域Ｄに残存する電極材料６６より成る第
二主電極３４を得、この実施例の薄膜トランジスタを完
成する（図１）。
マスク６４を介して領域Ｄ上に電極材料６６を積層する
（図９（Ｂ））。電極材料６６としてＡｕを１μｍ程度
積層する。然る後、レジストマスク６４を除去して領域
Ｄ以外の電極材料６６をレジストマスク６４とともにリ
フトオフし、領域Ｄに残存する電極材料６６より成る第
二主電極３４を得、この実施例の薄膜トランジスタを完
成する（図１）。
【００３３】図１０に、結晶粒の長手方向と第一及び第
二主電極の配設位置との関係を概念的に示す。同図に示
すように、活性層３０及びオーミック層４０、４２の結
晶粒Ｇはこれら各層３０、４０、４２を形成する際にポ
リＳｉが積み上がって行く方向に沿った方向Ｖに細長く
成長する。従って下地３８上に順次に、第一主電極３
２、オーミック層４０、活性層３０、オーミック層４２
及び第二主電極３４を形成することにより、結晶粒Ｇの
長手方向Ｖにおいて活性層３０を挟むように第一主電極
３２及び第二主電極３４を形成できる。
二主電極の配設位置との関係を概念的に示す。同図に示
すように、活性層３０及びオーミック層４０、４２の結
晶粒Ｇはこれら各層３０、４０、４２を形成する際にポ
リＳｉが積み上がって行く方向に沿った方向Ｖに細長く
成長する。従って下地３８上に順次に、第一主電極３
２、オーミック層４０、活性層３０、オーミック層４２
及び第二主電極３４を形成することにより、結晶粒Ｇの
長手方向Ｖにおいて活性層３０を挟むように第一主電極
３２及び第二主電極３４を形成できる。
【００３４】図１１〜図１３は第二実施例の構成を概略
的に示す断面図、また図１４は第二実施例の構成を概略
的に示す平面図である。図１１及び図１２は図１４のXI
−XI線及びXII −XII 線に沿って取った断面、さらに図
１３は図１４のXIII−XIII線に沿って取った断面を示
す。以下、第一実施例と相違する点につき説明し、第一
実施例と同様の点についてはその詳細な説明を省略す
る。
的に示す断面図、また図１４は第二実施例の構成を概略
的に示す平面図である。図１１及び図１２は図１４のXI
−XI線及びXII −XII 線に沿って取った断面、さらに図
１３は図１４のXIII−XIII線に沿って取った断面を示
す。以下、第一実施例と相違する点につき説明し、第一
実施例と同様の点についてはその詳細な説明を省略す
る。
【００３５】第二実施例では、下地３８の上面３８ａ上
に順次に、第一主電極３２、オーミック層４０、活性層
３０、オーミック層４２及び第二主電極３４を設ける。
これら第一主電極３２、オーミック層４０、活性層３
０、オーミック層４２及び第二主電極３４を、平面的に
見て、所定の領域Ｋ内で重ね合わせるように配置する。
に順次に、第一主電極３２、オーミック層４０、活性層
３０、オーミック層４２及び第二主電極３４を設ける。
これら第一主電極３２、オーミック層４０、活性層３
０、オーミック層４２及び第二主電極３４を、平面的に
見て、所定の領域Ｋ内で重ね合わせるように配置する。
【００３６】そして第二主電極３４上に絶縁膜４４を設
け、絶縁膜４４で活性層側壁３０ａ及び３０ｂを覆う。
制御電極３６を、活性層側壁３０ａ及び３０ｂに対応す
る領域の絶縁膜４４上に設ける。これら側壁３０ａ及び
３０ｂとそれぞれに対応する制御電極３６との間の部分
の絶縁膜４４をゲート絶縁膜４４ａとして機能させる。
この場合、活性層側壁３０ａの側部のみならず他の活性
層側壁３０ｂの側部にもゲート絶縁膜４４ａを介して制
御電極３６を設けており、従ってデュアルゲート構造の
薄膜トランジスタを構成している。
け、絶縁膜４４で活性層側壁３０ａ及び３０ｂを覆う。
制御電極３６を、活性層側壁３０ａ及び３０ｂに対応す
る領域の絶縁膜４４上に設ける。これら側壁３０ａ及び
３０ｂとそれぞれに対応する制御電極３６との間の部分
の絶縁膜４４をゲート絶縁膜４４ａとして機能させる。
この場合、活性層側壁３０ａの側部のみならず他の活性
層側壁３０ｂの側部にもゲート絶縁膜４４ａを介して制
御電極３６を設けており、従ってデュアルゲート構造の
薄膜トランジスタを構成している。
【００３７】図１５〜図１６は第二実施例の製造工程を
概略的に示す断面図であって、これら図は図１０に対応
する断面を示す。
概略的に示す断面図であって、これら図は図１０に対応
する断面を示す。
【００３８】まず、下地３８としてガラス基板を用意す
る。そして下地３８の上面３８ａ上に、電子ビーム蒸着
法により、電極材料としてＣｒを積層する。然る後、電
極材料をエッチングしてＣｒ第一主電極３２を形成する
（図１５（Ａ））。
る。そして下地３８の上面３８ａ上に、電子ビーム蒸着
法により、電極材料としてＣｒを積層する。然る後、電
極材料をエッチングしてＣｒ第一主電極３２を形成する
（図１５（Ａ））。
【００３９】次に、プラズマＣＶＤ法により、第一主電
極３２上に順次に、ｎ+ −ポリＳｉ層４６、ノンドープ
ポリＳｉ層４８及びｎ+ −ポリＳｉ層５０を積層する
（図１５（Ｂ））。これら各層４６、５０、４８の結晶
粒Ｇは、活性層１２を形成する際にポリＳｉが積み上が
って行く方向に沿った方向Ｖに細長く成長し、この方向
Ｖにおける結晶粒Ｇの長さは、方向Ｖと交差する方向Ｈ
における結晶粒Ｇの長さよりも長くなる（図１０参
照）。
極３２上に順次に、ｎ+ −ポリＳｉ層４６、ノンドープ
ポリＳｉ層４８及びｎ+ −ポリＳｉ層５０を積層する
（図１５（Ｂ））。これら各層４６、５０、４８の結晶
粒Ｇは、活性層１２を形成する際にポリＳｉが積み上が
って行く方向に沿った方向Ｖに細長く成長し、この方向
Ｖにおける結晶粒Ｇの長さは、方向Ｖと交差する方向Ｈ
における結晶粒Ｇの長さよりも長くなる（図１０参
照）。
【００４０】次に、ｎ+ −ポリＳｉ層５０上に電極材料
としてＡｕを堆積する。然る後、第二主電極３４を形成
すべき領域Ｄ以外の電極材料をエッチング除去して、領
域Ｄに残存する電極材料から成るＡｕ第二主電極３４を
形成する（図１５（Ｃ））。
としてＡｕを堆積する。然る後、第二主電極３４を形成
すべき領域Ｄ以外の電極材料をエッチング除去して、領
域Ｄに残存する電極材料から成るＡｕ第二主電極３４を
形成する（図１５（Ｃ））。
【００４１】次に、ＲＩＥ法により、第二主電極３４を
マスクとして、ｎ+ −ポリＳｉ層５０、ノンドープポリ
Ｓｉ層４８及びｎ+ −ポリＳｉ層４６を順次にエッチン
グする。これにより領域Ｄ以外の各層４６、４８及び５
０を選択的に除去し、領域Ｄに残存する各層４６、４８
及び５０より成るｎ+ −ポリＳｉオーミック層４０、ノ
ンドープポリＳｉ活性層３０及びｎ+ −ポリＳｉオーミ
ック層４２を得る（図１６（Ａ））。
マスクとして、ｎ+ −ポリＳｉ層５０、ノンドープポリ
Ｓｉ層４８及びｎ+ −ポリＳｉ層４６を順次にエッチン
グする。これにより領域Ｄ以外の各層４６、４８及び５
０を選択的に除去し、領域Ｄに残存する各層４６、４８
及び５０より成るｎ+ −ポリＳｉオーミック層４０、ノ
ンドープポリＳｉ活性層３０及びｎ+ −ポリＳｉオーミ
ック層４２を得る（図１６（Ａ））。
【００４２】次に、プラズマＣＶＤ法により、オーミッ
ク層４２上に任意好適な厚さ例えば５０００Ａ°程度の
ＳｉＮX 絶縁層４４を積層する（図１６（Ｂ））。
ク層４２上に任意好適な厚さ例えば５０００Ａ°程度の
ＳｉＮX 絶縁層４４を積層する（図１６（Ｂ））。
【００４３】次に、電子ビーム蒸着法により、絶縁膜４
４上に電極材料としてＡｌを積層する。然る後、フォト
リソ及びウエットエッチング技術により、電極材料をエ
ッチングして制御電極３６を形成し、この実施例の薄膜
トランジスタを完成する（図１１）。
４上に電極材料としてＡｌを積層する。然る後、フォト
リソ及びウエットエッチング技術により、電極材料をエ
ッチングして制御電極３６を形成し、この実施例の薄膜
トランジスタを完成する（図１１）。
【００４４】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、寸法、配設
位置、形成材料、形成方法及びそのほかの条件を任意好
適に変更できる。
るものではなく、従って各構成成分の形状、寸法、配設
位置、形成材料、形成方法及びそのほかの条件を任意好
適に変更できる。
【００４５】
【発明の効果】上述した説明からも明らかなように、こ
の発明の薄膜トランジスタによれば、第一及び第二主電
極間を流れる電流は、活性層結晶粒が細長く成長してい
る方向にほぼ沿って、流れるので、これら主電極間を流
れる電流が活性層の結晶粒界を横切る頻度は低くなる。
これがため、従来よりも移動度の高い薄膜トランジスタ
を提供できる。
の発明の薄膜トランジスタによれば、第一及び第二主電
極間を流れる電流は、活性層結晶粒が細長く成長してい
る方向にほぼ沿って、流れるので、これら主電極間を流
れる電流が活性層の結晶粒界を横切る頻度は低くなる。
これがため、従来よりも移動度の高い薄膜トランジスタ
を提供できる。
【図１】第一発明の第一実施例の構成を概略的に示すＩ
−Ｉ断面図である。
−Ｉ断面図である。
【図２】第一発明の第一実施例の構成を概略的に示すII
−II断面図である。
−II断面図である。
【図３】第一発明の第一実施例の構成を概略的に示すII
I −III 断面図である。
I −III 断面図である。
【図４】第一発明の第一実施例の構成を概略的に示す平
面図である。
面図である。
【図５】（Ａ）〜（Ｃ）は第一発明の第一実施例の製造
工程を概略的に示す断面図である。
工程を概略的に示す断面図である。
【図６】（Ａ）〜（Ｂ）は第一発明の第一実施例の製造
工程を概略的に示す断面図である。
工程を概略的に示す断面図である。
【図７】（Ａ）〜（Ｂ）は第一発明の第一実施例の製造
工程を概略的に示す断面図である。
工程を概略的に示す断面図である。
【図８】（Ａ）〜（Ｃ）は第一発明の第一実施例の製造
工程を概略的に示す断面図である。
工程を概略的に示す断面図である。
【図９】（Ａ）〜（Ｂ）は第一発明の第一実施例の製造
工程を概略的に示す断面図である。
工程を概略的に示す断面図である。
【図１０】実施例の薄膜トランジスタにおける、結晶粒
の長手方向と第一及び第二主電極の配設位置との関係を
概念的に示す図である。
の長手方向と第一及び第二主電極の配設位置との関係を
概念的に示す図である。
【図１１】第一発明の第二実施例の構成を概略的に示す
XI−XI断面図である。
XI−XI断面図である。
【図１２】第一発明の第二実施例の構成を概略的に示す
XII −XII 断面図である。
XII −XII 断面図である。
【図１３】第一発明の第二実施例の構成を概略的に示す
XIII−XIII断面図である。
XIII−XIII断面図である。
【図１４】第一発明の第二実施例の構成を概略的に示す
平面図である。
平面図である。
【図１５】（Ａ）〜（Ｃ）は第一発明の第二実施例の製
造工程を概略的に示す断面図である。
造工程を概略的に示す断面図である。
【図１６】（Ａ）〜（Ｂ）は第一発明の第二実施例の製
造工程を概略的に示す断面図である。
造工程を概略的に示す断面図である。
【図１７】従来のポリＳｉ薄膜トランジスタの構成を概
略的に示す断面図である。
略的に示す断面図である。
【図１８】従来のポリＳｉ薄膜トランジスタの結晶状態
と第一及び第二主電極の配設位置との関係を概念的に示
す図である。
と第一及び第二主電極の配設位置との関係を概念的に示
す図である。
３０：活性層 ３２：第一主電極 ３４：第二主電極 ３６：制御電極 ３８：下地 ４０、４２：オーミック層 ４４ａ：ゲート絶縁膜
Claims (2)
- 【請求項１】 細長く成長した複数の結晶粒を有するポ
リＳｉ活性層と、 前記結晶粒の長手方向において活性層を挟むように設け
た第一及び第二主電極と、 前記結晶粒の長手方向と交差する方向における活性層側
部に設けた制御電極とを備えて成ることを特徴とする薄
膜トランジスタ。 - 【請求項２】 請求項１記載の薄膜トランジスタにおい
て、 絶縁性の下地上に、第一主電極、活性層及び第二主電極
を順次に設けて成ることを特徴とする薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23683093A JPH0794737A (ja) | 1993-09-22 | 1993-09-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23683093A JPH0794737A (ja) | 1993-09-22 | 1993-09-22 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794737A true JPH0794737A (ja) | 1995-04-07 |
Family
ID=17006417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23683093A Withdrawn JPH0794737A (ja) | 1993-09-22 | 1993-09-22 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794737A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119691A (ja) * | 2009-10-30 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 電界効果型トランジスタ |
| US9105609B2 (en) | 2009-10-30 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Oxide-based semiconductor non-linear element having gate electrode electrically connected to source or drain electrode |
| JP2016111344A (ja) * | 2014-12-03 | 2016-06-20 | 鴻海精密工業股▲ふん▼有限公司 | 垂直型薄膜トランジスタ及びその製造方法 |
-
1993
- 1993-09-22 JP JP23683093A patent/JPH0794737A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119691A (ja) * | 2009-10-30 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 電界効果型トランジスタ |
| JP2015092590A (ja) * | 2009-10-30 | 2015-05-14 | 株式会社半導体エネルギー研究所 | トランジスタ |
| US9105609B2 (en) | 2009-10-30 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Oxide-based semiconductor non-linear element having gate electrode electrically connected to source or drain electrode |
| US9112041B2 (en) | 2009-10-30 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Transistor having an oxide semiconductor film |
| JP2016111344A (ja) * | 2014-12-03 | 2016-06-20 | 鴻海精密工業股▲ふん▼有限公司 | 垂直型薄膜トランジスタ及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5899710A (en) | Method for forming field effect transistor having multiple gate electrodes surrounding the channel region | |
| US20020113236A1 (en) | Thin film transistor and fabrication method thereof | |
| US5539243A (en) | Semiconductor device having spaces and having reduced parasitic capacitance | |
| JPH0794737A (ja) | 薄膜トランジスタ | |
| JPH0964208A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US5652158A (en) | Method for making thin film transistors for a liquid crystal display | |
| JPH09186339A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH06101518B2 (ja) | 集積回路の製造方法 | |
| JPH10321866A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100288896B1 (ko) | 금속 반도체 접합 전계 효과 트랜지스터 | |
| US4449284A (en) | Method of manufacturing an integrated circuit device having vertical field effect transistors | |
| JP3424572B2 (ja) | 半導体装置 | |
| JPH10135467A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3788021B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH1032337A (ja) | 薄膜トランジスタとそれを用いた半導体集積回路および液晶表示装置ならびに薄膜トランジスタの製造方法 | |
| JPH04303826A (ja) | アクティブマトリックス基板 | |
| JPH07153944A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS61212068A (ja) | 半導体装置 | |
| JPH0265274A (ja) | 薄膜トランジスタ | |
| JP2522832Y2 (ja) | 薄膜トランジスタ | |
| JPH03177073A (ja) | 薄膜トランジスタ | |
| JP3166704B2 (ja) | 単一電子素子及びその製造方法 | |
| JPS59201463A (ja) | 半導体装置 | |
| JPH0677479A (ja) | 半導体装置およびその製造方法 | |
| JPH0750786B2 (ja) | 薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |