JPH0793976A - スタティック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＳＲＡＭに関し、セルレシオを小
さくしても、低い動作電圧の下で安定した動作を確保で
きるようにし、ひいては低消費電力化及び高集積化を共
に実現することを目的とする。 【構成】 ワード線ＷＬとｎＭＯＳトランジスタ１７の
ゲートとの間にキャパシタ１９を接続し、ワード線ＷＬ
とｎＭＯＳトランジスタ１８のゲートとの間にキャパシ
タ２０を接続し、ｎＭＯＳトランジスタ１７のゲートと
ノード２３との間に抵抗２１を接続し、ｎＭＯＳトラン
ジスタ１８のゲートとノード２４との間に抵抗２２を接
続してメモリセルを構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、フリップフロップを基本素子としてメモリセ
ルが構成されるスタティック・ランダム・アクセス・メ
モリ（以下、ＳＲＡＭと称する）に関する。近年、ＳＲ
ＡＭにおいては、メモリセルとして、いわゆる高抵抗負
荷型のメモリセルや、ＴＦＴ（薄膜トランジスタ）負荷
型のメモリセルを設けてなるものの開発が盛んに行われ
ている。このようなＳＲＡＭにおいては、他の半導体記
憶装置の場合と同様に、高集積化を図るためにセル面積
の縮小化が要求されており、これに対応してメモリセル
を構成するＭＯＳトランジスタの微細化が図られてい
る。

【０００２】ここに、微細化されたＭＯＳトランジスタ
の信頼性を確保する必要性と、低消費電力を確保する必
要性から、低電圧で安定した動作を行うように構成され
たメモリセルが必要とされ、係るメモリセルの開発が盛
んに行われている。

【０００３】

【従来の技術】図３４には従来のスタティックＲＡＭに
設けられるメモリセルの一構成例が示される。図中、１
は高抵抗負荷型のフリップフロップ、２は高電位の電源
電圧ＶＣＣ（例えば２．５〔Ｖ〕）を供給する電源線、
３，４は駆動素子をなすｎＭＯＳトランジスタ、５，６
は負荷素子をなす高抵抗の抵抗器、ＶＳＳは低電位の電
源電圧（例えば０〔Ｖ〕）を提供する電源線、７，８は
トランスファゲートをなすｎＭＯＳトランジスタ、ＷＬ
は該トランジスタ７，８の各ゲートに接続されるワード
線、ＢＬ，ＢＬＸはデータ転送路をなす１対の相補ビッ
ト線を示す。

【０００４】図３５には読み出し時に図３４のメモリセ
ルが選択された場合の動作の様子が示され、図３６には
その場合における各部の信号波形が示される。図示の例
では、ノード９＝ＶＣＣ（“Ｈ”レベル）、ノード１０
＝ＶＳＳ（“Ｌ”レベル）とされている場合、すなわち
ｎＭＯＳトランジスタ３＝ＯＦＦ、ｎＭＯＳトランジス
タ４＝ＯＮとされている場合の動作形態が示されてい
る。

【０００５】読み出し時、このメモリセルが選択された
場合には、負荷（図示せず）を介して、ビット線ＢＬ，
ＢＬＸ＝ＶＣＣにリセットされると共に、ワード線ＷＬ
＝ＶＣＣとされ、ｎＭＯＳトランシスタ７，８＝ＯＮと
される。この場合、ビット線ＢＬＸ側からｎＭＯＳトラ
ンジスタ８，４を介してＶＳＳ電源線側に電流Ｉが流れ
るので、この電流Ｉをセンスアンプ（図示せず）で検出
することにより、データの読み出しが行われる。

【０００６】

【発明が解決しようとする課題】しかしながら、ビット
線ＢＬＸ側からｎＭＯＳトランジスタ８，４を介してＶ
ＳＳ電源線側に電流Ｉが流れる場合には、図３６に示す
ように、ノード１０の電位は、ｎＭＯＳトランジスタ８
のｇｍとｎＭＯＳトランジスタ４のｇｍとで決定される
電圧レベルまで上昇してしまう。

【０００７】この結果、ｎＭＯＳトランジスタ３が「弱
い」ＯＮ状態となり、ノード９の電位が下降し、それに
よってｎＭＯＳトランジスタ４のｇｍが小さくなり、ノ
ード１０の電位は更に上昇する。従って、ｎＭＯＳトラ
ンジスタ３は弱いＯＮ状態を強め、ノード９の電位は更
に下降し、最終的に、ノード９の電位は、ｎＭＯＳトラ
ンジスタ７のｇｍとｎＭＯＳトランジスタ３のｇｍが釣
り合う電圧レベルまで下降することになる。

【０００８】この場合、ノード９の電位の下降の割合及
びノード１０の電位の上昇の割合が共に大きいと、この
メモリセルの記憶データが反転してしまい、安定した動
作を確保することができなくなる。このような問題点
は、動作電圧、すなわち電源電圧ＶＣＣを例えば前述し
たように２．５〔Ｖ〕と低くすると、より一層顕著とな
る。そこで、電源電圧ＶＣＣを高くすれば、記憶データ
の反転という事態を避け、安定した読み出し動作を確保
することが可能となるが、このようにすると、低消費電
力化を図ることができなくなる。

【０００９】これに対処するためには、駆動素子をなす
ｎＭＯＳトランジスタ３，４の駆動能力の、トランスフ
ァゲートをなすｎＭＯＳトランジスタ７，８の駆動能力
に対する比、つまり、セルレシオを大きくして、低い動
作電圧の下でも安定した動作を確保することが考えられ
る。確かに、セルレシオを大きくすると、例えばノード
９＝ＶＣＣとされている場合、ノード１０の電位の上昇
を小さく抑えることができるので、ノード９の電位の下
降も小さく抑えることができる。また、逆に、ノード１
０＝ＶＣＣとされている場合には、ノード９の電位の上
昇を小さく抑えることができるので、ノード１０の電位
の下降も小さく抑えることができる。

【００１０】このため、従来のＳＲＡＭにおいては、セ
ルレシオを例えば５以上とすることにより、安定した読
み出し動作を確保するようにしていた。しかしこの場合
には、駆動素子をなすｎＭＯＳトランジスタ３，４のサ
イズを大きくする必要がある。そのため、個々のメモリ
セルの面積が相対的に増大し、ひいては高集積化を図る
ことができないといった問題点があった。

【００１１】このように従来のＳＲＡＭにおいては、低
い動作電圧の下における安定した動作の確保（低消費電
力化）とセルレシオの縮小（高集積化）を共に実現する
ことができなかった。本発明は、かかる従来技術におけ
る課題に鑑み創作されたもので、セルレシオを小さくし
ても、低い動作電圧の下で安定した動作を確保できるよ
うにし、ひいては低消費電力化及び高集積化を共に実現
することができるスタティックＲＡＭを提供することを
目的とする。

【００１２】

【課題を解決するための手段】図１は本発明の第１の形
態に係るＳＲＡＭの原理構成（メモリセルの構成）を示
す。同図に示すように、この形態に係るＳＲＡＭは、フ
リップフロップを基本素子として構成されるメモリセル
を具備しており、該メモリセルは、高電位の電源電圧Ｖ
ＣＣを供給する第１の電源線１２にそれぞれの一端が接
続された第１及び第２の負荷素子１５，１６と、ドレイ
ンが前記第１の負荷素子の他端に接続され、ソースが低
電位の電源電圧ＶＳＳを供給する第２の電源線に接続さ
れ、ゲートが前記第２の負荷素子の他端に接続された第
１のトランジスタ１３と、ドレインが前記第２の負荷素
子の他端に接続され、ソースが前記第２の電源線に接続
され、ゲートが前記第１の負荷素子の他端に接続された
第２のトランジスタ１４と、ドレインが１対の相補ビッ
ト線のうち第１のビット線ＢＬに接続され、ソースが前
記第１の負荷素子の他端に接続された第３のトランジス
タ１７と、ドレインが前記１対の相補ビット線のうち第
２のビット線ＢＬＸに接続され、ソースが前記第２の負
荷素子の他端に接続された第４のトランジスタ１８と、
一端がワード線ＷＬに接続され、他端が前記第３のトラ
ンジスタのゲートに接続された第１のキャパシタ１９
と、一端が前記ワード線に接続され、他端が前記第４の
トランジスタのゲートに接続された第２のキャパシタ２
０と、一端が前記第３のトランジスタのゲートに接続さ
れ、他端が前記第１の負荷素子の他端に接続された第１
の抵抗手段（抵抗器）２１と、一端が前記第４のトラン
ジスタのゲートに接続され、他端が前記第２の負荷素子
の他端に接続された第２の抵抗手段（抵抗器）２２と、
を備えている。

【００１３】また、図３は本発明の第２の形態に係るＳ
ＲＡＭの原理構成（メモリセルの構成）を示す。この形
態におけるメモリセルの特徴は、一方のビット線ＢＬと
トランスファゲート用のｎＭＯＳトランジスタ１７のゲ
ートとの間にキャパシタ２７を接続したこと、及び、他
方のビット線ＢＬＸとトランスファゲート用のｎＭＯＳ
トランジスタ１８のゲートとの間にキャパシタ２８を接
続したことである。他の構成については、図１に示す第
１の形態におけるメモリセルと同じである。

【００１４】

【作用】

＜本発明の第１の形態……図２参照＞図２は図１に示す
メモリセルが読み出し時に選択された場合の動作の様子
を示している。図示の例では、ノード２３＝ＶＣＣ
（“Ｈ”レベル）、ノード２４＝ＶＳＳ（“Ｌ”レベ
ル）とされている場合、すなわちトランジスタ１３＝Ｏ
ＦＦ、トランジスタ１４＝ＯＮとされている場合の動作
形態が示されている。

【００１５】読み出し時、このメモリセルが選択された
場合には、ビット線ＢＬ，ＢＬＸ＝ＶＣＣにリセットさ
れると共に、ワード線ＷＬの電位は、ＶＳＳからＶＣＣ
に上げられる。なお、ノード２５は抵抗器２１を介して
ノード２３に接続され、ノード２６は抵抗器２２を介し
てノード２４に接続されているので、ワード線ＷＬの電
位がＶＳＳとされている場合には、ノード２５＝ＶＣ
Ｃ、ノード２６＝ＶＳＳとされている。

【００１６】この状態からワード線ＷＬ＝ＶＣＣとされ
ると、キャパシタ１９，２０のカップリング作用によ
り、ノード２５の電位はＶＣＣ＋αに、ノード２６の電
位はＶＳＳ＋αにそれぞれ上昇し、トランジスタ１７は
強いＯＮ状態、トランジスタ１８は弱いＯＮ状態とされ
る。この結果、ビット線ＢＬＸ側からｎＭＯＳトランジ
スタ１８，１４を介してＶＳＳ電源線側に電流Ｉが流れ
るので、この電流Ｉを検出することにより、データの読
み出しを行うことができる。また、ビット線ＢＬＸ側か
らｎＭＯＳトランジスタ１８，１４を介してＶＳＳ電源
線側に電流Ｉが流れると、ノード２４の電位は、トラン
ジスタ１８のｇｍとトランジスタ１４のｇｍとで決定さ
れる電圧レベルまで上昇する。

【００１７】この場合、ノード２６の電位はＶＳＳ＋α
までしか上昇しないので、トランジスタ１８のｇｍは、
通常の場合（つまり、従来のようにキャパシタ２０が設
けられていない場合）よりも小さくなり、ノード２４の
電位の上昇は、従来の場合よりも小さくなる。このよう
に、ノード２４の電位の上昇は小さいが、このノード２
４の電位の上昇に応じてトランジスタ１３が弱いＯＮ状
態となるため、ノード２３の電位は下降しようとする。

【００１８】しかし、ノード２５＝ＶＣＣ＋αで、トラ
ンジスタ１７は強いＯＮ状態とされているので、ノード
２３にはビット線ＢＬから十分な電荷が供給され、ノー
ド２３の電位が下降するのを防ぐことができる。このよ
うに、図１に示す形態のメモリセルにおいては、ノード
２３＝ＶＣＣとされている場合、ノード２４の電位の上
昇を小さく抑えると共に、ノード２３の電位の下降を抑
制することができる。また、逆に、ノード２４＝ＶＣＣ
とされている場合には、ノード２３の電位の上昇を小さ
く抑えると共に、ノード２４の電位の下降を抑制するこ
とができる。

【００１９】従って、セルレシオ、すなわち（駆動素子
をなすｎＭＯＳトランジスタ１３，１４の駆動能力）／
（トランスファゲートをなすｎＭＯＳトランジスタ１
７，１８の駆動能力）の値を小さくしても、記憶データ
の反転が生じることはないので、低い動作電圧の下で
も、安定した動作を確保することができる。つまり、低
消費電力化と高集積化を共に実現することが可能とな
る。

【００２０】＜本発明の第２の形態……図３参照＞この
形態に係るＳＲＡＭは、第１の形態（図１参照）に係る
ＳＲＡＭを改良したものであり、メモリセルの読み出し
動作については、図１に示すメモリセルと同様である。
図１に示すメモリセルでは、書き込み時に非選択とされ
た場合において、ノード２３＝ＶＣＣ、ノード２４＝Ｖ
ＳＳとされている場合、ビット線ＢＬ，ＢＬＸを共用す
る他の選択されたメモリセルの関係により、ビット線Ｂ
Ｌ＝ＶＳＳ、ビット線ＢＬＸ＝ＶＣＣとされた時に、ｎ
ＭＯＳトランジスタ１７＝ＯＮとなることによりノード
２３＝ＶＳＳとなり、記憶データが破壊されてしまう可
能性がある。

【００２１】このため、図１に示すメモリセルおいて
は、書き込み時に非選択とされた場合には、ワード線Ｗ
ＬをＶＳＳのレベルから負の電圧レベルにし、ノード２
３＝ＶＣＣ、ノード２４＝ＶＳＳとされている場合にお
いて、ビット線ＢＬ＝ＶＳＳ、ビット線ＢＬＸ＝ＶＣＣ
とされた場合でも、ｎＭＯＳトランジスタ１７をＯＦＦ
状態に維持しておく必要がある。

【００２２】これに対し図３に示すメモリセルでは、書
き込み時に非選択とされた場合においても、ワード線Ｗ
Ｌ＝ＶＳＳを維持すれば足りるようにしている。すなわ
ち、ノード２３＝ＶＣＣ、ノード２４＝ＶＳＳとされて
いる場合において、ビット線ＢＬ，ＢＬＸを共用する他
の選択されたメモリセルの関係により、ビット線ＢＬの
レベルがＶＣＣからＶＳＳに下降され、ビット線ＢＬＸ
のレベルがＶＣＣに維持された場合、キャパシタ２７の
カップリング作用により、ノード２５の電位はＶＣＣ−
αとなり、ｎＭＯＳトランジスタ１７は弱いＯＮ状態と
なる。

【００２３】この結果、ノード２５＝ＶＳＳとなり、記
憶データの破壊が生じてしまうが、ビット線ＢＬのレベ
ルがＶＣＣに復帰する際に、同様にキャパシタ２７のカ
ップリング作用により、ノード２５＝ＶＣＣとされるの
で、それに応じてノード２３の電位もＶＣＣに復帰し、
記憶データの修復が行われる。従って、図３に示す形態
によれば、書き込み時にメモリセルが非選択とされた場
合、ワード線ＷＬの電位をＶＳＳに維持するだけでよい
ので、図１に示すメモリセルが必要とするような負電圧
発生手段を必要としないという利点がある。

【００２４】なお、本発明の他の構成上の特徴及び作用
の詳細については、添付図面を参照しつつ以下に記述さ
れる実施例を用いて説明する。

【００２５】

【実施例】以下、本発明の好適な実施例について図４〜
図３３を参照しながら詳細に説明する。図４は以下に記
述する本発明の第１実施例及び第２実施例に適用される
スタティックＲＡＭの全体構成を示す。

【００２６】図中、２００はフリップフロップを基本素
子として構成されたスタティック型メモリセルが複数の
ワード線ＷＬｉ及び複数の相補ビット線対ＢＬｊ，ＢＬ
Ｘｊの交差部に配列されて成るメモリセルアレイ（後述
の図３３参照）、２０１は外部から供給されるアドレス
信号のうちロウアドレス信号ＡＤＲのバッファリングを
行うロウアドレスバッファ、２０２は上記アドレス信号
のうちコラムアドレス信号ＡＤＣのバッファリングを行
うコラムアドレスバッファ、２０３は外部から供給され
るアクティブ・ローのチップ選択信号ＣＳＸのバッファ
リングを行うチップ選択（ＣＳ）バッファ、２０４は同
じく外部から供給されるアクティブ・ローのライトイネ
ーブル信号（書き込み制御信号）ＷＥＸのバッファリン
グを行うライトイネーブル（ＷＥ）バッファ、２０５は
同じく外部から供給されるアクティブ・ローの出力イネ
ーブル信号ＯＥＸのバッファリングを行う出力イネーブ
ル（ＯＥ）バッファ、２０６はアドレスバッファ２０
１，２０２を通して入力されるアドレス信号の論理レベ
ル変化を検出するアドレス遷移検出（ＡＴＤ）回路、２
０７は各制御バッファ２０３〜２０５の出力及びＡＴＤ
回路２０６のアドレス遷移検出出力に応答してデータの
書き込み及び読み出しを制御するための書き込み／読み
出し（Ｗ／Ｒ）制御回路を示す。

【００２７】また、２０８はロウアドレス信号ＡＤＲに
基づいて複数のワード線ＷＬｉのいずれかを選択すると
共に、該選択したワード線の電圧レベルを、ＡＴＤ回路
２０６のアドレス遷移検出出力及びＷ／Ｒ制御回路２０
７の制御出力に応答して制御するワード線駆動回路（後
述の図３３参照）、２０９はコラムアドレス信号ＡＤＣ
に基づいて複数のコラムのうちいずれかを選択するコラ
ムデコーダ、２１０は選択されたコラムを対応する相補
ビット線ＢＬｊ，ＢＬＸｊに接続するためのコラムセレ
クタ及び入出力（Ｉ／Ｏ）ゲート、２１１は外部から供
給される入力データ（書き込みデータ）Ｄ_INのバッファ
リングを行うデータ入力バッファ、２１２は書き込みデ
ータＤ_INを増幅してコラムセレクタ及びＩ／Ｏゲート２
１０に出力するライトアンプ（Ｗ／Ａ）回路、２１３は
コラムセレクタ及びＩ／Ｏゲート２１０を通して読み出
されたデータをセンスし増幅するセンスアンプ（Ｓ／
Ａ）回路、２１４は増幅された読み出しデータのバッフ
ァリングを行い、出力データＤ_OUT として出力するデー
タ出力バッファ、２１５は各制御バッファ２０３〜２０
５の出力に応答してデータ出力バッファ２１４を制御す
るための出力制御回路を示す。

【００２８】＜第１実施例………図５〜図２２参照＞ 構成……図５〜図９参照 図５は本実施例のＳＲＡＭに設けられるメモリセルの構
成を示す。同図において、２９は高抵抗負荷型のフリッ
プフロップ、３０は高電位の電源電圧ＶＣＣ（例えば
２．５〔Ｖ〕）を供給する電源線、３１，３２は駆動素
子をなすｎＭＯＳトランジスタ、３３，３４は負荷素子
をなす高抵抗の抵抗器、３５，３６はトランスファゲー
トをなすｎＭＯＳトランジスタ、３７，３８は例えば１
〔ｆＦ〕の容量を有するキャパシタ、３９，４０は例え
ば１０〔ＭΩ〕の抵抗を有する抵抗器を示す。

【００２９】つまり本実施例では、キャパシタ３７と抵
抗器３９からなる時定数回路、及びキャパシタ３８と抵
抗器４０からなる時定数回路は共に、例えば１０〔ｎ
ｓ〕の時定数を有するように接続構成されている。図６
は図５のメモリセルのレイアウトを概略的に示した平面
図である。図中、４１，４２はポリシリコン層、４３〜
４９はＮ型拡散層を示す。ポリシリコン層４２の一部分
５０、ポリシリコン層４１の一部分５１、ポリシリコン
層４１の一部分５２、及びポリシリコン層４２の一部分
５３は、それぞれｎＭＯＳトランジスタ３１、３２、３
５、及び３６のゲートを構成している。

【００３０】つまり本実施例では、ポリシリコン層４２
の一部分５０とＮ型拡散層４３，４４とでｎＭＯＳトラ
ンジスタ３１が構成され、ポリシリコン層４１の一部分
５１とＮ型拡散層４４，４５とでｎＭＯＳトランジスタ
３２が構成されている。同様に、ポリシリコン層４１の
一部分５２とＮ型拡散層４６，４７とでｎＭＯＳトラン
ジスタ３５が構成され、ポリシリコン層４２の一部分５
３とＮ型拡散層４８，４９とでｎＭＯＳトランジスタ３
６が構成されている。

【００３１】また、５４はＮ型拡散層４４（ｎＭＯＳト
ランジスタ３１，３２のソース）とＶＳＳ電源線（図示
せず）とを接続するコンタクトホール、５５はＮ型拡散
層４６（ｎＭＯＳトランジスタ３５のドレイン）とビッ
ト線ＢＬとを接続するコンタクトホール、５６はＮ型拡
散層４８（ｎＭＯＳトランジスタ３６のドレイン）とビ
ット線ＢＬＸとを接続するコンタクトホール、５７はポ
リシリコン層４１の一部分５１（ｎＭＯＳトランジスタ
３２のゲート）とＮ型拡散層４７（ｎＭＯＳトランジス
タ３５のソース）とを接続するコンタクトホール、５８
はポリシリコン層４２の一部分５０（ｎＭＯＳトランジ
スタ３１のゲート）とＮ型拡散層４９（ｎＭＯＳトラン
ジスタ３６のソース）とを接続するコンタクトホールを
示す。

【００３２】なお、ＶＣＣ電源線３０の分岐部分５９，
６０は、それぞれ抵抗器３３，３４を構成しているが、
ＶＣＣ電源線３０の分岐部分５９（抵抗器３３）とポリ
シリコン層４２の一部分５０（ｎＭＯＳトランジスタ３
１のゲート）とを接続するコンタクトホールについて
は、その図示を省略している。同様に、ＶＣＣ電源線３
０の分岐部分６０（抵抗器３４）とポリシリコン層４１
の一部分５１（ｎＭＯＳトランジスタ３２のゲート）と
を接続するコンタクトホールについても、その図示を省
略している。また、ポリシリコン層４１，４２の一部分
６１，６２は、それぞれ抵抗器３９，４０を構成してい
る。

【００３３】また、キャパシタ３７は、図７にその断面
的な構成を概略的に示すように、ワード線ＷＬを一方の
電極、ポリシリコン層４１の一部分５２を他方の電極、
ワード線ＷＬとポリシリコン層４１の一部分５２との間
の絶縁層６３を誘電体層として構成されている。同様
に、キャパシタ３８は、図８にその断面的な構成を概略
的に示すように、ワード線ＷＬを一方の電極、ポリシリ
コン層４２の一部分５３を他方の電極、ワード線ＷＬと
ポリシリコン層４２の一部分５３との間の絶縁層６４を
誘電体層として構成されている。なお、図示はしていな
いが、拡散層４５及び４９、又は４７及び４３は、通常
の配線手法を用いて接続され、フリップフロップのセル
を構成する。

【００３４】図９は本実施例に設けられるワードデコー
ダ及び書き込み制御回路の構成を示す。図中、６５はワ
ードデコーダ、６６は書き込み制御回路を示し、これら
の回路は図４に示すワード線駆動回路２０８に対応して
いる。ワードデコーダ６５において、６７は内部ロウア
ドレス信号をデコードするＡＮＤ回路、６８は高電圧Ｖ
ＨＨ（例えば５〔Ｖ〕）を供給するＶＨＨ電圧線、６９
は電源電圧ＶＣＣ（例えば２．５〔Ｖ〕）を供給するＶ
ＣＣ電源線、ＶＢＢは負電圧（例えば、−２．５
〔Ｖ〕）を供給する電圧線を示す。また、７０，７１は
抵抗器、７２，７３はキャパシタ、７４はインバータ、
７５〜７７はｐＭＯＳトランジスタ、７８〜８０はｎＭ
ＯＳトランジスタを示し、キャパシタ７３と抵抗器７１
とｐＭＯＳトランジスタ７７とｎＭＯＳトランジスタ８
０とによりレベル変換回路が構成される。

【００３５】一方、書き込み制御回路６６において、８
１〜８３はＶＣＣ電源線、８４〜８６はＶＳＳ電源線、
８７はＶＨＨ電圧線、８８は書き込み制御信号ＷＥが入
力される書き込み制御信号入力端子を示す。また、８９
〜９４はｐＭＯＳトランジスタ、９５〜１００はｎＭＯ
Ｓトランジスタ、１０１，１０２はキャパシタ、１０
３，１０４は抵抗器を示す。

【００３６】なお、キャパシタ１０１と抵抗器１０３と
ｐＭＯＳトランジスタ９１，９２とｎＭＯＳトランジス
タ９７，９８とによりレベル変換回路が構成され、同様
に、キャパシタ１０２と抵抗器１０４とｐＭＯＳトラン
ジスタ９３，９４とｎＭＯＳトランジスタ９９，１００
とによりレベル変換回路が構成される。 ワードデコーダ６５及び書き込み制御回路６６の読
み出し時の動作……図１０〜図１２参照 図１０は図５のメモリセルが読み出し時に非選択とされ
た場合のワードデコーダ６５及び書き込み制御回路６６
の動作の様子を示し、同様に、図１１は図５のメモリセ
ルが読み出し時に選択された場合の各回路６５，６６の
動作の様子を示し、また、図１２は読み出し時における
各回路６５，６６の動作信号波形を示している。

【００３７】先ず、読み出し時にワード線ＷＬ＝非選択
（図５に示すメモリセル＝非選択）とされる場合には、
図１０及び図１２に示すように、ノード１０５＝ＶＳＳ
（図１２（Ａ））、書き込み制御信号ＷＥ＝ＶＳＳ（図
１２（Ｅ））とされる。この場合、ワードデコーダ６５
においては、ノード１０６＝ＶＣＣ（図１２（Ｂ））、
ｐＭＯＳトランジスタ７６＝ＯＦＦ、ｎＭＯＳトランジ
スタ７８＝ＯＮとされると共に、ノード１０７＝ＶＨＨ
（図１２（Ｃ））で、ｐＭＯＳトランジスタ７５＝ＯＦ
Ｆとされる。また、この場合、ノード１０８＝ＶＢＢ
で、ｐＭＯＳトランジスタ７７＝ＯＮ、ｎＭＯＳトラン
ジスタ８０＝ＯＦＦ、ノード１０９＝ＶＣＣ（図１２
（Ｄ））、ｎＭＯＳトランジスタ７９＝ＯＮとされる。

【００３８】一方、書き込み制御回路６６においては、
ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジス
タ９５＝ＯＦＦで、ノード１１０＝ＶＣＣ（図１２
（Ｆ））、ｐＭＯＳトランジスタ９０＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ９６＝ＯＮ、ノード１１１＝ＶＳＳとさ
れる。この結果、ノード１１２＝ＶＣＣで、ｐＭＯＳト
ランジス９１＝ＯＮ、ｎＭＯＳトランジスタ９７＝ＯＦ
Ｆ、ノード１１３＝ＶＨＨ、ｐＭＯＳトランジスタ９２
＝ＯＦＦ、、ｎＭＯＳトランジスタ９８＝ＯＮ、ノード
１１４＝ＶＣＣ（図１２（Ｇ））とされる。また、この
場合、ノード１１５＝ＶＳＳ（図１２（Ｈ））で、ｐＭ
ＯＳトランジスタ９３＝ＯＦＦ、ｎＭＯＳトランジスタ
９９＝ＯＮ、ノード１１６＝ＶＢＢ（図１２（Ｉ））、
ｐＭＯＳトランジス９４＝ＯＮ、ｎＭＯＳトランジスタ
１００＝ＯＦＦ、ノード１１７＝ＶＳＳ（図１２
（Ｊ））とされる。

【００３９】従って、読み出し時にワード線ＷＬ＝非選
択（図５に示すメモリセル＝非選択）とされた場合に
は、ワード線ＷＬ＝ＶＳＳ（図１２（Ｋ））とされる。
次に、読み出し時にワード線ＷＬ＝選択（図５に示すメ
モリセル＝選択）とされる場合には、図１１及び図１２
に示すように、ノード１０５＝ＶＣＣ（図１２
（Ａ））、書き込み制御信号ＷＥ＝ＶＳＳ（図１２
（Ｅ））とされる。

【００４０】この場合、ワードデコーダ６５において、
ノード１０６＝ＶＳＳ（図１２（Ｂ））、ｐＭＯＳトラ
ンジスタ７６＝ＯＮ、ｎＭＯＳトランジスタ７８＝ＯＦ
Ｆとされると共に、キャパシタ７２のカップリング作用
により、ノード１０７＝ＶＣＣ（図１２（Ｃ））とさ
れ、ｐＭＯＳトランジスタ７５＝ＯＮとされる。また、
この場合、キャパシタ７３のカップリング作用により、
ノード１０８＝ＶＳＳとされ、ｐＭＯＳトランジスタ７
７＝ＯＦＦ、ｎＭＯＳトランジスタ８０＝ＯＮ、ノード
１０９＝ＶＢＢ（図１２（Ｄ））、ｎＭＯＳトランジス
タ７９＝ＯＦＦとされる。

【００４１】一方、書き込み制御回路６６においては、
ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジス
タ９５＝ＯＦＦで、ノード１１０＝ＶＣＣ（図１２
（Ｆ））、ｐＭＯＳトランジスタ９０＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ９６＝ＯＮ、ノード１１１＝ＶＳＳとさ
れる。この結果、ノード１１２＝ＶＣＣで、ｐＭＯＳト
ランジスタ９１＝ＯＮ、ｎＭＯＳトランジスタ９７＝Ｏ
ＦＦで、ノード１１３＝ＶＨＨ、ｐＭＯＳトランジスタ
９２＝ＯＦＦ、ｎＭＯＳトランジスタ９８＝ＯＮ、ノー
ド１１４＝ＶＣＣ（図１２（Ｇ））とされる。また、こ
の場合、ノード１１５＝ＶＳＳ（図１２（Ｈ））で、ｐ
ＭＯＳトランジスタ９３＝ＯＦＦ、ｎＭＯＳトランジス
タ９９＝ＯＮ、ノード１１６＝ＶＢＢ（図１２
（Ｉ））、ｐＭＯＳトランジスタ９４＝ＯＮ、ｎＭＯＳ
トランジスタ１００＝ＯＦＦ、ノード１１７＝ＶＳＳ
（図１２（Ｊ））とされる。

【００４２】従って、読み出し時にワード線ＷＬ＝選択
（図５のメモリセル＝選択）とされた場合には、ワード
線ＷＬ＝ＶＣＣ（図１２（Ｋ））とされる。 ワードデコーダ６５及び書き込み制御回路６６の書
き込み時の動作……図１３〜図１５参照 図１３は図５のメモリセルが書き込み時に非選択とされ
た場合のワードデコーダ６５及び書き込み制御回路６６
の動作の様子を示し、同様に、図１４は図５のメモリセ
ルが書き込み時に選択された場合の各回路６５，６６の
動作の様子を示し、また、図１５は書き込み時における
各回路６５，６６の動作信号波形を示している。

【００４３】先ず、書き込み時にワード線ＷＬ＝非選択
（図５に示すメモリセル＝非選択）とされる場合には、
図１３及び図１５に示すように、ノード１０５＝ＶＳＳ
（図１５（Ａ））の状態で、書き込み制御信号ＷＥは、
ＶＳＳからＶＣＣに立ち上げられる（図１５（Ｅ））。
この場合、ワードデコーダ６５においては、ノード１０
６＝ＶＣＣ（図１５（Ｂ））、ｐＭＯＳトランジスタ７
６＝ＯＦＦ、ｎＭＯＳトランジスタ７８＝ＯＮとされる
と共に、ノード１０７＝ＶＨＨ（図１５（Ｃ））、ｐＭ
ＯＳトランジスタ７５＝ＯＦＦとされる。また、この場
合、ノード１０８＝ＶＢＢ、ｐＭＯＳトランジスタ７７
＝ＯＮ、ｎＭＯＳトランジスタ８０＝ＯＦＦ、ノード１
０９＝ＶＣＣ（図１５（Ｄ））、ｎＭＯＳトランジスタ
７９＝ＯＮとされる。

【００４４】一方、書き込み制御回路６６においては、
書き込み制御信号ＷＥ＝ＶＳＳの場合、図１０に示すよ
うに、ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトラ
ンジスタ９５＝ＯＦＦで、ノード１１０＝ＶＣＣ（図１
５（Ｆ））、ｐＭＯＳトランジスタ９０＝ＯＦＦ、ｎＭ
ＯＳトランジスタ９６＝ＯＮ、ノード１１１＝ＶＳＳと
される。この結果、ノード１１２＝ＶＣＣで、ｐＭＯＳ
トランジスタ９１＝ＯＮ、ｎＭＯＳトランジスタ９７＝
ＯＦＦ、ノード１１３＝ＶＨＨ、ｐＭＯＳトランジスタ
９２＝ＯＦＦ、ｎＭＯＳトランジスタ９８＝ＯＮ、ノー
ド１１４＝ＶＣＣ（図１５（Ｇ））とされる。また、こ
の場合、ノード１１５＝ＶＳＳ（図１５（Ｈ））、ｐＭ
ＯＳトランジスタ９３＝ＯＦＦ、ｎＭＯＳトランジスタ
９９＝ＯＮ、ノード１１６＝ＶＢＢ（図１５（Ｉ））、
ｐＭＯＳトランジスタ９４＝ＯＮ、ｎＭＯＳトランジス
タ１００＝ＯＦＦ、ノード１１７＝ＶＳＳ（図１５
（Ｊ））とされる。この結果、ワード線ＷＬ＝ＶＳＳと
される。

【００４５】この状態から、図１３に示すように、書き
込み制御信号ＷＥ＝ＶＣＣに変化すると（図１５
（Ｅ））、ｐＭＯＳトランジスタ８９＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ９５＝ＯＮで、ノード１１０＝ＶＳＳ
（図１５（Ｆ））、ｐＭＯＳトランジスタ９０＝ＯＮ、
ｎＭＯＳトランジスタ９６＝ＯＦＦ、ノード１１１＝Ｖ
ＣＣとされる。この結果、キャパシタ１０１のカップリ
ング作用により、ノード１１２＝ＶＨＨとなり、ｐＭＯ
Ｓトランジスタ９１＝ＯＦＦ、ｎＭＯＳトランジスタ９
７＝ＯＮ、ノード１１３＝ＶＣＣ、ｐＭＯＳトランジス
タ９２＝ＯＮ、ｎＭＯＳトランジスタ９８＝ＯＦＦ、ノ
ード１１４＝ＶＨＨ（図１５（Ｇ））となる。また、こ
の場合、キャパシタ１０２のカップリング効果により、
ノード１１５＝ＶＢＢとなり、ｐＭＯＳトランジタ９３
＝ＯＮ、ｎＭＯＳトランジスタ９９＝ＯＦＦ、ノード１
１６＝ＶＳＳ、ｐＭＯＳトランジスタ９４＝ＯＦＦ、ｎ
ＭＯＳトランジスタ１００＝ＯＮ、ノード１１７＝ＶＢ
Ｂとされる。

【００４６】従って、書き込み時にワード線ＷＬ＝非選
択（図５に示すメモリセル＝非選択）とされた場合に
は、ワード線ＷＬ＝ＶＢＢ（図１５（Ｋ））とされる。
次に、書き込み時にワード線ＷＬ＝選択（図５に示すメ
モリセル＝選択）とされる場合には、図１４及び図１５
に示すように、ノード１０５＝ＶＣＣとされた後（図１
５（Ａ））、書き込み制御信号ＷＥはＶＳＳからＶＣＣ
に立ち上げられる（図１５（Ｅ））。

【００４７】この場合、ワードデコーダ６５において、
ノード１０６＝ＶＳＳ（図１５（Ｂ））、ｐＭＯＳトラ
ンジスタ７６＝ＯＮ、ｎＭＯＳトランジスタ７８＝ＯＦ
Ｆとされると共に、キャパシタ７２のカップリング作用
により、ノード１０７＝ＶＣＣ（図１５（Ｃ））とさ
れ、ｐＭＯＳトランジスタ７５＝ＯＮとされる。また、
この場合、キャパシタ７３のカップリング作用により、
ノード１０８＝ＶＳＳとされ、ｐＭＯＳトランジスタ７
７＝ＯＦＦ、ｎＭＯＳトランジスタ８０＝ＯＮ、ノード
１０９＝ＶＢＢ（図１５（Ｄ））、ｎＭＯＳトランジス
タ７９＝ＯＦＦとされる。

【００４８】一方、書き込み制御回路６６においては、
書き込み制御信号ＷＥ＝ＶＳＳの場合、図１１に示すよ
うに、ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトラ
ンジスタ９５＝ＯＦＦで、ノード１１０＝ＶＣＣ（図１
５（Ｆ））、ｐＭＯＳトランジスタ９０＝ＯＦＦ、ｎＭ
ＯＳトランジスタ９６＝ＯＮ、ノード１１１＝ＶＳＳと
される。この結果、ノード１１２＝ＶＣＣで、ｐＭＯＳ
トランジスタ９１＝ＯＮ、ｎＭＯＳトランジスタ９７＝
ＯＦＦで、ノード１１３＝ＶＨＨ、ｐＭＯＳトランジス
タ９２＝ＯＦＦ、ｎＭＯＳトランジスタ９８＝ＯＮ、ノ
ード１１４＝ＶＣＣ（図１５（Ｇ））とされる。また、
この場合、ノード１１５＝ＶＳＳ（図１５（Ｈ））で、
ｐＭＯＳトランジスタ９３＝ＯＦＦ、ｎＭＯＳトランジ
スタ９９＝ＯＮ、ノード１１６＝ＶＢＢ（図１５
（Ｉ））、ｐＭＯＳトランジスタ９４＝ＯＮ、ｎＭＯＳ
トランジスタ１００＝ＯＦＦ、ノード１１７＝ＶＳＳ
（図１５（Ｊ））とされる。この結果、ワード線ＷＬ＝
ＶＳＳとされる。

【００４９】この状態から、図１４に示すように、書き
込み制御信号ＷＥ＝ＶＣＣに変化すると（図１５
（Ｅ））、ｐＭＯＳトランジスタ８９＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ９５＝ＯＮで、ノード１１０＝ＶＳＳ
（図１５（Ｆ））、ｐＭＯＳトランジスタ９０＝ＯＮ、
ｎＭＯＳトランジスタ９６＝ＯＦＦ、ノード１１１＝Ｖ
ＣＣとされる。この結果、キャパシタ１０１のカップリ
ング作用により、ノード１１２＝ＶＨＨとなり、ｐＭＯ
Ｓトランジスタ９１＝ＯＦＦ、ｎＭＯＳトランジスタ９
７＝ＯＮ、ノード１１３＝ＶＣＣ、ｐＭＯＳトランジス
タ９２＝ＯＮ、ｎＭＯＳトランジスタ９８＝ＯＦＦ、ノ
ード１１４＝ＶＨＨ（図１５（Ｇ））となる。また、こ
の場合、キャパシタ１０２のカップリング作用により、
ノード１１５＝ＶＢＢとなり、ｐＭＯＳトランジスタ９
３＝ＯＮ、ｎＭＯＳトランジスタ９９＝ＯＦＦ、ノード
１１６＝ＶＳＳ、ｐＭＯＳトランジスタ９４＝ＯＦＦ、
ｎＭＯＳトランジスタ１００＝ＯＮ、ノード１１７＝Ｖ
ＢＢとされる。

【００５０】従って、書き込み時にワード線ＷＬ＝選択
（図５のメモリセル＝選択）とされた場合には、ワード
線ＷＬ＝ＶＨＨ（図１５（Ｋ））とされる。 図５に示すメモリセルの読み出し時の動作………図
１６〜図１８参照 図１６は図５のメモリセルが読み出し時に非選択とされ
た場合の動作の様子を示し、同様に、図１７は図５のメ
モリセルが読み出し時に選択された場合の動作の様子を
示し、図１８は図５のメモリセルが読み出し時に選択さ
れた場合の動作信号波形を示している。ただし、図１６
〜図１８の例では、ノード１１８＝ＶＣＣ、ノード１１
９＝ＶＳＳ、すなわちｎＭＯＳトランジスタ３１＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ３２＝ＯＮとされている場合
の動作形態が示されている。

【００５１】先ず、読み出し時に図５のメモリセル＝非
選択（ワード線ＷＬ＝非選択）とされる場合には、図１
６に示されるように、ビット線ＢＬ，ＢＬＸの電位は負
荷（図示せず）を介してＶＣＣにリセットされると共
に、ワード線ＷＬ＝ＶＳＳとされる。この場合、ノード
１２０は抵抗器３９を介してノード１１８に接続されて
おり、ノード１２１は抵抗器４０を介してノード１１９
に接続されているので、ノード１１８＝ＶＣＣ、ノード
１１９＝ＶＳＳが維持され、これによってｎＭＯＳトラ
ンジスタ３５，３６はＯＦＦ状態を維持する。

【００５２】次に、読み出し時に図５に示すメモリセル
＝選択（ワード線ＷＬ＝選択）とされる場合には、図１
７及び図１８に示すように、ビット線ＢＬ，ＢＬＸの電
位は負荷（図示せず）を介してＶＣＣにリセットされる
と共に、ワード線ＷＬはＶＳＳからＶＣＣに立ち上げら
れる。この結果、キャパシタ３７，３８のカップリング
作用により、ノード１２０＝ＶＣＣ＋α、ノード１２１
＝ＶＳＳ＋αに上昇し、ｎＭＯＳトランジスタ３５は強
いＯＮ状態、ｎＭＯＳトランジスタ３６は弱いＯＮ状態
とされる。

【００５３】従って、この場合には、ビット線ＢＬＸ側
からｎＭＯＳトランジスタ３６及び３２を介してＶＳＳ
電源線側に電流Ｉが流れるので、この電流Ｉをセンスア
ンプ（図示せず）で検出することにより、データの読み
出しを行うことができる。また、この場合、ノード１１
９の電位は、ｎＭＯＳトランジスタ３６のｇｍとｎＭＯ
Ｓトランジスタ３２のｇｍとで決定される電圧レベルま
で上昇する。しかし、ノード１２１の電位は、ＶＳＳ＋
α（例えばＶＣＣ／２程度）までしか上昇しないので、
ｎＭＯＳトランジスタ３６のｇｍは、ノード１２１＝Ｖ
ＣＣとした場合（従来形）の１／２程度となり、ノード
１１９の電位の上昇は、従来の場合よりも小さくなる。

【００５４】この場合、ノード１１９の電位の上昇は小
さいが、このノード１１９の電位の上昇に応じて、ｎＭ
ＯＳトランジスタ３１が弱いＯＮ状態となり、ノード１
１８の電位が下降しようとするが、ｎＭＯＳトランジス
タ３５は強いＯＮ状態とされているので、ノード１１８
にはビット線ＢＬ側から十分な電荷が供給され、ノード
１１８の電位が下降するのを防止することができる。

【００５５】このように、図５に示すメモリセルにおい
ては、ノード１１８＝ＶＣＣ、ノード１１９＝ＶＳＳと
されている場合において、読み出し時に選択された場合
においても、ノード１１９の電位が大きく上昇すること
がなく、また、ノード１１８の電位が下降することもな
い。同様にして、ノード１１８＝ＶＳＳ、ノード１１９
＝ＶＣＣとされている場合において、読み出し時に選択
された場合においても、ノード１１８の電位が大きく上
昇することがなく、また、ノード１１９の電位が下降す
ることもない。

【００５６】 図５に示すメモリセルの書き込み時の
動作………図１９〜図２２参照 図１９は図５のメモリセルが書き込み時に選択された場
合の動作の様子を示しており、また、図２０は図５のメ
モリセルが書き込み時に選択された場合の動作信号波形
を示している。なお、図１９及び図２０の例では、ノー
ド１１８＝ＶＣＣ、ノード１１９＝ＶＳＳ、すなわちｎ
ＭＯＳトランジスタ３１＝ＯＦＦ、ｎＭＯＳトランジス
タ３２＝ＯＮとされている状態から、ノード１１８＝Ｖ
ＳＳ、ノード１１９＝ＶＣＣ、すなわちｎＭＯＳトラン
ジスタ３１＝ＯＮ、ｎＭＯＳトランジスタ３２＝ＯＦＦ
の状態に変化する場合の動作形態が示されている。

【００５７】書き込み時に図５のメモリセルが選択され
た場合には、ビット線ＢＬ，ＢＬＸ＝ＶＣＣにリセット
された後、ワード線ＷＬ＝ＶＨＨとされると共に、ビッ
ト線ＢＬ＝ＶＳＳ、ビット線ＢＬＸ＝ＶＣＣとされる。
この結果、キャパシタ３７，３８のカップリング作用に
より、ノード１２０＝ＶＣＣ＋β（β＞α）、ノード１
２１＝ＶＳＳ＋βとされ、ｎＭＯＳトランジスタ３５は
強いＯＮ状態、ｎＭＯＳトランジスタ３６は通常のＯＮ
状態に近いＯＮ状態とされる。

【００５８】従って、この場合、ノード１１８の電荷は
ビット線ＢＬ側に引き抜かれ、ノード１１８の電位はＶ
ＣＣからＶＳＳに下降し、ｎＭＯＳトランジスタ３２＝
ＯＦＦとされる。一方、ノード１１９にはビット線ＢＬ
Ｘ側から電荷が供給されると共に、ｎＭＯＳトランジス
タ３２＝ＯＦＦとされることから、ノード１１９の電位
はＶＳＳからＶＣＣに上昇し、ｎＭＯＳトランジスタ３
１＝ＯＮとされ、書き込みが完了する。

【００５９】図２１は図５のメモリセルが書き込み時に
非選択とされた場合の動作の様子を示し、また図２２は
図５のメモリセルが書き込み時に非選択とされた場合の
動作信号波形を示している。なお、図２１及び図２２の
例では、ノード１１８＝ＶＣＣ、ノード１１９＝ＶＳ
Ｓ、すなわちｎＭＯＳトランジスタ３１＝ＯＦＦ、ｎＭ
ＯＳトランジスタ３２＝ＯＮとされている場合におい
て、ビット線ＢＬ，ＢＬＸを共用する他の選択されたメ
モリセルの関係により、ビット線ＢＬ＝ＶＳＳ、ビット
線ＢＬＸ＝ＶＣＣとされる場合の動作形態が示されてい
る。

【００６０】この場合、ワード線ＷＬ＝ＶＢＢとされる
ので、ノード１２０＝ＶＣＣ−γ（例えばＶＳＳ）、ノ
ード１２１＝ＶＳＳ−γ（例えばＶＢＢ）とされ、ｎＭ
ＯＳトランジスタ３５，３６＝ＯＦＦとされる。この結
果、ノード１１８＝ＶＣＣの場合であっても、このノー
ド１１８の電荷がビット線ＢＬ側に引き抜かれることは
ないので、記憶データが破壊されることはない。

【００６１】 効果 以上説明したように、本実施例においては、図５のメモ
リセルが読み出し時に選択された場合において、ノード
１１８＝ＶＣＣ、ノード１１９＝ＶＳＳとされている場
合、ノード１１９の電位の大きな上昇を防ぐと共に、ノ
ード１１８の電位の下降を防ぐことができ、それによっ
て記憶データの破壊を防止することができる。

【００６２】また、逆に、ノード１１８＝ＶＳＳ、ノー
ド１１９＝ＶＣＣとされている場合には、ノード１１８
の電位の大きな上昇を防ぐと共に、ノード１１９の電位
の下降を防ぐことができ、同様にして記憶データの破壊
を防止することができる。従って、本実施例によれば、
セルレシオを例えば「３」程度に小さくしても、低い動
作電圧の下において安定した動作を確保することがで
き、これによって低消費電力化と高集積化を共に実現す
ることができる。

【００６３】＜第２実施例………図２３〜図３２参照＞ 構成……図２３〜図２５参照 図２３は本実施例のＳＲＡＭに設けられるメモリセルの
構成を示す。図示のメモリセルは、図５に示すメモリセ
ルの構成に加えて、ノード１２０とビット線ＢＬの間に
キャパシタ１２２を接続し、ノード１２１とビット線Ｂ
ＬＸの間にキャパシタ１２３を接続したことを特徴とし
ている。

【００６４】図２４は図２３のメモリセルのレイアウト
を概略的に示した平面図である。このメモリセルにおい
ては、図６に示すレイアウト構成との対比において、接
続用のポリシリコン層１２４及び１２５が設けられてい
る。また、ビット線ＢＬは、ポリシリコン層１２４を介
してＮ型拡散層４６に接続されており、ビット線ＢＬＸ
は、ポリシリコン層１２５を介してＮ型拡散層４８に接
続されている。また、１２６はポリシリコン層１２４と
Ｎ型拡散層４６とを接続するコンタクトホール、１２７
はポリシリコン層１２５とＮ型拡散層４８とを接続する
コンタクトホールを示す。

【００６５】図２５は図２４におけるＡ−Ａ線に沿った
概略的な断面構成を示す。図示の構成において、キャパ
シタ３７は、ワード線ＷＬを一方の電極、ポリシリコン
層４１の一部分５２を他方の電極、ワード線ＷＬとポリ
シリコン層４１の一部分５２との間の絶縁層１２８を誘
電体層として構成されている。また、キャパシタ１２２
は、ポリシリコン層１２４を一方の電極、ポリシリコン
層４１の一部分５２を他方の電極、ポリシリコン層１２
４とポリシリコン層４１の一部分５２との間の絶縁層１
２９を誘電体層として構成されている。

【００６６】また、図２５には図示しないが（前述の図
８参照）、キャパシタ３８は同様にして、ワード線ＷＬ
を一方の電極、ポリシリコン層４２の一部分５３を他方
の電極、ワード線ＷＬとポリシリコン層４２の一部分５
３との間の絶縁層６４を誘電体層として構成されてい
る。同様にして、キャパシタ１２３は、ポリシリコン層
１２５を一方の電極、ポリシリコン層４２の一部分５３
を他方の電極、ポリシリコン層１２５とポリシリコン層
４２の一部分５３との間の絶縁層を誘電体層として構成
されている。

【００６７】 図２３に示すメモリセルの読み出し時
の動作……図２６〜図２８参照 図２６は図２３のメモリセルが読み出し時に非選択とさ
れた場合の動作の様子を示し、同様に図２７は図２３の
メモリセルが読み出し時に選択された場合の動作の様子
を示し、また、図２８は図２３のメモリセルが読み出し
時に選択された場合の動作信号波形を示している。な
お、図２６〜図２８の例では、ノード１１８＝ＶＣＣ、
ノード１１９＝ＶＳＳ、すなわちｎＭＯＳトランジスタ
３１＝ＯＦＦ、ｎＭＯＳトランジスタ３２＝ＯＮとされ
ている場合の動作形態が示されている。

【００６８】先ず、読み出し時に図２３のメモリセル＝
非選択（ワード線ＷＬ＝非選択）とされる場合には、図
２６に示すように、ビット線ＢＬ，ＢＬＸの電位は負荷
（図示せず）を介してＶＣＣにリセットされると共に、
ワード線ＷＬ＝ＶＳＳとされる。この場合、ノード１２
０は抵抗器３９を介してノード１１８に接続されてお
り、ノード１２１は抵抗器４０を介してノード１１９に
接続されているので、ノード１１８＝ＶＣＣ、ノード１
１９＝ＶＳＳが維持され、これによってｎＭＯＳトラン
ジスタ３５，３６はＯＦＦ状態を維持する。

【００６９】次に、読み出し時に図２３に示すメモリセ
ル＝選択（ワード線ＷＬ＝選択）とされる場合には、図
２７及び図２８に示すように、ビット線ＢＬ，ＢＬＸの
電位は負荷（図示せず）を介してＶＣＣにリセットされ
ると共に、ワード線ＷＬはＶＳＳからＶＣＣに立ち上げ
られる。この結果、キャパシタ３７，３８のカップリン
グ作用により、ノード１２０＝ＶＣＣ＋α、ノード１２
１＝ＶＳＳ＋αに上昇し、ｎＭＯＳトランジスタ３５は
強いＯＮ状態、ｎＭＯＳトランジスタ３６は弱いＯＮ状
態とされる。

【００７０】従って、この場合には、ビット線ＢＬＸ側
からｎＭＯＳトランジスタ３６及び３２を介してＶＳＳ
電源線側に電流Ｉが流れるので、この電流Ｉをセンスア
ンプ（図示せず）で検出することにより、データの読み
出しを行うことができる。また、この場合、ノード１１
９の電位は、ｎＭＯＳトランジスタ３６のｇｍとｎＭＯ
Ｓトランジスタ３２のｇｍとで決定される電圧レベルま
で上昇する。しかし、ノード１２１の電位は、ＶＳＳ＋
α（例えばＶＣＣ／２程度）までしか上昇しないので、
ｎＭＯＳトランジスタ３６のｇｍは、ノード１２１＝Ｖ
ＣＣとした場合（従来形）の１／２程度となり、ノード
１１９の電位の上昇は、従来の場合よりも小さくなる。

【００７１】この場合、ノード１１９の電位の上昇は小
さいが、このノード１１９の電位の上昇に応じて、ｎＭ
ＯＳトランジスタ３１が弱いＯＮ状態となり、ノード１
１８の電位が下降しようとするが、ｎＭＯＳトランジス
タ３５は強いＯＮ状態とされているので、ノード１１８
にはビット線ＢＬ側から十分な電荷が供給され、ノード
１１８の電位が下降するのを防止することができる。

【００７２】このように、図２３に示すメモリセルにお
いては、ノード１１８＝ＶＣＣ、ノード１１９＝ＶＳＳ
とされている場合において、読み出し時に選択された場
合においても、ノード１１９の電位が大きく上昇するこ
とがなく、また、ノード１１８の電位が下降することも
ない。同様にして、ノード１１８＝ＶＳＳ、ノード１１
９＝ＶＣＣとされている場合において、読み出し時に選
択された場合においても、ノード１１８の電位が大きく
上昇することがなく、また、ノード１１９の電位が下降
することもない。

【００７３】 図２３に示すメモリセルの書き込み時
の動作……図２９〜図３２参照 図２９は図２３のメモリセルが書き込み時に選択された
場合の動作の様子を示し、また、図３０は図２３のメモ
リセルが書き込み時に選択された場合の動作信号波形を
示している。なお、図２９及び図３０の例では、ノード
１１８＝ＶＣＣ、ノード１１９＝ＶＳＳ、すなわちｎＭ
ＯＳトランジスタ３１＝ＯＦＦ、ｎＭＯＳトランジスタ
３２＝ＯＮとされている状態から、ノード１１８＝ＶＳ
Ｓ、ノード１１９＝ＶＣＣ、すなわちｎＭＯＳトランジ
スタ３１＝ＯＮ、ｎＭＯＳトランジスタ３２＝ＯＦＦの
状態に変化する場合の動作形態が示されている。

【００７４】書き込み時に図２３のメモリセルが選択さ
れた場合には、ビット線ＢＬ，ＢＬＸ＝ＶＣＣにリセッ
トされた後、ワード線ＷＬ＝ＶＣＣとされると共に、ビ
ット線ＢＬ＝ＶＳＳ、ビット線ＢＬＸ＝ＶＣＣとされ
る。この結果、ノード１２０の電位は、キャパシタ３７
のカップリング作用によりＶＣＣ＋αに上昇しようと
し、その一方でキャパシタ１２２のカップリング作用に
よりＶＣＣ−αに下降しようとするので、結局、ノード
１２０＝ＶＣＣを維持する。また、ノード１２１の電位
は、キャパシタ３８のカップリング作用により、ＶＳＳ
＋αとされ、ｎＭＯＳトランジスタ３５は強いＯＮ状
態、ｎＭＯＳトランジスタ３６は弱いＯＮ状態となる。

【００７５】従って、この場合、ノード１１８の電荷は
ビット線ＢＬ側に引き抜かれ、ノード１１８の電位はＶ
ＣＣからＶＳＳに下降し、ｎＭＯＳトランジスタ３２＝
ＯＦＦとされる。一方、ノード１１９にはビット線ＢＬ
Ｘ側から電荷が供給されると共に、ｎＭＯＳトランジス
タ３２＝ＯＦＦとされることから、ノード１１９の電位
はＶＳＳからＶＣＣに上昇し、ｎＭＯＳトランジスタ３
１＝ＯＮとされ、書き込みが完了する。

【００７６】図３１は図２３のメモリセルが書き込み時
に非選択とされた場合の動作の様子を示し、また、図３
２は図２３のメモリセルが書き込み時に非選択とされた
場合の動作信号波形を示している。なお、図３１及び図
３２の例では、ノード１１８＝ＶＣＣ、ノード１１９＝
ＶＳＳ、すなわちｎＭＯＳトランジスタ３１＝ＯＦＦ、
ｎＭＯＳトランジスタ３２＝ＯＮとされている場合にお
いて、ビット線ＢＬ，ＢＬＸを共用する他の選択された
メモリセルの関係により、ビット線ＢＬ＝ＶＳＳ、ビッ
ト線ＢＬＸ＝ＶＣＣとされる場合の動作形態が示されて
いる。

【００７７】この場合、ワード線ＷＬ＝ＶＳＳを維持さ
れるので、ノード１２０の電位は、ビット線ＢＬの電位
がＶＣＣからＶＳＳとされることに起因するキャパシタ
１２２のカップリング作用により、ＶＣＣ−αに下降
し、一方、ノード１２１はＶＳＳを維持する。従って、
この場合には、ｎＭＯＳトランジスタ３５は弱いＯＮ状
態、ｎＭＯＳトランジスタ３６はＯＦＦとされる。この
結果、ノード１１８＝ＶＳＳとなってしまい、記憶デー
タの破壊が一旦発生する。しかしビット線ＢＬの電位が
ＶＳＳからＶＣＣに戻る場合に、ノード１２０＝ＶＣＣ
とされるので、ノード１１８＝ＶＣＣに復帰し、記憶デ
ータの修復が行われる。

【００７８】 効果 以上説明したように、本実施例においては、図２３のメ
モリセルが読み出し時に選択された場合において、ノー
ド１１８＝ＶＣＣ、ノード１１９＝ＶＳＳとされている
場合、ノード１１９の電位の大きな上昇を防ぐと共に、
ノード１１８の電位の下降を防ぐことができ、それによ
って記憶データの破壊を防ぐことができる。

【００７９】また、逆に、ノード１１８＝ＶＳＳ、ノー
ド１１９＝ＶＣＣとされている場合には、ノード１１８
の電位の大きな上昇を防ぐと共に、ノード１１９の電位
の下降を防ぐことができ、同様にして記憶データの破壊
を防止することができる。従って、本実施例によれば、
前述した第１実施例の場合と同様に、セルレシオを例え
ば「３」程度に小さくしても、低い動作電圧の下におい
て安定した動作を確保することができ、低消費電力化と
高集積化を共に実現することができる。

【００８０】また、特に本実施例においては、書き込み
時に、選択されるメモリセルに接続されているワード線
の電位をＶＣＣ、非選択とされるメモリセルに接続され
ているワード線の電位をＶＳＳとするようにしているの
で、第１実施例に設けられているような高電圧ＶＨＨ及
び負電圧ＶＢＢをワード線に供給するための回路を必要
とせず、その分、回路構成を簡単にすることができる。

【００８１】なお、参考として、図３３には図４におけ
るメモリセルアレイ２００及びその周辺の回路構成が示
される。同図において、ＭＣijはフリップフロップを基
本素子として構成されたスタティック型メモリセル（図
５、図２３参照）を示し、該メモリセルは、図示のよう
に複数のワード線ＷＬｉと複数の相補ビット線対ＢＬ
ｊ，ＢＬＸｊの交差部に接続されている。なお、各相補
ビット線対ＢＬｊ，ＢＬＸｊの一端側において、高電位
の電源ラインＶＣＣとの間に介在されたｐＭＯＳトラン
ジスタＱＰ１及びＱＰ２は、当該ビット線の負荷として
機能する。

【００８２】また、２３０はＷ／Ｒ制御回路２０７（図
４参照）からのＷ／Ｒ制御信号に基づいてＷ／Ｒ用電圧
ＶＣＣ／ＶＨＨ及びＶＳＳ／ＶＢＢを発生するＷ／Ｒ用
電圧源、２４０はＷ／Ｒ制御回路２０７から供給される
書き込みタイミング信号ＷＴに応答して各ワード線毎に
内部ロウアドレス信号をデコードするＡＮＤゲート２４
０ｉを有するロウデコーダ、２５０ｉはＷ／Ｒ用電圧源
２３０からの電源供給を受け、ロウデコーダ２４０内の
対応するＡＮＤゲートからの出力に基づいて対応するワ
ード線ＷＬｉを駆動するワード線駆動回路（Ｗ／ＤＲ
Ｖ）を示す。Ｗ／Ｒ用電圧源２３０、ロウデコーダ２４
０、ワード線駆動回路２５０ｉ等により、図４に示すワ
ード線駆動回路２０８が構成される。

【００８３】また、２６０はコラムデコーダ２０９内の
対応するコラムのＡＮＤゲート２０９ｊの出力に応答す
るインバータ、２６１及び２６２はそれぞれＡＮＤゲー
ト２０９ｊの出力及びインバータ２６０の出力に応答す
るｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ（コ
ラムゲート）、同様に２６３及び２６４はそれぞれＡＮ
Ｄゲート２０９ｊの出力及びインバータ２６０の出力に
応答するｎＭＯＳトランジスタ及びｐＭＯＳトランジス
タ（コラムゲート）を示す。各コラムゲートが選択され
ると、対応するビット線ＢＬｊ，ＢＬＸｊは１対のデー
タ線ＤＢ，ＤＢＸに接続される。なお、インバータ２６
０及び各ＭＯＳトランジスタ２６１〜２６４により、図
４に示すコラムセレクタ＆Ｉ／Ｏゲート２１０の１コラ
ム分が構成される。

【００８４】また、Ｗ／Ａ回路２１２は、入力データＤ
_INに応答するインバータ２７１と、書き込みタイミング
信号ＷＴ及び入力データＤ_INに応答するナンド（ＮＡＮ
Ｄ）ゲート２７２と、書き込みタイミング信号ＷＴ及び
インバータ２７１の出力に応答するＮＡＮＤゲート２７
３と、Ｗ／Ｒ制御回路２０７（図４参照）から供給され
る書き込み信号Ｗに応答するインバータ２７４と、書き
込み信号Ｗ及びインバータ２７４の出力に応答してＮＡ
ＮＤゲート２７２の出力の通過又は遮断を制御するトラ
ンスミッションゲート２７５と、同様に書き込み信号Ｗ
及びインバータ２７４の出力に応答してＮＡＮＤゲート
２７３の出力の通過又は遮断を制御するトランスミッシ
ョンゲート２７６とを備えて構成されている。各トラン
スミッションゲート２７５，２７６の出力側はそれぞれ
データ線ＤＢ，ＤＢＸに接続されている。また、データ
線ＤＢ，ＤＢＸはＳ／Ａ回路２１３に接続され、該Ｓ／
Ａ回路には、書き込み信号Ｗがインバータ２８１を介し
て入力されている。

【００８５】最後に、本発明の各実施例におけるメモリ
セルに用いられる抵抗器（図５，図２３における抵抗器
３９，４０参照）の抵抗値Ｒに関して考察した結果を以
下に記す。 ＜第１実施例＞ 読み出し時………図１７参照 トランスファゲートトランジスタ３５，３６の各ゲート
容量をＣｇ、ワード線ＷＬとのカップリング容量（キャ
パシタ３７，３８の各容量）をＣｗとすると、例えば１
０〔ｎｓ〕で読み出しを行う場合、以下の式が成り立
つ。

【００８６】（Ｃｇ＋Ｃｗ）・Ｒ≧１０〔ｎｓ〕 ここで、Ｃｇ＝Ｃｗ＝０．５〔ｆＦ〕とすると、抵抗値
Ｒは以下のように与えられる。 Ｒ≧１０〔ＭΩ〕 書き込み時（選択）………図１９参照 フリップフロップ２９の容量をＣｆ、トランスファゲー
トトランジスタ３５，３６に流れる電流をそれぞれＩ₁,
Ｉ₂ 、駆動用トランジスタ３１，３２に流れる電流をそ
れぞれＩ₃,Ｉ₄ とすると、 Ｃｆ・ＶＣＣ＋∫Ｉ₁ dt−∫Ｉ₃ dt≦∫Ｉ₂ dt−∫Ｉ₄
dt、 但し、∫は時間ｔに関して０〜τまで積分することを意
味する積分記号である、となる期間τでは、ノード１２
０，１２１の電位はそれぞれキャパシタ３７，３８のカ
ップリング作用により上がっていなければならない。こ
こで、 Ｉ₁ ＝−β・ＶＣＣ｛ＶＣＣ／２＋ＶＨＨ・Ｃｗ／（Ｃ
ｇ＋Ｃｗ）−Ｖth｝ Ｉ₂ ＝−β／２｛ＶＨＨ・Ｃｗ／（Ｃｇ＋Ｃｗ）−Ｖt
h｝² Ｉ₃ ≒０、且つ、Ｉ₄ ≒０ とすると、上述の式は以下のように書き換えられる。

【００８７】Ｃｆ・ＶＣＣ−β・ＶＣＣ｛ＶＣＣ／２＋
ＶＨＨ・Ｃｗ／（Ｃｇ＋Ｃｗ）−Ｖth｝τ≦β／２×
｛ＶＨＨ・Ｃｗ／（Ｃｇ＋Ｃｗ）−Ｖth｝² τ ここで、Ｖth＝１〔Ｖ〕、ＶＣＣ＝２〔Ｖ〕、ＶＨＨ＝
４〔Ｖ〕、Ｃｇ＝Ｃｗ＝０．５〔ｆＦ〕、Ｃｆ＝２〔ｆ
Ｆ〕、β＝４〔μＡ／Ｖ² 〕とすると、更に以下のよう
に書き換えられる。

【００８８】 ４〔ｆＣ〕−８｛１＋２−１｝τ≦２｛２−１｝² τ ∴ τ≧４〔ｆＣ〕／１８〔μＡ〕≒０．２２〔ｎｓ〕 ここで、（Ｃｇ＋Ｃｗ）・Ｒ≧τであればよいから、抵
抗値Ｒは以下のように与えられる。 Ｒ≧２２２〔ｋΩ〕 書き込み時（非選択）………図２１参照 この場合、ノード１１８には正の電荷がチャージされて
いるので、以下の式が成り立つ。

【００８９】Ｃｆ・ＶＣＣ−∫Ｉ₁ dt−∫（ＶＣＣ−Ｖ
₁₂₀)／Ｒ dt ≧０ 但し、Ｖ₁₂₀ はノード１２０の電位を示す。ここで、Ｖ
th＝１〔Ｖ〕であるから、ノード１１８の電位は下がっ
ても１〔Ｖ〕までである。従って、Ｃｆ×１〔Ｖ〕まで
しか放電しない。ＶＢＢ＝−２〔Ｖ〕とすると、上述の
式は以下のように書き換えられる。

【００９０】４〔ｆＣ〕−２〔ｆＣ〕−τ／Ｒ≧０ ここで、τ≧０．２２〔ｎｓ〕であるから、抵抗値Ｒは
以下のように与えられる。 Ｒ≧２２２〔ｋΩ〕 結局、読み出し時間の制約が一番厳しいので、抵抗値Ｒ
は１０〔ＭΩ〕以上に選定するのが好ましい。

【００９１】＜第２実施例＞ 読み出し時………図２７参照 同様に、トランスファゲートトランジスタ３５，３６の
各ゲート容量をＣｇ、ワード線ＷＬとのカップリング容
量（キャパシタ３７，３８の各容量）をＣｗ、ビット線
ＢＬ，ＢＬＸとのカップリング容量（キャパシタ１２
２，１２３の各容量）をＣｂとすると、例えば１０〔ｎ
ｓ〕で読み出しを行う場合、以下の式が成り立つ。

【００９２】（Ｃｇ＋Ｃｗ＋Ｃｂ）・Ｒ≧１０〔ｎｓ〕 ここで、Ｃｇ＝Ｃｂ＝０．５〔ｆＦ〕、Ｃｗ＝２〔ｆ
Ｆ〕とすると、抵抗値Ｒは以下のように与えられる。 Ｒ≧３．３〔ＭΩ〕

【００９３】 書き込み時（選択）………図２９参照 第１実施例の場合と同様に、以下の式が成り立つ。 Ｃｆ・ＶＣＣ＋∫Ｉ₁ dt−∫Ｉ₃ dt≦∫Ｉ₂ dt−∫Ｉ₄
dt ここで、 Ｉ₁ ＝−β・ＶＣＣ｛ＶＣＣ／２＋ＶＣＣ・Ｃｗ／（Ｃ
ｇ＋Ｃｗ＋Ｃｂ）−ＶＣＣ・Ｃｂ／（Ｃｇ＋Ｃｗ＋Ｃ
ｂ）−Ｖth｝ Ｉ₂ ＝−β／２｛ＶＣＣ・Ｃｗ／（Ｃｇ＋Ｃｗ＋Ｃｂ）
−Ｖth｝² Ｉ₃ ≒０、且つ、Ｉ₄ ≒０ とし、更にＶth＝１〔Ｖ〕、ＶＣＣ＝２〔Ｖ〕、Ｃｇ＝
Ｃｂ＝０．５〔ｆＦ〕、Ｃｗ＝２〔ｆＦ〕、Ｃｆ＝４
〔ｆＦ〕、β＝４〔μＡ／Ｖ² 〕とすると、上述の式は
以下のように変形される。

【００９４】８〔ｆＣ〕≦３８／９〔μＡ〕τ ∴ τ≧１．８９〔ｎｓ〕 ここで、（Ｃｇ＋Ｃｗ＋Ｃｂ）・Ｒ≧τであればよいか
ら、抵抗値Ｒは以下のように与えられる。 Ｒ≧６３０〔ｋΩ〕

【００９５】 書き込み時（非選択）………図３１参
照 第１実施例の場合と同様に、以下の式が成り立つ。 Ｃｆ・ＶＣＣ−∫Ｉ₁ dt−∫（ＶＣＣ−Ｖ₁₂₀)／Ｒ dt
≧０ ここで、ノード１１８の電位は下がってもＶth＝１
〔Ｖ〕迄である。よって、上述の式は以下のように変形
される。

【００９６】４〔ｆＣ〕−２／３〔ｆＣ〕×τ／Ｒ≧０ ここで、τ≧１．８９〔ｎｓ〕であるから、抵抗値Ｒは
以下のように与えられる。 Ｒ≧３１０〔ｋΩ〕 第２実施例の場合も同様に、読み出し時間の制約が一番
厳しいので、抵抗値Ｒは３．３〔ＭΩ〕以上に選定する
のが好ましい。

【００９７】

【発明の効果】以上説明したように本発明によれば、た
とえセルレシオを小さくしても、低い動作電圧の下にお
いて、安定した動作を確保することができるので、低消
費電力化と高集積化を共に実現することができる。ま
た、特に、本発明の第２の形態によれば、高電圧側の電
源電圧よりも高い電圧、及び低電圧側の電源電圧よりも
低い電圧を必要としないので、その分、回路構成を簡単
にすることができるという利点が得られる。

【図面の簡単な説明】

【図１】本発明の第１の形態に係るスタティックＲＡＭ
の原理構成（メモリセルの構成）を示す図である。

【図２】図１のメモリセルが読み出し時に選択された場
合の動作の様子を示す回路図である。

【図３】本発明の第２の形態に係るスタティックＲＡＭ
の原理構成（メモリセルの構成）を示す図である。

【図４】本発明の各実施例に適用されるスタティックＲ
ＡＭの全体構成を示すブロック図である。

【図５】本発明の第１実施例のスタティックＲＡＭに設
けられるメモリセルの構成を示す回路図である。

【図６】図５のメモリセルのレイアウトを概略的に示し
た平面図である。

【図７】図５のメモリセルに設けられる２個のキャパシ
タのうち一方の構成を概略的に示した断面図である。

【図８】図５のメモリセルに設けられる２個のキャパシ
タのうち他方の構成を概略的に示した断面図である。

【図９】本発明の第１実施例に設けられるワードデコー
ダ及び書き込み制御回路の構成を示す回路図である。

【図１０】図５のメモリセルが読み出し時に非選択とさ
れた場合の図９に示す回路の動作の様子を示す回路図で
ある。

【図１１】図５のメモリセルが読み出し時に選択された
場合の図９に示す回路の動作の様子を示す回路図であ
る。

【図１２】読み出し時における図９に示す回路の動作を
示す信号波形図である。

【図１３】図５のメモリセルが書き込み時に非選択とさ
れた場合の図９に示す回路の動作の様子を示す回路図で
ある。

【図１４】図５のメモリセルが書き込み時に選択された
場合の図９に示す回路の動作の様子を示す回路図であ
る。

【図１５】書き込み時における図９に示す回路の動作を
示す信号波形図である。

【図１６】図５のメモリセルが読み出し時に非選択とさ
れた場合の動作の様子を示す回路図である。

【図１７】図５のメモリセルが読み出し時に選択された
場合の動作の様子を示す回路図である。

【図１８】図５のメモリセルが読み出し時に選択された
場合の動作を示す信号波形図である。

【図１９】図５のメモリセルが書き込み時に選択された
場合の動作の様子を示す回路図である。

【図２０】図５のメモリセルが書き込み時に選択された
場合の動作を示す信号波形図である。

【図２１】図５のメモリセルが書き込み時に非選択とさ
れた場合の動作の様子を示す回路図である。

【図２２】図５のメモリセルが書き込み時に非選択とさ
れた場合の動作を示す信号波形図である。

【図２３】本発明の第２実施例のスタティックＲＡＭに
設けられるメモリセルの構成を示す回路図である。

【図２４】図２３のメモリセルのレイアウトを概略的に
示した平面図である。

【図２５】図２４におけるＡ−Ａ線に沿った概略的な断
面図である。

【図２６】図２３のメモリセルが読み出し時に非選択と
された場合の動作の様子を示す回路図である。

【図２７】図２３のメモリセルが読み出し時に選択され
た場合の動作の様子を示す回路図である。

【図２８】図２３のメモリセルが読み出し時に選択され
た場合の動作を示す信号波形図である。

【図２９】図２３のメモリセルが書き込み時に選択され
た場合の動作の様子を示す回路図である。

【図３０】図２３のメモリセルが書き込み時に選択され
た場合の動作を示す信号波形図である。

【図３１】図２３のメモリセルが書き込み時に非選択と
された場合の動作の様子を示す回路図である。

【図３２】図２３のメモリセルが書き込み時に非選択と
された場合の動作を示す信号波形図である。

【図３３】図４におけるメモリセルアレイ及びその周辺
の回路構成を示す図である。

【図３４】従来のスタティックＲＡＭに設けられるメモ
リセルの一構成例を示す回路図である。

【図３５】図３４のメモリセルが読み出し時に選択され
た場合の動作の様子を示す回路図である。

【図３６】図３４のメモリセルが読み出し時に選択され
た場合の動作を示す信号波形図である。

【符号の説明】

１１…フリップフロップ １２…高電位の電源電圧ＶＣＣを供給する電源線 １３，１４…駆動素子をなすｎＭＯＳトランジスタ １５，１６…負荷素子 １７，１８…トランスファゲートをなすｎＭＯＳトラン
ジスタ １９，２０，２７，２８…キャパシタ ２１，２２…抵抗手段（抵抗器） ＢＬ，ＢＬＸ…相補ビット線 ＶＣＣ…高電位の電源電圧 ＶＳＳ…低電位の電源電圧 ＷＬ…ワード線

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１及び第２のノード（２３，２４）を
   有するフリップフロップ（１１）と、 １対の相補ビット線（ＢＬ，ＢＬＸ）のうちの第１ビッ
   ト線（ＢＬ）と前記第１のノードとの間に接続された第
   １のトランスファゲートトランジスタ（１７）と、 前記１対の相補ビット線のうちの第２ビット線（ＢＬ
   Ｘ）と前記第２のノードとの間に接続された第２のトラ
   ンスファゲートトランジスタ（１８）と、 ワード線（ＷＬ）と前記第１のトランスファゲートトラ
   ンジスタのゲートとの間に接続された第１のキャパシタ
   （１９）と、 前記ワード線と前記第２のトランスファゲートトランジ
   スタのゲートとの間に接続された第２のキャパシタ（２
   ０）と、 を備えてなるメモリセルを具備することを特徴とするス
   タティック型半導体記憶装置。
2. 【請求項２】 前記第１のトランスファゲートトランジ
   スタのゲートと前記第１のノードとの間に接続された第
   １の抵抗手段と、前記第２のトランスファゲートトラン
   ジスタのゲートと前記第２のノードとの間に接続された
   第２の抵抗手段とを更に具備することを特徴とする請求
   項１に記載のスタティック型半導体記憶装置。
3. 【請求項３】 書き込みモードにおいて非選択のワード
   線に対して前記フリップフロップの低電位側の電源電圧
   よりも低い電圧を印加するワード線駆動回路を更に具備
   することを特徴とする請求項２に記載のスタティック型
   半導体記憶装置。
4. 【請求項４】 前記ワード線駆動回路は、書き込みモー
   ドにおいて選択ワード線に対して前記フリップフロップ
   の高電位側の電源電圧よりも高い電圧を印加することを
   特徴とする請求項３に記載のスタティック型半導体記憶
   装置。
5. 【請求項５】 前記第１のキャパシタは、前記ワード線
   と前記第１のトランスファゲートトランジスタのゲート
   との間に第１の絶縁層を設けて構成され、前記第２のキ
   ャパシタは、該ワード線と前記第２のトランスファゲー
   トトランジスタのゲートとの間に第２の絶縁層を設けて
   構成されていることを特徴とする請求項１から４のいず
   れか一項に記載のスタティック型半導体記憶装置。
6. 【請求項６】 前記第１ビット線と前記第１のトランス
   ファゲートトランジスタのゲートとの間に接続された第
   ３のキャパシタと、前記第２ビット線と前記第２のトラ
   ンスファゲートトランジスタのゲートとの間に接続され
   た第４のキャパシタとを更に具備することを特徴とする
   請求項１に記載のスタティック型半導体記憶装置。
7. 【請求項７】 前記第１及び第２のトランスファゲート
   トランジスタはそれぞれ二重ゲート構造のトランジスタ
   より成ることを特徴とする請求項１に記載のスタティッ
   ク型半導体記憶装置。
8. 【請求項８】 フリップフロップ（１１）を有するメモ
   リセルを具備し、該メモリセルが、 高電位の電源電圧（ＶＣＣ）を供給する第１の電源線
   （１２）にそれぞれの一端が接続された第１及び第２の
   負荷素子（１５，１６）と、 ドレインが前記第１の負荷素子の他端に接続され、ソー
   スが低電位の電源電圧（ＶＳＳ）を供給する第２の電源
   線に接続され、ゲートが前記第２の負荷素子の他端に接
   続された第１のトランジスタ（１３）と、 ドレインが前記第２の負荷素子の他端に接続され、ソー
   スが前記第２の電源線に接続され、ゲートが前記第１の
   負荷素子の他端に接続された第２のトランジスタ（１
   ４）と、 ドレインが１対の相補ビット線（ＢＬ，ＢＬＸ）のうち
   第１のビット線（ＢＬ）に接続され、ソースが前記第１
   の負荷素子の他端に接続された第３のトランジスタ（１
   ７）と、 ドレインが前記１対の相補ビット線のうち第２のビット
   線（ＢＬＸ）に接続され、ソースが前記第２の負荷素子
   の他端に接続された第４のトランジスタ（１８）と、 一端がワード線（ＷＬ）に接続され、他端が前記第３の
   トランジスタのゲートに接続された第１のキャパシタ
   （１９）と、 一端が前記ワード線に接続され、他端が前記第４のトラ
   ンジスタのゲートに接続された第２のキャパシタ（２
   ０）と、 一端が前記第３のトランジスタのゲートに接続され、他
   端が前記第１の負荷素子の他端に接続された第１の抵抗
   手段（２１）と、 一端が前記第４のトランジスタのゲートに接続され、他
   端が前記第２の負荷素子の他端に接続された第２の抵抗
   手段（２２）と、 一端が前記第１のビット線に接続され、他端が前記第３
   のトランジスタのゲートに接続された第３のキャパシタ
   （２７）と、 一端が前記第２のビット線に接続され、他端が前記第４
   のトランジスタのゲートに接続された第４のキャパシタ
   （２８）と、 を有することを特徴とするスタティック型半導体記憶装
   置。
9. 【請求項９】 前記メモリセルの選択又は非選択の状態
   に応じて対応するワード線の電圧レベルを制御するワー
   ド線駆動回路を具備し、該ワード線駆動回路は、書き込
   み時に当該メモリセルが選択される場合に、対応するワ
   ード線に対して前記高電位の電源電圧よりも高い電圧を
   印加することを特徴とする請求項８に記載のスタティッ
   ク型半導体記憶装置。
10. 【請求項１０】 前記第１のキャパシタは、前記ワード
    線と前記第３のトランジスタのゲートとの間に第１の絶
    縁層の一部分を設けて構成され、前記第２のキャパシタ
    は、該ワード線と前記第４のトランジスタのゲートとの
    間に第１の絶縁層の他の部分を設けて構成されているこ
    とを特徴とする請求項８又は９に記載のスタティック型
    半導体記憶装置。
11. 【請求項１１】 前記第３のキャパシタは、前記第１の
    ビット線に接続された第１の導電層と前記第３のトラン
    ジスタのゲートとの間に第２の絶縁層の一部分を設けて
    構成され、前記第４のキャパシタは、前記第２のビット
    線に接続された第２の導電層と前記第４のトランジスタ
    のゲートとの間に第２の絶縁層の他の部分を設けて構成
    されていることを特徴とする請求項８又は９に記載のス
    タティック型半導体記憶装置。
12. 【請求項１２】 前記第３及び第４のトランジスタはそ
    れぞれ二重ゲート構造のトランジスタより成ることを特
    徴とする請求項８に記載のスタティック型半導体記憶装
    置。