JPH0793594B2 - 自己訓練式適応等化装置 - Google Patents
自己訓練式適応等化装置Info
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- JPH0793594B2 JPH0793594B2 JP3194819A JP19481991A JPH0793594B2 JP H0793594 B2 JPH0793594 B2 JP H0793594B2 JP 3194819 A JP3194819 A JP 3194819A JP 19481991 A JP19481991 A JP 19481991A JP H0793594 B2 JPH0793594 B2 JP H0793594B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
- H04L25/0305—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure using blind adaptation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送又は記憶用
チャネルの適応等化に係り、更に詳細に説明すれば、パ
ーシャル・レスポンス通信又は記憶システムにおけるチ
ャネル等化のための、適応性分散算術等化装置のルック
アップ・テーブル更新手段に係る。
チャネルの適応等化に係り、更に詳細に説明すれば、パ
ーシャル・レスポンス通信又は記憶システムにおけるチ
ャネル等化のための、適応性分散算術等化装置のルック
アップ・テーブル更新手段に係る。
【０００２】
【従来の技術】自己訓練式適応等化方式は、Y. Sato の
論文：“A Method of Self-Recovering Equalization f
or Multi-Level Amplitude Modulation Systems", IEEE
Trans. Comm., Vol. COM-23, pp. 679 - 682, June 19
75 により公知である。開示された方式では、等化器係
数を更新するために、Ｎ回の乗算及び特定の関数ｇの演
算が必要である。後者は、パーシャル・レスポンス・ク
ラスＩＶ（ＰＲＩＶ）信号の場合、ＰＲＩＶチャネルを
反転し且つ２レベルＰＲＩＶ信号を発生することを必要
とする。更に、記載された線形適応等化器は、定常状態
において、決定指向適応等化器に関して、強いタップ・
ノイズを受ける。
論文：“A Method of Self-Recovering Equalization f
or Multi-Level Amplitude Modulation Systems", IEEE
Trans. Comm., Vol. COM-23, pp. 679 - 682, June 19
75 により公知である。開示された方式では、等化器係
数を更新するために、Ｎ回の乗算及び特定の関数ｇの演
算が必要である。後者は、パーシャル・レスポンス・ク
ラスＩＶ（ＰＲＩＶ）信号の場合、ＰＲＩＶチャネルを
反転し且つ２レベルＰＲＩＶ信号を発生することを必要
とする。更に、記載された線形適応等化器は、定常状態
において、決定指向適応等化器に関して、強いタップ・
ノイズを受ける。
【０００３】A. Peled らによる他の論文：“A New Har
dware Realization of Digital Filters", IEEE Trans.
Acoustics, Speech, Signal Processing, Vol. ASSP-2
2, pp. 456 - 462, December 1974 では、新しいフィル
タ設計が開示されている。この技術は、「分散算術」フ
ィルタ設計として知られている。しかし、この文献は、
このフィルタを適応等化器として応用することを全く開
示していない。
dware Realization of Digital Filters", IEEE Trans.
Acoustics, Speech, Signal Processing, Vol. ASSP-2
2, pp. 456 - 462, December 1974 では、新しいフィル
タ設計が開示されている。この技術は、「分散算術」フ
ィルタ設計として知られている。しかし、この文献は、
このフィルタを適応等化器として応用することを全く開
示していない。
【０００４】分散算術アーキテクチャを使用する適応等
化器については、C.F.N. Cowan らによる論文：“A Dig
ital Adaptive Filter Using a Memory-Accumulator Ar
chitecture: Theory and Realization", IEEE Trans. A
coustics, Speech, SignalProcessing, Vol. ASSP-31,
pp. 541 - 549, June 1983 に記載されている。この論
文で開示されたルックアップ・テーブル値の更新方式
は、最小２乗平均アルゴリズムに基づくものであるが、
自己訓練モードにおいて分散算術等化器を使用するとい
う試みは、全く成されていない。等化器を訓練するため
には、訓練シーケンスの伝送及び認識を必要とするのが
普通である。
化器については、C.F.N. Cowan らによる論文：“A Dig
ital Adaptive Filter Using a Memory-Accumulator Ar
chitecture: Theory and Realization", IEEE Trans. A
coustics, Speech, SignalProcessing, Vol. ASSP-31,
pp. 541 - 549, June 1983 に記載されている。この論
文で開示されたルックアップ・テーブル値の更新方式
は、最小２乗平均アルゴリズムに基づくものであるが、
自己訓練モードにおいて分散算術等化器を使用するとい
う試みは、全く成されていない。等化器を訓練するため
には、訓練シーケンスの伝送及び認識を必要とするのが
普通である。
【０００５】
【発明が解決しようとする課題】公知の等化装置及び手
順の欠点を解決した等化装置を提供することが望まれて
いる。
順の欠点を解決した等化装置を提供することが望まれて
いる。
【０００６】従って、本発明の目的は、受信データ信号
について自己訓練を行い、従って訓練シーケンスを必要
としない、分散算術技術を使用する等化装置を提供する
ことである。
について自己訓練を行い、従って訓練シーケンスを必要
としない、分散算術技術を使用する等化装置を提供する
ことである。
【０００７】本発明の他の目的は、定常状態のタップ・
ノイズが低い自己訓練式適応等化装置を提供することで
ある。
ノイズが低い自己訓練式適応等化装置を提供することで
ある。
【０００８】本発明の他の目的は、ハードウェア構成が
簡単な自己訓練式適応等化装置を提供することである。
簡単な自己訓練式適応等化装置を提供することである。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、順次に受信される信号サンプル ｘn q を
記憶するための遅延ラインと、等化器特性を決定するテ
ーブル値 ｄn（ｊ）を保持するルックアップ・テーブル
を記憶するためのランダム・アクセス・メモリと、前記
テーブル値の内の選択されたテーブル値を取り出すため
の手段と、前記取り出されたテーブル値を処理して等化
器出力値 ｙn を発生するための手段とから成る、パー
シャル・レスポンス通信又は記憶システムにおけるチャ
ネル等化のための自己訓練式適応等化装置において、前
記テーブル値の更新手段が、前記遅延ラインに記憶され
た全てのビットの所定の１つ（ｚ(０); ｚ(１)）を、２
進制御値 ｚn として得るための手段（111、 113）と、
前記２進制御値の制御の下で、前記ルックアップ・テー
ブルから取り出されたテーブル値 ｄn（ｊ）の１つを選
択するための手段（157、 161）と、前記２進制御値及び
前記等化器出力値に応答して、訂正項 −Δｄn を発生
するための手段（209）と、中間項を得るために、前記
選択された１つのテーブル値 ｄn 及び前記訂正項−Δ
ｄn を加算するための手段（171、 177、 179、 193、 199、
203）と、前記中間項を所定の制限値の間に制限して、
更新されたテーブル値 ｄn+1 をその出力に供給するた
めの手段（215）と、前記更新されたテーブル値 ｄn+1
を、前記ルックアップ・テーブルに記憶させるための手
段（115、 117、 119、 217、 219）とから構成され、前記
訂正項 −Δｄn を発生するための手段（209）が、前記
等化器出力値を、使用中の変調方式によって決定される
記号の目標集合と比較するための手段（237）と、前記
等化器出力値が、前記目標集合の最大の記号Ｍ及び第１
の定数νの和よりも大きい場合、前記２進制御値の第１
の所定関数 ｆ1（ｚn）として、前記訂正項 −Δｄn を
発生するための第１の発生手段（249、 257、 263）と、
誤差項 ＾ｅn の絶対値が前記第１の定数νよりも小さ
い場合、前記２進制御値と、２進関数 ｘ
n-k0 (B-zn) と、前記誤差項との第２の所定関数 ｆ
2（ｚn）として、前記訂正項 −Δｄn を発生するため
の第２の発生手段（241、 249、 259、 265、 267、 271）
と、他のすべての場合に、前記２進制御値の第３の関数
ｆ3（ｚn）として、前記訂正項 −Δｄn を発生するた
めの第３の発生手段（249、 261、 273）とを含んでいる
ことを特徴とする。
に、本発明は、順次に受信される信号サンプル ｘn q を
記憶するための遅延ラインと、等化器特性を決定するテ
ーブル値 ｄn（ｊ）を保持するルックアップ・テーブル
を記憶するためのランダム・アクセス・メモリと、前記
テーブル値の内の選択されたテーブル値を取り出すため
の手段と、前記取り出されたテーブル値を処理して等化
器出力値 ｙn を発生するための手段とから成る、パー
シャル・レスポンス通信又は記憶システムにおけるチャ
ネル等化のための自己訓練式適応等化装置において、前
記テーブル値の更新手段が、前記遅延ラインに記憶され
た全てのビットの所定の１つ（ｚ(０); ｚ(１)）を、２
進制御値 ｚn として得るための手段（111、 113）と、
前記２進制御値の制御の下で、前記ルックアップ・テー
ブルから取り出されたテーブル値 ｄn（ｊ）の１つを選
択するための手段（157、 161）と、前記２進制御値及び
前記等化器出力値に応答して、訂正項 −Δｄn を発生
するための手段（209）と、中間項を得るために、前記
選択された１つのテーブル値 ｄn 及び前記訂正項−Δ
ｄn を加算するための手段（171、 177、 179、 193、 199、
203）と、前記中間項を所定の制限値の間に制限して、
更新されたテーブル値 ｄn+1 をその出力に供給するた
めの手段（215）と、前記更新されたテーブル値 ｄn+1
を、前記ルックアップ・テーブルに記憶させるための手
段（115、 117、 119、 217、 219）とから構成され、前記
訂正項 −Δｄn を発生するための手段（209）が、前記
等化器出力値を、使用中の変調方式によって決定される
記号の目標集合と比較するための手段（237）と、前記
等化器出力値が、前記目標集合の最大の記号Ｍ及び第１
の定数νの和よりも大きい場合、前記２進制御値の第１
の所定関数 ｆ1（ｚn）として、前記訂正項 −Δｄn を
発生するための第１の発生手段（249、 257、 263）と、
誤差項 ＾ｅn の絶対値が前記第１の定数νよりも小さ
い場合、前記２進制御値と、２進関数 ｘ
n-k0 (B-zn) と、前記誤差項との第２の所定関数 ｆ
2（ｚn）として、前記訂正項 −Δｄn を発生するため
の第２の発生手段（241、 249、 259、 265、 267、 271）
と、他のすべての場合に、前記２進制御値の第３の関数
ｆ3（ｚn）として、前記訂正項 −Δｄn を発生するた
めの第３の発生手段（249、 261、 273）とを含んでいる
ことを特徴とする。
【００１０】
【実施例】Ａ）環境 図１には、本発明が使用される環境又は一般的システム
として、パーシャル・レスポンス・クラスＩＶ型の通信
システム又は磁気若しくは光学記録システムの時間離散
モデルが示されている。入力１１に供給される伝送デー
タ・シーケンス｛ａn｝は、Ｍ配列アルファベット｛±
１, ±３, ...., ±（Ｍ−１）｝、Ｍ ＝２m から独立
し且つ等しく分散された（independent and identicall
y distributed 、i.i.d.）記号から成る。理想的でない
ＰＲＩＶチャネルを検討する。全体的なチャネル伝達関
数は、理想的なＰＲＩＶ伝達関数 Ｈpriv（ｆ）（図１
のブロック１３に示される）と、チャネル歪みを決定す
る伝達関数 Ｈ（ｆ）（図１のブロック１７に示され
る）とのカスケードとしてモデル化される。
として、パーシャル・レスポンス・クラスＩＶ型の通信
システム又は磁気若しくは光学記録システムの時間離散
モデルが示されている。入力１１に供給される伝送デー
タ・シーケンス｛ａn｝は、Ｍ配列アルファベット｛±
１, ±３, ...., ±（Ｍ−１）｝、Ｍ ＝２m から独立
し且つ等しく分散された（independent and identicall
y distributed 、i.i.d.）記号から成る。理想的でない
ＰＲＩＶチャネルを検討する。全体的なチャネル伝達関
数は、理想的なＰＲＩＶ伝達関数 Ｈpriv（ｆ）（図１
のブロック１３に示される）と、チャネル歪みを決定す
る伝達関数 Ｈ（ｆ）（図１のブロック１７に示され
る）とのカスケードとしてモデル化される。
【外５】 時間離散モデルが検討されるから、Ｈ（ｆ）は周期関数
であり、その周期は、変調レート ｆR ＝１／Ｔに等し
い。
であり、その周期は、変調レート ｆR ＝１／Ｔに等し
い。
【外６】 理想的なＰＲＩＶチャネルの出力は、次の式（１）に従
う。式（１）は、制御された記号間妨害（ＩＳＩ）の導
入を示す。
う。式（１）は、制御された記号間妨害（ＩＳＩ）の導
入を示す。
【数１】 シーケンス ｛ｂn｝（図１の１５に示される）は、（２
Ｍ−１）配列アルファベット｛０，±２,..., ±（２Ｍ
−２）｝からの相関記号から成る。受信機の入力１９に
現れる受信信号は、次の式（２）によって与えられる。
Ｍ−１）配列アルファベット｛０，±２,..., ±（２Ｍ
−２）｝からの相関記号から成る。受信機の入力１９に
現れる受信信号は、次の式（２）によって与えられる。
【数２】 ここにおいて、｛ｈn｝は、Ｈ（ｆ）の逆フーリエ変換
であり、｛νn｝は、ゼロ平均及び分散 ρ2 を有する、
i.i.d. ガウス・ノイズ・サンプルのシーケンスであ
る。
であり、｛νn｝は、ゼロ平均及び分散 ρ2 を有する、
i.i.d. ガウス・ノイズ・サンプルのシーケンスであ
る。
【００１１】受信機では、信号サンプル ｘn が、等化
に先立ち量子化器２１で量子化され、（Ｂ＋１）ビット
・ベクトル ｕ n ＝｛ｕn (0),...,ｕn (B)｝による２進表
記法で表される。２３に現れる量子化サンプルは、次の
式（３）によって与えられる。
に先立ち量子化器２１で量子化され、（Ｂ＋１）ビット
・ベクトル ｕ n ＝｛ｕn (0),...,ｕn (B)｝による２進表
記法で表される。２３に現れる量子化サンプルは、次の
式（３）によって与えられる。
【数３】 ｘn (w) と ｕn (w) との間には１対１の対応関係がある
ので、前者が集合｛−１，＋１｝に属し、後者が集合
｛０，＋１｝に属することを留意しつつ、以下では両者
をいずれもビットと称する。量子化器２１の出力は、間
隔（−２Ｍ＋２-BＭ，２Ｍ−２-BＭ）に属する。事象
｛｜ｘn ｜＞２Ｍ｝の確率は、無視できるものと仮定す
る。従って、量子化器２１は、一様量子化器とほぼ等価
である。
ので、前者が集合｛−１，＋１｝に属し、後者が集合
｛０，＋１｝に属することを留意しつつ、以下では両者
をいずれもビットと称する。量子化器２１の出力は、間
隔（−２Ｍ＋２-BＭ，２Ｍ−２-BＭ）に属する。事象
｛｜ｘn ｜＞２Ｍ｝の確率は、無視できるものと仮定す
る。従って、量子化器２１は、一様量子化器とほぼ等価
である。
【００１２】２３に現れる量子化サンプルは、分散算術
等化器として実現される適応等化器２５内で処理され
る。Ｎタップ付き線形等化器の係数のベクトル ｃ ＝
｛ｃ0 ,..., ｃN-1 ｝と、その遅延ラインに時間ｎに記
憶される信号のベクトル ｘ n q＝｛ｘn q,...,
ｘn-N+1 q｝を検討する。分散算術アーキテクチャを持つ
等化器の出力は、式（４））のように演算される。
等化器として実現される適応等化器２５内で処理され
る。Ｎタップ付き線形等化器の係数のベクトル ｃ ＝
｛ｃ0 ,..., ｃN-1 ｝と、その遅延ラインに時間ｎに記
憶される信号のベクトル ｘ n q＝｛ｘn q,...,
ｘn-N+1 q｝を検討する。分散算術アーキテクチャを持つ
等化器の出力は、式（４））のように演算される。
【数４】 これは、ｙn が、Ｂ＋１個のルックアップ値 ｖ（ｘn
(w),..., ｘn-N+1 (w)）の重み付け和（ｗ＝０,...,
Ｂ）として得られることを示す。固定式分散算術等化器
のルックアップ値は、予め計算されてルックアップ・テ
ーブルに記憶された、ベクトル ｘ n (w) ＝
｛ｘn (w),..., ｘn-N+1 (w)｝の可能な２N 個の値によっ
て決定される。
(w),..., ｘn-N+1 (w)）の重み付け和（ｗ＝０,...,
Ｂ）として得られることを示す。固定式分散算術等化器
のルックアップ値は、予め計算されてルックアップ・テ
ーブルに記憶された、ベクトル ｘ n (w) ＝
｛ｘn (w),..., ｘn-N+1 (w)｝の可能な２N 個の値によっ
て決定される。
【００１３】ｖ（ｘn (w),..., ｘn-N+1 (w)）と ｖ（−
ｘn (w),..., −ｘn-N+1 (w)）とは、符号が異なるだけで
あり、即ち ｖ（ｘ n (w)）＝ −ｖ（−ｘ n (w)）である
から、２N-1 個のメモリ位置が必要とされるに過ぎな
い。この対称性を利用することにより、式（４）を次の
式（５）の形式に書き換えることができる。
ｘn (w),..., −ｘn-N+1 (w)）とは、符号が異なるだけで
あり、即ち ｖ（ｘ n (w)）＝ −ｖ（−ｘ n (w)）である
から、２N-1 個のメモリ位置が必要とされるに過ぎな
い。この対称性を利用することにより、式（４）を次の
式（５）の形式に書き換えることができる。
【数５】 ここで、ｋ0 は０とＮ−１との間にある任意の索引であ
る。記憶されるべきルックアップ値の数は、２N-1 であ
り、そして ｘn-k0 (w) は、選択された係数が加算され
るべきか又は減算されるべきかを決定する。
る。記憶されるべきルックアップ値の数は、２N-1 であ
り、そして ｘn-k0 (w) は、選択された係数が加算され
るべきか又は減算されるべきかを決定する。
【００１４】これらのルックアップ値は、等化器が線形
フィルタと等価になるように、最初に次の式（６）のよ
うに設定されている。
フィルタと等価になるように、最初に次の式（６）のよ
うに設定されている。
【数６】 その後、これらのルックアップ値は、繰り返し更新され
る。２７に現れる適応分散算術等化器２５の出力は、次
の式（７）で表される。
る。２７に現れる適応分散算術等化器２５の出力は、次
の式（７）で表される。
【数７】 ここで、ｄn（ｊ）（ｊ＝０, ..., ２N-1−１）は、ｎ
番目の繰り返しにおけるルックアップ値の集合であり、
索引 ｉn (w) は、次の式（８）によって与えられる。
番目の繰り返しにおけるルックアップ値の集合であり、
索引 ｉn (w) は、次の式（８）によって与えられる。
【数８】
【００１５】適応等化器２５の出力値 ｙn は、出力３
１に推定記号 ＾ｂn のシーケンスを与える処の、多重
レベル決定素子２９へ供給される。
１に推定記号 ＾ｂn のシーケンスを与える処の、多重
レベル決定素子２９へ供給される。
【００１６】Ｂ）自己訓練適応分散算術等化器の原理 図２には、本発明を用いる適応分散算術等化器の原理が
示されている。この等化器へ供給される入力値 ｘn q
は、その各々が量子化され且つ（Ｂ＋１）ビットによっ
てそれぞれ表されるものと仮定する。
示されている。この等化器へ供給される入力値 ｘn q
は、その各々が量子化され且つ（Ｂ＋１）ビットによっ
てそれぞれ表されるものと仮定する。
【００１７】ブロック３５は、Ｎ個の連続する（Ｂ＋
１）ビット入力値 ｘn q を記憶するための等化器遅延ラ
インを表す。ビット位置は、上添字（0）...（W）...
（B）によって示され、連続する変調間隔は、添字 n
...（n-k）...（n-N+1）によって示される。ブロック
３５内の各ボックス３７は、一のビット記憶位置を表
す。各列は、完全な一の値 ｘn q を保持し、各行は、遅
延ラインに記憶された全ての値の対応するビット（ｘn
(w)... ｘn-N+1 (w)）を保持する。入力２３に新しい値
が入力されると、記憶された全ての値が１位置だけシフ
トする。
１）ビット入力値 ｘn q を記憶するための等化器遅延ラ
インを表す。ビット位置は、上添字（0）...（W）...
（B）によって示され、連続する変調間隔は、添字 n
...（n-k）...（n-N+1）によって示される。ブロック
３５内の各ボックス３７は、一のビット記憶位置を表
す。各列は、完全な一の値 ｘn q を保持し、各行は、遅
延ラインに記憶された全ての値の対応するビット（ｘn
(w)... ｘn-N+1 (w)）を保持する。入力２３に新しい値
が入力されると、記憶された全ての値が１位置だけシフ
トする。
【００１８】各変調間隔中、記憶された全てのビットが
順次に読み出される。上添字（W）を付したＮ個の対応
するビットの各グループは、式（８）が示すように、ラ
ンダム・アクセス・メモリ４１に記憶されたルックアッ
プ・テーブル用のアドレス（出力ライン３９に現れる）
を計算するために使用される。
順次に読み出される。上添字（W）を付したＮ個の対応
するビットの各グループは、式（８）が示すように、ラ
ンダム・アクセス・メモリ４１に記憶されたルックアッ
プ・テーブル用のアドレス（出力ライン３９に現れる）
を計算するために使用される。
【００１９】このルックアップ・テーブルは、等化器の
特性を決定する処の、２N-1 個のルックアップ値 ｄ
n（ｊ）（ｊ＝０,..., ２N-1−１）を保持する。これら
の値は、アドレスを計算するために、記憶された値 ｘn
q のビットを用いて選択される。等化器の１つの出力値
ｙn を発生するため、１つの変調間隔の間に、（Ｂ＋
１）個のルックアップ値が順次に取り出され、シフト及
び加算動作によって結合される。
特性を決定する処の、２N-1 個のルックアップ値 ｄ
n（ｊ）（ｊ＝０,..., ２N-1−１）を保持する。これら
の値は、アドレスを計算するために、記憶された値 ｘn
q のビットを用いて選択される。等化器の１つの出力値
ｙn を発生するため、１つの変調間隔の間に、（Ｂ＋
１）個のルックアップ値が順次に取り出され、シフト及
び加算動作によって結合される。
【００２０】入力値 ｘn q と同様に、ルックアップ値も
量子化され、その各々は Ｂd ビットによって表され
る。ライン３９に現れる（Ｎ−１）ビットの各アドレス
ｉn (w) は、１つのルックアップ値 ｄn（ｉn (w)）の取
り出しを行わせて、これをライン４３上に供給させる。
この値は、乗算器４５内で、ライン４７上の単一ビット
ｘn-k0 (w) と乗算される。このビットは、ルックアップ
・テーブルのアドレスを計算するために現に使用されて
いるビット・グループ（ｘn (w) ... ｘn-N+1 (w)）の１
つの所定ビットである。即ち、遅延ラインの所定のタッ
プで現に利用可能な入力サンプルの対応ビット ｘn-k0
(w) である。
量子化され、その各々は Ｂd ビットによって表され
る。ライン３９に現れる（Ｎ−１）ビットの各アドレス
ｉn (w) は、１つのルックアップ値 ｄn（ｉn (w)）の取
り出しを行わせて、これをライン４３上に供給させる。
この値は、乗算器４５内で、ライン４７上の単一ビット
ｘn-k0 (w) と乗算される。このビットは、ルックアップ
・テーブルのアドレスを計算するために現に使用されて
いるビット・グループ（ｘn (w) ... ｘn-N+1 (w)）の１
つの所定ビットである。即ち、遅延ラインの所定のタッ
プで現に利用可能な入力サンプルの対応ビット ｘn-k0
(w) である。
【００２１】ライン４９上の乗算器４５の出力は、加算
器５１と、レジスタ５３と、各レジスタ出力を除数２で
除算する（実際にはシフト手段である）除算器５５とを
含む累算器配列へ供給される。除算器５５の出力は、ラ
イン５７を介して加算器５１へ入力され、そこでライン
４９に現れる次の部分値と加算され、その結果が、次の
クロック・パルスで以てレジスタ５３に記憶される。
器５１と、レジスタ５３と、各レジスタ出力を除数２で
除算する（実際にはシフト手段である）除算器５５とを
含む累算器配列へ供給される。除算器５５の出力は、ラ
イン５７を介して加算器５１へ入力され、そこでライン
４９に現れる次の部分値と加算され、その結果が、次の
クロック・パルスで以てレジスタ５３に記憶される。
【００２２】各変調間隔の最後には、新しい等化器出力
値 ｙn がライン２７に生ぜられる。次に、この出力値
ｙn は、ＲＡＭ４１に記憶されているルックアップ値の
内、当該出力値 ｙn を発生するために現在の変調間隔
で選択された単一の値を更新するために使用される。本
発明によって導入された選択及び更新手順の詳細は、次
のセクションＣ及びＤで説明する。
値 ｙn がライン２７に生ぜられる。次に、この出力値
ｙn は、ＲＡＭ４１に記憶されているルックアップ値の
内、当該出力値 ｙn を発生するために現在の変調間隔
で選択された単一の値を更新するために使用される。本
発明によって導入された選択及び更新手順の詳細は、次
のセクションＣ及びＤで説明する。
【００２３】図２には、この更新手順の概略が示されて
いるに過ぎない。更新手段５９は、その入力として、ラ
イン２７を介して等化器出力値 ｙn を受け取るととも
に、ライン６０及び６１を介して、ｙn を計算するため
に選択された全てのアドレスｉn (w) 及び対応するルッ
クアップ値 ｄn（ｉn (w)）をそれぞれ受け取る。先にラ
イン４７上に現れた単一ビットｘn-k0 (w) も、入力６２
に供給される。更新手段５９の出力として、単一の更新
済みルックアップ値 ｄn+1（ｉn (w0)）及びその対応す
るアドレス ｉn (w0) が、ライン６３及び６４上にそれ
ぞれ現れる。但し、ｗ0 は、Ｂ又は（Ｂ−１）の何れか
であり得る。従って、更新を行うために、遅延ライン３
５に現に記憶されている最上位ビット（Ｂ）又は２番目
の上位ビット（Ｂ−１）の何れかによってアドレスされ
る処の、１つのルックアップ値だけが選択されるに過ぎ
ない。これら２つのどちらを選択するかは、本発明の手
順によって決定される。
いるに過ぎない。更新手段５９は、その入力として、ラ
イン２７を介して等化器出力値 ｙn を受け取るととも
に、ライン６０及び６１を介して、ｙn を計算するため
に選択された全てのアドレスｉn (w) 及び対応するルッ
クアップ値 ｄn（ｉn (w)）をそれぞれ受け取る。先にラ
イン４７上に現れた単一ビットｘn-k0 (w) も、入力６２
に供給される。更新手段５９の出力として、単一の更新
済みルックアップ値 ｄn+1（ｉn (w0)）及びその対応す
るアドレス ｉn (w0) が、ライン６３及び６４上にそれ
ぞれ現れる。但し、ｗ0 は、Ｂ又は（Ｂ−１）の何れか
であり得る。従って、更新を行うために、遅延ライン３
５に現に記憶されている最上位ビット（Ｂ）又は２番目
の上位ビット（Ｂ−１）の何れかによってアドレスされ
る処の、１つのルックアップ値だけが選択されるに過ぎ
ない。これら２つのどちらを選択するかは、本発明の手
順によって決定される。
【００２４】Ｃ）自己訓練適応等化器のためのルックア
ップ・テーブル更新 １）性能要件 等化器の性能を決定するために、シーケンス｛ｙn｝
が、推定記号のシーケンス｛＾ｂn｝を発生する処の、
メモリのない多重レベル決定素子へ入力される。システ
ム性能の測定値として、次の式（９）で定義される２乗
平均誤差 εn 2 が検討される。
ップ・テーブル更新 １）性能要件 等化器の性能を決定するために、シーケンス｛ｙn｝
が、推定記号のシーケンス｛＾ｂn｝を発生する処の、
メモリのない多重レベル決定素子へ入力される。システ
ム性能の測定値として、次の式（９）で定義される２乗
平均誤差 εn 2 が検討される。
【数９】 ここで、｛ｅn｝は誤差シーケンスであり、Ｅ はシーケ
ンス・アンサンブルの期待値演算子を意味する。もし、
シーケンス｛ｂn｝が受信機において既知であれば、即
ち訓練シーケンスが使用されたのであれば、適応分散算
術等化器のルックアップ値を更新するためと、最小の２
乗平均誤差を与える設定値に到達するために、基準指向
の確率的傾斜アルゴリズムを使用することができる。シ
ステムによる訓練シーケンスの使用は、避けたほうが望
ましい。従って、ルックアップ値の初期収束は、受信デ
ータ信号に関する自己訓練によって達成されることにな
る。前述の分散算術適応等化器のための決定指向の確率
的傾斜アルゴリズムは、次のように公式化される。
ンス・アンサンブルの期待値演算子を意味する。もし、
シーケンス｛ｂn｝が受信機において既知であれば、即
ち訓練シーケンスが使用されたのであれば、適応分散算
術等化器のルックアップ値を更新するためと、最小の２
乗平均誤差を与える設定値に到達するために、基準指向
の確率的傾斜アルゴリズムを使用することができる。シ
ステムによる訓練シーケンスの使用は、避けたほうが望
ましい。従って、ルックアップ値の初期収束は、受信デ
ータ信号に関する自己訓練によって達成されることにな
る。前述の分散算術適応等化器のための決定指向の確率
的傾斜アルゴリズムは、次のように公式化される。
【数１０】
【数１１】
【００２５】もし、全てのルックアップ値が同時にゼロ
に等しいならば、決定指向の適応分散算術等化器は、正
確には動作しない。かかる事象が生じる場合は、式
（７）から明らかなように、等化器出力はゼロに等しく
なる。かくて、推定誤差もゼロに等しくなり、適応が終
了することになる。従って、０＜ｄn（ｊ）＜２，∀j，
∀n であると仮定する。
に等しいならば、決定指向の適応分散算術等化器は、正
確には動作しない。かかる事象が生じる場合は、式
（７）から明らかなように、等化器出力はゼロに等しく
なる。かくて、推定誤差もゼロに等しくなり、適応が終
了することになる。従って、０＜ｄn（ｊ）＜２，∀j，
∀n であると仮定する。
【００２６】２）改良点 本発明によれば、各繰り返しにおいて唯１つのルックア
ップ値だけが更新されるに過ぎないから、システムの複
雑性が低減する。シーケンス｛ｘn q｝のサンプルは互い
に相関しているから、ルックアップ値の更新レートは、
入力サンプルの同時確率分布に依存する。ほぼ一定の更
新レートを得るように、各繰り返しにおいて ｄn（ｉn
(B)）又は ｄn（ｉn (B-1)）の何れかをランダムに更新
する手順が、本発明によって導入される。簡便化した決
定指向の確率的傾斜手順は、次の式（１２）によって与
えられる。
ップ値だけが更新されるに過ぎないから、システムの複
雑性が低減する。シーケンス｛ｘn q｝のサンプルは互い
に相関しているから、ルックアップ値の更新レートは、
入力サンプルの同時確率分布に依存する。ほぼ一定の更
新レートを得るように、各繰り返しにおいて ｄn（ｉn
(B)）又は ｄn（ｉn (B-1)）の何れかをランダムに更新
する手順が、本発明によって導入される。簡便化した決
定指向の確率的傾斜手順は、次の式（１２）によって与
えられる。
【数１２】 ここで、｛ｚn｝は、シーケンス｛ｘn｝とは独立した２
進 i.i.d. ランダム変数のシーケンス、ｚn ∈ ｛０，
＋１｝である。またαは、各繰り返しにおいて唯１つの
シフト及び加算動作だけが必要とされるように、２の累
乗に等しく選択される。
進 i.i.d. ランダム変数のシーケンス、ｚn ∈ ｛０，
＋１｝である。またαは、各繰り返しにおいて唯１つの
シフト及び加算動作だけが必要とされるように、２の累
乗に等しく選択される。
【００２７】チャネル歪みが存在する状況で、適応プロ
セスが開始すると、記号誤差レートが非常に大きくなっ
て、式（１２）の確率的傾斜アルゴリズムは失敗する。
即ち、訓練シーケンスを使用しない限り、ルックアップ
値は、最適の設定値へ収束しない。一方、適応プロセス
の間にシステム固有の非線形性が存在するために、線形
適応等化器用に設計された自己訓練適応アルゴリズム
が、分散算術等化器へ適用されると、失敗することにな
る。その場合、ルックアップ値は、２乗平均誤差の局所
最小値に相当する処の、最適でない設定値へ高い確率で
収束する。
セスが開始すると、記号誤差レートが非常に大きくなっ
て、式（１２）の確率的傾斜アルゴリズムは失敗する。
即ち、訓練シーケンスを使用しない限り、ルックアップ
値は、最適の設定値へ収束しない。一方、適応プロセス
の間にシステム固有の非線形性が存在するために、線形
適応等化器用に設計された自己訓練適応アルゴリズム
が、分散算術等化器へ適用されると、失敗することにな
る。その場合、ルックアップ値は、２乗平均誤差の局所
最小値に相当する処の、最適でない設定値へ高い確率で
収束する。
【００２８】線形適応等化器にとって、決定指向の確率
的傾斜アルゴリズムの失敗は、推定誤差 ＾ｅn の符号
が、真の誤差 ｅn の符号と異なる確率が大きいことに
起因する。しかし、等化器出力 ｙn の絶対値が理想的
なシステムの最大出力レベルよりも大きければ、即ち、
的傾斜アルゴリズムの失敗は、推定誤差 ＾ｅn の符号
が、真の誤差 ｅn の符号と異なる確率が大きいことに
起因する。しかし、等化器出力 ｙn の絶対値が理想的
なシステムの最大出力レベルよりも大きければ、即ち、
【数１３】 であれば、
【数１４】 である。ここで、Ｐ｛ω｝は、事象｛ω｝の確率を示
す。一方、セクションＢで検討された分散算術の実現形
態が使用され且つ式（１３）の条件が満足されると、式
（７）は、
す。一方、セクションＢで検討された分散算術の実現形
態が使用され且つ式（１３）の条件が満足されると、式
（７）は、
【数１５】 を与える。事実、０＜ｄn（ｊ）＜２，∀j，∀n である
から、式（１３）の条件が満足される場合、高い確率
で、sign（ｙn） ＝ ｘn-k0 (B) ＝ ｘn-k0 (B-1)とな
る。この結果、式（１４）によって真の誤差の符号へ関
係付けられる推定誤差の符号も、高い確率で、サンプル
ｘn-k0 q の両方の最上位ビットと等しい。従って、式
（１３）の条件が満足されるときは、ｄn（ｉn (B-zn)）
を更新するための傾斜ベクトルの構成要素は、１に近い
確率で正になることが判る。
から、式（１３）の条件が満足される場合、高い確率
で、sign（ｙn） ＝ ｘn-k0 (B) ＝ ｘn-k0 (B-1)とな
る。この結果、式（１４）によって真の誤差の符号へ関
係付けられる推定誤差の符号も、高い確率で、サンプル
ｘn-k0 q の両方の最上位ビットと等しい。従って、式
（１３）の条件が満足されるときは、ｄn（ｉn (B-zn)）
を更新するための傾斜ベクトルの構成要素は、１に近い
確率で正になることが判る。
【００２９】更に、定常状態のシステム性能は、基準指
向の確率的傾斜アルゴリズムを使用するシステムの性能
に近接することが必要とされる。従って、出力 ｙn と
理想的なシステムの２Ｍ−１の出力レベルの何れかとの
間の距離が、所定の正の定数ν＜１ よりも小さくなる
場合は何時でも、式（１２）の更新規則が適用されるの
である。最後に、大きい２乗平均誤差を生成するような
設定値へ収束する確率を減少するために、式（１３）の
条件が満足されず、しかも ｙn と理想的なシステムの
２Ｍ−１の出力レベルの何れかとの間の距離が ν より
も大きい場合は、ルックアップ値 ｄn（ｉn (B-zn)）
が、正の定数によって増大される。
向の確率的傾斜アルゴリズムを使用するシステムの性能
に近接することが必要とされる。従って、出力 ｙn と
理想的なシステムの２Ｍ−１の出力レベルの何れかとの
間の距離が、所定の正の定数ν＜１ よりも小さくなる
場合は何時でも、式（１２）の更新規則が適用されるの
である。最後に、大きい２乗平均誤差を生成するような
設定値へ収束する確率を減少するために、式（１３）の
条件が満足されず、しかも ｙn と理想的なシステムの
２Ｍ−１の出力レベルの何れかとの間の距離が ν より
も大きい場合は、ルックアップ値 ｄn（ｉn (B-zn)）
が、正の定数によって増大される。
【００３０】本発明に従って、自己訓練式適応等化のた
めのルックアップ・テーブル更新手順は、次のように公
式化される。
めのルックアップ・テーブル更新手順は、次のように公
式化される。
【数１６】 ここで、
【数１７】 であり、式（１７）中の α1、α2 及び α3 は正の定
数である。図７には、ｘn-k0 (B-zn) ＝ １ 及び Ｍ ＝
４ のときの、ｙn に対する Δｄn が示されている。ｄ
n+1（ｉn (B-zn)）を計算するために、式（１７）で定義
される訂正項も、Ｂd ビットにより表される。
数である。図７には、ｘn-k0 (B-zn) ＝ １ 及び Ｍ ＝
４ のときの、ｙn に対する Δｄn が示されている。ｄ
n+1（ｉn (B-zn)）を計算するために、式（１７）で定義
される訂正項も、Ｂd ビットにより表される。
【００３１】Ｄ）本発明を具体化する等化器の例 図３及び図４には、前述の本発明の更新手順の原理に従
って動作する、四元系ＰＲＩＶシステムのための適応分
散算術等化器の実現形態が示されている。図３及び図４
は、便宜上２つの図面に分割されているが、連続する１
つのプロセスの流れを示すものである。
って動作する、四元系ＰＲＩＶシステムのための適応分
散算術等化器の実現形態が示されている。図３及び図４
は、便宜上２つの図面に分割されているが、連続する１
つのプロセスの流れを示すものである。
【００３２】この等化器の各ユニットは、図５（Ａ）の
タイミング信号発生器６５から供給される幾つかのタイ
ミング信号によって制御される。図５（Ｂ）には、これ
らのタイミング信号のタイミング図が示されている。各
変調間隔の間に、クロック信号ＣＬの４つのパルスが生
じる（クロック信号ライン６６）。更に、各変調間隔Ｔ
の４分の１（１／４間隔）の間にそれぞれ１つづつ、合
計４つの連続的な位相信号パルスＰ１... Ｐ４が与えら
れる。ライン６７Ａ... ６７Ｄにそれぞれ供給される２
進の選択器信号Ｓ１... Ｓ４は、これらの４つの位相パ
ルスを表す。これらの位相パルスは、各レジスタのロー
ドを選択的に制御するためと、各変調間隔Ｔの１／４間
隔の間に選択器出力で各１つの入力が現れるように、そ
れぞれが４つの入力及び１つの出力を有する幾つかの選
択器を制御するために供給されるものである。
タイミング信号発生器６５から供給される幾つかのタイ
ミング信号によって制御される。図５（Ｂ）には、これ
らのタイミング信号のタイミング図が示されている。各
変調間隔の間に、クロック信号ＣＬの４つのパルスが生
じる（クロック信号ライン６６）。更に、各変調間隔Ｔ
の４分の１（１／４間隔）の間にそれぞれ１つづつ、合
計４つの連続的な位相信号パルスＰ１... Ｐ４が与えら
れる。ライン６７Ａ... ６７Ｄにそれぞれ供給される２
進の選択器信号Ｓ１... Ｓ４は、これらの４つの位相パ
ルスを表す。これらの位相パルスは、各レジスタのロー
ドを選択的に制御するためと、各変調間隔Ｔの１／４間
隔の間に選択器出力で各１つの入力が現れるように、そ
れぞれが４つの入力及び１つの出力を有する幾つかの選
択器を制御するために供給されるものである。
【００３３】図３及び図４の等化器は、５つの６ビット
・レジスタＲＸ０... ＲＸ４から成る遅延ライン６９
（図２の遅延ライン配列３５に相当）を備えている。こ
れらのレジスタは、入力２３へ供給される量子化受信入
力サンプル ｘn q を記憶する。各入力サンプルをレジス
タＲＸ０へ記憶し且つ他のレジスタを通してシフトする
動作は、ライン６７Ｃに生ぜられる選択器信号Ｓ３の位
相パルスＰ３によって、各サンプリング期間の間に一度
だけ行われる。
・レジスタＲＸ０... ＲＸ４から成る遅延ライン６９
（図２の遅延ライン配列３５に相当）を備えている。こ
れらのレジスタは、入力２３へ供給される量子化受信入
力サンプル ｘn q を記憶する。各入力サンプルをレジス
タＲＸ０へ記憶し且つ他のレジスタを通してシフトする
動作は、ライン６７Ｃに生ぜられる選択器信号Ｓ３の位
相パルスＰ３によって、各サンプリング期間の間に一度
だけ行われる。
【００３４】遅延ライン・レジスタの各ビットは、ｂ０
（最下位ビット）からｂ５（最上位ビット）まで番号付
けられる。出力ラインは、５つのレジスタの第１のビッ
トｂ０がライン７１Ａに、５つのレジスタの第３のビッ
トｂ２がライン７１Ｂに、５つのレジスタの第５のビッ
トｂ４がライン７１Ｃに現れるように、配列されてい
る。同様に、５つのレジスタからの５ビットｂ１、ｂ３
及びｂ５は、ライン７１Ｄ、７１Ｅ及び７１Ｆにそれぞ
れ現れる。この配列は表１に記載されている。
（最下位ビット）からｂ５（最上位ビット）まで番号付
けられる。出力ラインは、５つのレジスタの第１のビッ
トｂ０がライン７１Ａに、５つのレジスタの第３のビッ
トｂ２がライン７１Ｂに、５つのレジスタの第５のビッ
トｂ４がライン７１Ｃに現れるように、配列されてい
る。同様に、５つのレジスタからの５ビットｂ１、ｂ３
及びｂ５は、ライン７１Ｄ、７１Ｅ及び７１Ｆにそれぞ
れ現れる。この配列は表１に記載されている。
【表１】
【００３５】ライン７１Ａ、７１Ｂ及び７１Ｃは、選択
器７３の３つの入力へ接続されている。選択器７３は、
ライン６７Ａ／Ｂ／Ｄを介して、３つの選択器信号Ｓ
１、Ｓ２及びＳ４を受け取る。その結果、各変調間隔の
４つの１／４間隔の内の３つの１／４間隔の間に、５ビ
ット入力グループの１つが選択される。次に、レジスタ
ＲＸ０、ＲＸ１、ＲＸ３及びＲＸ４の４つの対応ビット
がライン７７上で利用可能となり、レジスタＲＸ２の対
応ビットｂｃ−Ａがライン７９上で利用可能となる。Ｘ
ＯＲ回路８１内では、ライン７７上の４ビットの各々
が、ライン７９上のビットｂｃ−Ａと論理的に結合され
る。その結果に相当する４ビット・グループは、クロッ
ク間隔につき一度だけ、レジスタＲＡ（８３）に記憶さ
れ、そして等化器ルックアップ値のルックアップ・テー
ブルを含む２重ポート式ランダム・アクセス・メモリ
（ＲＡＭ８９）用のアドレスとして、ライン８７上で利
用可能となる。
器７３の３つの入力へ接続されている。選択器７３は、
ライン６７Ａ／Ｂ／Ｄを介して、３つの選択器信号Ｓ
１、Ｓ２及びＳ４を受け取る。その結果、各変調間隔の
４つの１／４間隔の内の３つの１／４間隔の間に、５ビ
ット入力グループの１つが選択される。次に、レジスタ
ＲＸ０、ＲＸ１、ＲＸ３及びＲＸ４の４つの対応ビット
がライン７７上で利用可能となり、レジスタＲＸ２の対
応ビットｂｃ−Ａがライン７９上で利用可能となる。Ｘ
ＯＲ回路８１内では、ライン７７上の４ビットの各々
が、ライン７９上のビットｂｃ−Ａと論理的に結合され
る。その結果に相当する４ビット・グループは、クロッ
ク間隔につき一度だけ、レジスタＲＡ（８３）に記憶さ
れ、そして等化器ルックアップ値のルックアップ・テー
ブルを含む２重ポート式ランダム・アクセス・メモリ
（ＲＡＭ８９）用のアドレスとして、ライン８７上で利
用可能となる。
【００３６】同様に、遅延ライン出力７１Ｄ、７１Ｅ及
び７１Ｆに現れる諸ビットが、選択器９１によって選択
される。出力ライン９３、９５上で利用可能となるこれ
らのビットは、ＸＯＲ回路９７内で論理的に結合され、
各クロック期間に一度だけ、レジスタＲＢ（９９）に記
憶され、ライン１０１上のアドレスとして利用可能とな
る。
び７１Ｆに現れる諸ビットが、選択器９１によって選択
される。出力ライン９３、９５上で利用可能となるこれ
らのビットは、ＸＯＲ回路９７内で論理的に結合され、
各クロック期間に一度だけ、レジスタＲＢ（９９）に記
憶され、ライン１０１上のアドレスとして利用可能とな
る。
【００３７】かくて、各サンプリング間隔の３つの１／
４間隔の間、即ちＳ４、Ｓ１及びＳ２によって定義され
る間、１対のアドレスＡ及びＢが利用可能になる。これ
らの２つのアドレスによって指定された記憶値がルック
アップ・テーブルから取り出され、ライン１０３及び１
０５を介して、レジスタＲ１（１０７）及びＲ２（１０
９）へそれぞれ供給される。これらのテーブル・ルック
アップ値は、それぞれ１２ビットの長さを有する。
４間隔の間、即ちＳ４、Ｓ１及びＳ２によって定義され
る間、１対のアドレスＡ及びＢが利用可能になる。これ
らの２つのアドレスによって指定された記憶値がルック
アップ・テーブルから取り出され、ライン１０３及び１
０５を介して、レジスタＲ１（１０７）及びＲ２（１０
９）へそれぞれ供給される。これらのテーブル・ルック
アップ値は、それぞれ１２ビットの長さを有する。
【００３８】本発明の重要な特徴は、ルックアップ・テ
ーブルから取り出された値の内の単一の値を、選択及び
更新することである。このため、レジスタＲＸ０に記憶
された第１のビットｂ０は、ライン１１１上で制御ビッ
トｚ（０）として独立に利用可能となり、レジスタＲＸ
１に記憶された第１のビットｂ０は、ライン１１３上で
制御ビットｚ（１）として独立に利用可能となる。これ
らの制御ビットも、表１に示されている。
ーブルから取り出された値の内の単一の値を、選択及び
更新することである。このため、レジスタＲＸ０に記憶
された第１のビットｂ０は、ライン１１１上で制御ビッ
トｚ（０）として独立に利用可能となり、レジスタＲＸ
１に記憶された第１のビットｂ０は、ライン１１３上で
制御ビットｚ（１）として独立に利用可能となる。これ
らの制御ビットも、表１に示されている。
【００３９】更新済みの１つのルックアップ・テーブル
値を後で再記憶するために、ＲＡＭ８９内のルックアッ
プ・テーブルをアドレスすべくライン８７及び１０１上
で利用可能となった６つのアドレスの内の１つのアドレ
スが、選択され且つ遅延される。各アドレス対Ａ／Ｂを
受け取る選択器１１５は、ライン１１１上の制御ビット
ｚ（０）の２進値に依存して、当該アドレス対の内の１
つのアドレスを選択する。各サンプリング間隔の間に発
生された６つのアドレスの内の１つのアドレス（遅延ラ
インに記憶されたサンプルの最上位ビット又は第２の上
位ビットによって発生されたアドレスに相当する）が、
位相パルスＰ４の制御の下で、遅延レジスタＲ１２（１
１７）に記憶され、次の変調間隔の間に遅延レジスタＲ
１３（１１９）へシフトされ、次いでライン１２１を介
して選択器９１の４番目の入力へ転送される。この場
合、選択器９１は、ライン１２２を介して、論理値１へ
セットされた第の５ビットも受け取る。従って、選択器
信号Ｓ３によって表される１／４間隔Ｐ３の間に、選択
器９１によってゲートされたアドレスは、ルックアップ
・テーブルへ更新値を書き込むためのライン１０１上の
アドレスｉｚとして、１／４間隔Ｐ４の間に利用可能と
なる（ルックアップ・テーブルからいかなる値も読み取
られない場合）。
値を後で再記憶するために、ＲＡＭ８９内のルックアッ
プ・テーブルをアドレスすべくライン８７及び１０１上
で利用可能となった６つのアドレスの内の１つのアドレ
スが、選択され且つ遅延される。各アドレス対Ａ／Ｂを
受け取る選択器１１５は、ライン１１１上の制御ビット
ｚ（０）の２進値に依存して、当該アドレス対の内の１
つのアドレスを選択する。各サンプリング間隔の間に発
生された６つのアドレスの内の１つのアドレス（遅延ラ
インに記憶されたサンプルの最上位ビット又は第２の上
位ビットによって発生されたアドレスに相当する）が、
位相パルスＰ４の制御の下で、遅延レジスタＲ１２（１
１７）に記憶され、次の変調間隔の間に遅延レジスタＲ
１３（１１９）へシフトされ、次いでライン１２１を介
して選択器９１の４番目の入力へ転送される。この場
合、選択器９１は、ライン１２２を介して、論理値１へ
セットされた第の５ビットも受け取る。従って、選択器
信号Ｓ３によって表される１／４間隔Ｐ３の間に、選択
器９１によってゲートされたアドレスは、ルックアップ
・テーブルへ更新値を書き込むためのライン１０１上の
アドレスｉｚとして、１／４間隔Ｐ４の間に利用可能と
なる（ルックアップ・テーブルからいかなる値も読み取
られない場合）。
【００４０】レジスタＲ１に記憶され且つ出力ライン１
２３に現れる処の、１２ビットのルックアップ・テーブ
ル出力値ＶＬ−Ａは、ＸＯＲ回路１２９内で、ライン７
９からの対応ビットｂｃ−Ａ（クロック信号ＣＬの制御
の下で、１対の遅延素子１２５によって遅延された後
に、ライン１２７上に現れるもの）とそれぞれ論理的に
結合される。除算器１３０内で除数２による除算を行う
とともに、符号を拡張した後、その結果は、ライン１３
１を介して加算器１３３の１４ビット入力として現れ
る。同様に、レジスタＲ２に記憶され且つライン１３７
上で利用可能な出力値ＶＬ−Ｂの各ビットは、ＸＯＲ回
路１４３内で、ライン９５からの対応ビットｂｃ−Ｂ
（１対の遅延素子１３９によって遅延された後に、ライ
ン１４１上に現れるもの）と論理的に結合された後に、
その結果は符号を拡張され、ライン１４５を介して加算
器１３３の第２の入力として現れる。
２３に現れる処の、１２ビットのルックアップ・テーブ
ル出力値ＶＬ−Ａは、ＸＯＲ回路１２９内で、ライン７
９からの対応ビットｂｃ−Ａ（クロック信号ＣＬの制御
の下で、１対の遅延素子１２５によって遅延された後
に、ライン１２７上に現れるもの）とそれぞれ論理的に
結合される。除算器１３０内で除数２による除算を行う
とともに、符号を拡張した後、その結果は、ライン１３
１を介して加算器１３３の１４ビット入力として現れ
る。同様に、レジスタＲ２に記憶され且つライン１３７
上で利用可能な出力値ＶＬ−Ｂの各ビットは、ＸＯＲ回
路１４３内で、ライン９５からの対応ビットｂｃ−Ｂ
（１対の遅延素子１３９によって遅延された後に、ライ
ン１４１上に現れるもの）と論理的に結合された後に、
その結果は符号を拡張され、ライン１４５を介して加算
器１３３の第２の入力として現れる。
【００４１】加算器１３３の出力値（１４７）の内の上
位１２ビットは、図４のレジスタＲ３（１４９）に記憶
された後、ライン１５１上で利用可能となる。これらの
ビットは、クロック信号ＣＬの次のパルスでレジスタＲ
４（１５３）に記憶され、ライン１５５上で利用可能と
なる。
位１２ビットは、図４のレジスタＲ３（１４９）に記憶
された後、ライン１５１上で利用可能となる。これらの
ビットは、クロック信号ＣＬの次のパルスでレジスタＲ
４（１５３）に記憶され、ライン１５５上で利用可能と
なる。
【００４２】レジスタＲ１及びＲ２に記憶され且つライ
ン１２３／１３７上で利用可能となる２つのルックアッ
プ・テーブル出力値ＶＬ−Ａ及びＶＬ−Ｂと、ライン１
２７／１４１上で利用可能となる対応する単一ビットｂ
ｃ−Ａ及びｂｃ−Ｂ（以下、“コンパニオン”単一ビッ
トと称する）が、選択器１５７へ供給される。この場
合、選択器１５７は、制御ビットｚ（０）の値に依存し
て、これらの２つの値の内の１つ及びそのコンパニオン
単一ビットを選択する。６つの値ＶＬ−Ａ／ＶＬ−Ｂの
内の選択された１つ及びそのコンパニオン単一ビットｂ
ｃｓ（選択されたコンパニオン・ビット）は、ライン１
５９上で利用可能となり、ライン６７Ａを介して供給さ
れる選択器信号Ｓ１の位相パルスＰ１の制御の下で、各
変調間隔の間にレジスタＲ９（１６１）に記憶される。
ライン１６３上で利用可能な選択値ｄn は、次の変調間
隔の間に、図４のレジスタＲ１０（１６５）へ転送され
る。次いで、この値（遅延ラインに記憶されたサンプル
の最上位ビット又は第２の最上位ビットの何れかによっ
て選択された値に対応するもの）は、ライン１６７上で
利用可能となり、そのコンパニオン単一ビットｂｃｓは
ライン１６９上で利用可能となる。
ン１２３／１３７上で利用可能となる２つのルックアッ
プ・テーブル出力値ＶＬ−Ａ及びＶＬ−Ｂと、ライン１
２７／１４１上で利用可能となる対応する単一ビットｂ
ｃ−Ａ及びｂｃ−Ｂ（以下、“コンパニオン”単一ビッ
トと称する）が、選択器１５７へ供給される。この場
合、選択器１５７は、制御ビットｚ（０）の値に依存し
て、これらの２つの値の内の１つ及びそのコンパニオン
単一ビットを選択する。６つの値ＶＬ−Ａ／ＶＬ−Ｂの
内の選択された１つ及びそのコンパニオン単一ビットｂ
ｃｓ（選択されたコンパニオン・ビット）は、ライン１
５９上で利用可能となり、ライン６７Ａを介して供給さ
れる選択器信号Ｓ１の位相パルスＰ１の制御の下で、各
変調間隔の間にレジスタＲ９（１６１）に記憶される。
ライン１６３上で利用可能な選択値ｄn は、次の変調間
隔の間に、図４のレジスタＲ１０（１６５）へ転送され
る。次いで、この値（遅延ラインに記憶されたサンプル
の最上位ビット又は第２の最上位ビットの何れかによっ
て選択された値に対応するもの）は、ライン１６７上で
利用可能となり、そのコンパニオン単一ビットｂｃｓは
ライン１６９上で利用可能となる。
【００４３】選択器１７１は、入力ライン１５１及び１
５５を介して、レジスタＲ３及びレジスタＲ４の内容を
受け取り、また他の入力ライン１７３を介して、訂正項
（後述）を受け取り、選択器信号Ｓ１... Ｓ４の制御の
下で、変調間隔ごとにそれらの各１つを順次に選択する
とともに、ライン１７５を介してレジスタＲ５（１７
７）に記憶する。同様に、選択器１７９は、入力ライン
１８１を介して、レジスタＲ４の内容を除算器１８３内
で除数４により除算した値を受け取り、入力ライン１６
７を介して、レジスタＲ１０の内容を受け取り、他の入
力ライン１８５を介して、ライン１８７上の出力値（後
述）から発生され且つ除算器１８９内で除数４により除
算した入力値を受け取り、一の変調間隔の間に、それら
の各１つを順次に選択するとともに、ライン１９１を介
してレジスタＲ６（１９３）に記憶する。
５５を介して、レジスタＲ３及びレジスタＲ４の内容を
受け取り、また他の入力ライン１７３を介して、訂正項
（後述）を受け取り、選択器信号Ｓ１... Ｓ４の制御の
下で、変調間隔ごとにそれらの各１つを順次に選択する
とともに、ライン１７５を介してレジスタＲ５（１７
７）に記憶する。同様に、選択器１７９は、入力ライン
１８１を介して、レジスタＲ４の内容を除算器１８３内
で除数４により除算した値を受け取り、入力ライン１６
７を介して、レジスタＲ１０の内容を受け取り、他の入
力ライン１８５を介して、ライン１８７上の出力値（後
述）から発生され且つ除算器１８９内で除数４により除
算した入力値を受け取り、一の変調間隔の間に、それら
の各１つを順次に選択するとともに、ライン１９１を介
してレジスタＲ６（１９３）に記憶する。
【００４４】レジスタＲ５及びＲ６に記憶された値は、
ライン１９５及び１９７を介して、それぞれ加算器１９
９へ供給される。ライン２０１で利用可能となるその出
力は、次のクロック・パルスで以てレジスタＲ７（２０
３）に記憶される。ライン２０５上の１２ビット出力値
の内の上位８ビット（２０５Ａ）は、（選択器信号Ｓ１
の位相パルスＰ１により）各サンプリング間隔につき１
回だけ、等化器出力ｙn としてレジスタＲＹ（２０７）
に記憶される。この値は、ライン２７を介して、等化器
出力として供給される。また、１／４間隔の１つの間
に、ライン２０５上の１２ビット出力値は、（等化器の
次の出力値を累算するための中間ステップとして）ライ
ン１８７及び除算器１８９を介して選択器１７９の入力
１８５へ帰還される。
ライン１９５及び１９７を介して、それぞれ加算器１９
９へ供給される。ライン２０１で利用可能となるその出
力は、次のクロック・パルスで以てレジスタＲ７（２０
３）に記憶される。ライン２０５上の１２ビット出力値
の内の上位８ビット（２０５Ａ）は、（選択器信号Ｓ１
の位相パルスＰ１により）各サンプリング間隔につき１
回だけ、等化器出力ｙn としてレジスタＲＹ（２０７）
に記憶される。この値は、ライン２７を介して、等化器
出力として供給される。また、１／４間隔の１つの間
に、ライン２０５上の１２ビット出力値は、（等化器の
次の出力値を累算するための中間ステップとして）ライ
ン１８７及び除算器１８９を介して選択器１７９の入力
１８５へ帰還される。
【００４５】図３及び図４に示された等化器の他の回路
は、サンプリング間隔ごとに、単一のルックアップ・テ
ーブル値を更新するために使用される。レジスタＲ７に
記憶され且つライン２０５上で利用可能な値の上位８ビ
ット（２０５Ａ）は、図６に一層詳細に示されている、
訂正項発生器２０９へ転送される。また、この訂正項発
生器は、（レジスタＲ９から）ライン１６９上を介して
選択された単一ビットｂｃｓを受け取るとともに、ライ
ン１１３を介して制御ビットｚ（１）を受け取る。出力
ライン２１１に現れる発生済みの訂正項 −Δｄn は、
選択器信号Ｓ１の位相パルスＰ１の制御の下で、変調間
隔につき１回だけ、レジスタＲ１１（２１３）に記憶さ
れる。この発生済みの訂正項 −Δｄn は、選択器１７
１の入力としてライン１７３上で利用可能となる。変調
間隔につき１回だけ、レジスタＲ１０に記憶された値
ｄn（これは、１変調間隔の間に選択された６つの値の
内の選択された１つである）及び訂正項発生器２０９に
よって供給された訂正項が、選択器１７１／１７９によ
ってゲートされ、加算器１９９内で加算されるようにレ
ジスタＲ５及びＲ６を介して転送される。次いで、その
結果は、ライン２０５上で更新項として利用可能とな
る。
は、サンプリング間隔ごとに、単一のルックアップ・テ
ーブル値を更新するために使用される。レジスタＲ７に
記憶され且つライン２０５上で利用可能な値の上位８ビ
ット（２０５Ａ）は、図６に一層詳細に示されている、
訂正項発生器２０９へ転送される。また、この訂正項発
生器は、（レジスタＲ９から）ライン１６９上を介して
選択された単一ビットｂｃｓを受け取るとともに、ライ
ン１１３を介して制御ビットｚ（１）を受け取る。出力
ライン２１１に現れる発生済みの訂正項 −Δｄn は、
選択器信号Ｓ１の位相パルスＰ１の制御の下で、変調間
隔につき１回だけ、レジスタＲ１１（２１３）に記憶さ
れる。この発生済みの訂正項 −Δｄn は、選択器１７
１の入力としてライン１７３上で利用可能となる。変調
間隔につき１回だけ、レジスタＲ１０に記憶された値
ｄn（これは、１変調間隔の間に選択された６つの値の
内の選択された１つである）及び訂正項発生器２０９に
よって供給された訂正項が、選択器１７１／１７９によ
ってゲートされ、加算器１９９内で加算されるようにレ
ジスタＲ５及びＲ６を介して転送される。次いで、その
結果は、ライン２０５上で更新項として利用可能とな
る。
【００４６】ライン２０５からの更新項を２つの予め選
択された制限値の間に制限するために、制限器２１５が
設けられる。その結果に相当する更新済みのルックアッ
プ・テーブル値ｄn+1 が、選択器信号Ｓ４の位相パルス
Ｐ４の制御の下で、レジスタＲ８（２１７）に記憶され
る。レジスタＲ８の内容は、ライン２１９を介してＲＡ
Ｍ８９の入力として転送され、その時点でライン１０１
上で利用可能なアドレスの制御の下で、そこに記憶され
て、以前に選択されたルックアップ・テーブル値 ｄn
と置き換わる。
択された制限値の間に制限するために、制限器２１５が
設けられる。その結果に相当する更新済みのルックアッ
プ・テーブル値ｄn+1 が、選択器信号Ｓ４の位相パルス
Ｐ４の制御の下で、レジスタＲ８（２１７）に記憶され
る。レジスタＲ８の内容は、ライン２１９を介してＲＡ
Ｍ８９の入力として転送され、その時点でライン１０１
上で利用可能なアドレスの制御の下で、そこに記憶され
て、以前に選択されたルックアップ・テーブル値 ｄn
と置き換わる。
【００４７】要約すると、この等化器は、ルックアップ
・テーブル値を選択するアドレスを発生するために記憶
された受信サンプルのビットを利用するとともに、変調
間隔ごとに１つの等化器出力 ｙn を発生するためにこ
れらのテーブル値を結合する。更に、この等化器は、１
つの出力値 ｙn を形成するために選択されたルックア
ップ・テーブル値の１つの値 ｄn を選択し、その出力
に依存して ｄn のための訂正項 −Δｄn を発生し、ｄ
n へ当該訂正項を加算し、その結果を２つの所定の制限
値の間に制限するとともに、選択されたテーブル値 ｄ
n を置き換えるための更新テーブル値 ｄn+1 として、
その値を再記憶する。
・テーブル値を選択するアドレスを発生するために記憶
された受信サンプルのビットを利用するとともに、変調
間隔ごとに１つの等化器出力 ｙn を発生するためにこ
れらのテーブル値を結合する。更に、この等化器は、１
つの出力値 ｙn を形成するために選択されたルックア
ップ・テーブル値の１つの値 ｄn を選択し、その出力
に依存して ｄn のための訂正項 −Δｄn を発生し、ｄ
n へ当該訂正項を加算し、その結果を２つの所定の制限
値の間に制限するとともに、選択されたテーブル値 ｄ
n を置き換えるための更新テーブル値 ｄn+1 として、
その値を再記憶する。
【００４８】図６には、図４の訂正項発生器２０９が一
層詳細に示されている。訂正項発生器２０９は、レジス
タＲ７（最上位８ビット）からライン２０５Ａを介し
て、現在の等化器出力値 ｙn を受け取る。また、訂正
項発生器２０９は、ライン１１３上の制御信号 ｚ
（１）を受け取るとともに、ライン１６９を介して、式
（１７）に記述されている値 ｘn-k0 (B-zn) を表す処
の、選択された単一ビットｂｃｓを受け取る。
層詳細に示されている。訂正項発生器２０９は、レジス
タＲ７（最上位８ビット）からライン２０５Ａを介し
て、現在の等化器出力値 ｙn を受け取る。また、訂正
項発生器２０９は、ライン１１３上の制御信号 ｚ
（１）を受け取るとともに、ライン１６９を介して、式
（１７）に記述されている値 ｘn-k0 (B-zn) を表す処
の、選択された単一ビットｂｃｓを受け取る。
【００４９】選択器２２５は、訂正項発生器２０９の出
力２１１に訂正項 −Δｄn を供給するため、２つの制
御入力２３３及び２３５へそれぞれ供給される２つの２
進制御信号 ａ1,n 及び ａ2,n の制御の下で、入力２２
７、２２９及び２３１に現れる３つの入力値の内の１つ
を選択する。
力２１１に訂正項 −Δｄn を供給するため、２つの制
御入力２３３及び２３５へそれぞれ供給される２つの２
進制御信号 ａ1,n 及び ａ2,n の制御の下で、入力２２
７、２２９及び２３１に現れる３つの入力値の内の１つ
を選択する。
【００５０】図７には、ｘn-k0 (B-zn) ＝ １ 及び Ｍ
＝ ４について、ｙn の関数としての訂正項 Δｄn が示
されている。
＝ ４について、ｙn の関数としての訂正項 Δｄn が示
されている。
【００５１】制御信号 ａ1,n は、次のようにして発生
される。ライン２０５Ａ上の入力値ｙn を受け取る７レ
ベル決定素子２３７によって、推定記号が得られる。図
８には、７レベル決定素子２３７の特性が示されてい
る。減算器２４１は、ライン２３９上に現れる推定記号
＾ｂn を入力値 ｙn から減算して、その出力２４３に
推定誤差値 ＾ｅn を供給する。この推定誤差値は、２
レベル決定素子２４５へ供給され、そこで当該誤差値と
第１のしきい値 ｔ1 とが比較されて、ライン２３３上
に２進制御信号 ａ1,n が得られる。図９には、２レベ
ル決定素子２４５の特性が示されている。
される。ライン２０５Ａ上の入力値ｙn を受け取る７レ
ベル決定素子２３７によって、推定記号が得られる。図
８には、７レベル決定素子２３７の特性が示されてい
る。減算器２４１は、ライン２３９上に現れる推定記号
＾ｂn を入力値 ｙn から減算して、その出力２４３に
推定誤差値 ＾ｅn を供給する。この推定誤差値は、２
レベル決定素子２４５へ供給され、そこで当該誤差値と
第１のしきい値 ｔ1 とが比較されて、ライン２３３上
に２進制御信号 ａ1,n が得られる。図９には、２レベ
ル決定素子２４５の特性が示されている。
【００５２】制御信号 ａ2,n は、次のようにして発生
される。他の２レベル決定素子２４７内で、入力値 ｙ
n と第２のしきい値 ｔ2 とが比較されて、ライン２３
５上に２進制御信号 ａ2,n が得られる。図１０には、
２レベル決定素子２４７の特性が示されている。
される。他の２レベル決定素子２４７内で、入力値 ｙ
n と第２のしきい値 ｔ2 とが比較されて、ライン２３
５上に２進制御信号 ａ2,n が得られる。図１０には、
２レベル決定素子２４７の特性が示されている。
【００５３】選択器２２５の３つの入力値は、次のよう
にして発生される。２の累乗ユニット２４９内で、ライ
ン１１３上の制御値 ｚ（１）が使用され、ライン２５
１、２５３及び２５５上に３つの項 −２zn 、−
２-zn 、２zn がそれぞれ発生される。３つの定数
α1，α2，α3 は、レジスタ２５７、２５９及び２６１
によってそれぞれ供給される。ライン２５１に現れる項
は、乗算ユニット２６３内で定数 α1 と乗算されて、
ライン２２７上に値 ｄ1,n が得られる。この値は、選
択器２２５の第１の入力へ供給される。
にして発生される。２の累乗ユニット２４９内で、ライ
ン１１３上の制御値 ｚ（１）が使用され、ライン２５
１、２５３及び２５５上に３つの項 −２zn 、−
２-zn 、２zn がそれぞれ発生される。３つの定数
α1，α2，α3 は、レジスタ２５７、２５９及び２６１
によってそれぞれ供給される。ライン２５１に現れる項
は、乗算ユニット２６３内で定数 α1 と乗算されて、
ライン２２７上に値 ｄ1,n が得られる。この値は、選
択器２２５の第１の入力へ供給される。
【００５４】ライン２５３上に現れる項は、乗算ユニッ
ト２６５内で定数 α2 と乗算され、その結果は、乗算
ユニット２６７内で、ライン２４３上に現れる誤差値
＾ｅnと乗算されて、ライン２６９上に中間項を発生す
る。この中間項は、乗算ユニット２７１内で、ライン１
６９上に現れる選択済みの単一ビットｂｃｓと乗算さ
れ、かくてライン２２９上に選択器２２５の第２の入力
として値 ｄ2,n が得られる。ｂｃｓは、２進関数 ｘ
n-k0 (B-zn) に対応する単一ビットであるから、乗算器
２７１はＸＯＲ回路である。
ト２６５内で定数 α2 と乗算され、その結果は、乗算
ユニット２６７内で、ライン２４３上に現れる誤差値
＾ｅnと乗算されて、ライン２６９上に中間項を発生す
る。この中間項は、乗算ユニット２７１内で、ライン１
６９上に現れる選択済みの単一ビットｂｃｓと乗算さ
れ、かくてライン２２９上に選択器２２５の第２の入力
として値 ｄ2,n が得られる。ｂｃｓは、２進関数 ｘ
n-k0 (B-zn) に対応する単一ビットであるから、乗算器
２７１はＸＯＲ回路である。
【００５５】ライン２５５上の項は、乗算ユニット２７
３内で、第３の定数 α3 と乗算されて、ライン２３１
上に選択器２２５の第３の入力として値 ｄ3,n が得ら
れる。
３内で、第３の定数 α3 と乗算されて、ライン２３１
上に選択器２２５の第３の入力として値 ｄ3,n が得ら
れる。
【００５６】もし、３つの定数 α1，α2，α3 が正の
整数で、しかも２の累乗であるように選択されるのであ
れば、レジスタ２５７、２５９及び２６１は不要であ
り、乗算ユニット２６３、２６５、２６７、２７１及び
２７３を、単なるシフト・ユニットで置き換えることが
できる。従って、等化器は、乗算器が無くても実現する
ことができる。
整数で、しかも２の累乗であるように選択されるのであ
れば、レジスタ２５７、２５９及び２６１は不要であ
り、乗算ユニット２６３、２６５、２６７、２７１及び
２７３を、単なるシフト・ユニットで置き換えることが
できる。従って、等化器は、乗算器が無くても実現する
ことができる。
【００５７】Ｅ）等化器及び更新手段の演算 表２及び表３は、３つの連続的な変調間隔 Ｔn ... Ｔ
n+2 の順次の１／４間隔における、種々のレジスタ（Ｒ
Ｘ１ ... ＲＸ５，Ｒ１ ... Ｒ１３，ＲＹ）の内容をリ
ストすることにより、前述した等化器の順次動作ステッ
プを示している。表２及び表３の各列は、位相パルスを
示すＰ１／Ｐ２／Ｐ３／Ｐ４行内の“１”によって示さ
れるように、１つの１／４間隔を表している。
n+2 の順次の１／４間隔における、種々のレジスタ（Ｒ
Ｘ１ ... ＲＸ５，Ｒ１ ... Ｒ１３，ＲＹ）の内容をリ
ストすることにより、前述した等化器の順次動作ステッ
プを示している。表２及び表３の各列は、位相パルスを
示すＰ１／Ｐ２／Ｐ３／Ｐ４行内の“１”によって示さ
れるように、１つの１／４間隔を表している。
【表２】
【表３】
【００５８】５つのレジスタＲＸ１ ... ＲＸ５から成
る等化器の遅延ラインは、最初に、５つの連続的な入力
サンプル ｘn q ... ｘn-4 q を保持する。第１の変調間
隔 Ｔn の中間で、新しい入力値 ｘn+1 q がレジスタＲ
Ｘ１の箇所で遅延ラインへ入力され、他の値がシフトさ
れ、最も古い値がドロップされる。同様に、続く各変調
間隔の中間で、入力及びシフト動作が生じる。
る等化器の遅延ラインは、最初に、５つの連続的な入力
サンプル ｘn q ... ｘn-4 q を保持する。第１の変調間
隔 Ｔn の中間で、新しい入力値 ｘn+1 q がレジスタＲ
Ｘ１の箇所で遅延ラインへ入力され、他の値がシフトさ
れ、最も古い値がドロップされる。同様に、続く各変調
間隔の中間で、入力及びシフト動作が生じる。
【００５９】或る変調間隔の最初に遅延ラインに記憶さ
れた全てのサンプルのビットは、６つのアドレスｉ１
... ｉ６を発生するために、対応ビットの６グループ
で使用される。これらのアドレスは、表２に示されるよ
うに、３つの連続的な１／４間隔の間に、２つのレジス
タＲＡ及びＲＢ内で利用可能である。各アドレス対は、
（１／４間隔の遅れを以て）その時点でレジスタＲ１及
びＲ２内で利用可能な、２つのルックアップ・テーブル
値をそれぞれ取り出すために使用される。各対の値（例
えば、図３のＶＬ−Ａ及びＶＬ−Ｂ）は、シフト素子内
で、第１の値、例えば ｄ（ｉ１）を除数２で除算し、
その結果を第２の値、例えば ｄ（ｉ２）へ加算して、
中間値Ｊ１が得られ、そしてこの中間値Ｊ１が次の１／
４間隔の間にレジスタＲ３に記憶される。かくて、表２
に示されるように、連続的な１／４間隔の間に、３つの
中間値Ｊ１、Ｊ２及びＪ３が、レジスタＲ３内で利用可
能となる。１／４間隔の他の遅れを与えると、これらと
同じ値が、レジスタＲ４内でも利用可能となる。
れた全てのサンプルのビットは、６つのアドレスｉ１
... ｉ６を発生するために、対応ビットの６グループ
で使用される。これらのアドレスは、表２に示されるよ
うに、３つの連続的な１／４間隔の間に、２つのレジス
タＲＡ及びＲＢ内で利用可能である。各アドレス対は、
（１／４間隔の遅れを以て）その時点でレジスタＲ１及
びＲ２内で利用可能な、２つのルックアップ・テーブル
値をそれぞれ取り出すために使用される。各対の値（例
えば、図３のＶＬ−Ａ及びＶＬ−Ｂ）は、シフト素子内
で、第１の値、例えば ｄ（ｉ１）を除数２で除算し、
その結果を第２の値、例えば ｄ（ｉ２）へ加算して、
中間値Ｊ１が得られ、そしてこの中間値Ｊ１が次の１／
４間隔の間にレジスタＲ３に記憶される。かくて、表２
に示されるように、連続的な１／４間隔の間に、３つの
中間値Ｊ１、Ｊ２及びＪ３が、レジスタＲ３内で利用可
能となる。１／４間隔の他の遅れを与えると、これらと
同じ値が、レジスタＲ４内でも利用可能となる。
【００６０】レジスタＲ３、Ｒ４と、Ｒ５、Ｒ６、Ｒ７
との間の選択的な転送動作により、その幾つかが、除数
４によって中間的に除算されて、第２の変調間隔 Ｔ
n+1 の終わりには、レジスタＲ７（表３）内で、出力値
ｙn を表す量が得られる（尤も、等化器出力の最終的
な８ビット精度の代わりに、１２ビット精度を有す
る）。レジスタＲ７内のこの値は、３つの中間値Ｊ１、
Ｊ２及びＪ３の“重み付け”された和、即ちＪ３＋Ｊ２
／４＋Ｊ１／１６（又はｄ（ｉ６）＋ｄ（ｉ５）／２＋
ｄ（ｉ４）／４＋ｄ（ｉ３）／８＋ｄ（ｉ２）／１６＋
ｄ（ｉ１）／３２）である。次の変調間隔 Ｔn+2 の最
初から、値 ｙn（８ビット）が出力レジスタＲＹ内で利
用可能となる。
との間の選択的な転送動作により、その幾つかが、除数
４によって中間的に除算されて、第２の変調間隔 Ｔ
n+1 の終わりには、レジスタＲ７（表３）内で、出力値
ｙn を表す量が得られる（尤も、等化器出力の最終的
な８ビット精度の代わりに、１２ビット精度を有す
る）。レジスタＲ７内のこの値は、３つの中間値Ｊ１、
Ｊ２及びＪ３の“重み付け”された和、即ちＪ３＋Ｊ２
／４＋Ｊ１／１６（又はｄ（ｉ６）＋ｄ（ｉ５）／２＋
ｄ（ｉ４）／４＋ｄ（ｉ３）／８＋ｄ（ｉ２）／１６＋
ｄ（ｉ１）／３２）である。次の変調間隔 Ｔn+2 の最
初から、値 ｙn（８ビット）が出力レジスタＲＹ内で利
用可能となる。
【００６１】第２の変調間隔（Ｔn+1）の間及び第３の
変調間隔（Ｔn+2）の間には、６つのルックアップ値 ｄ
（ｉ１）．．．ｄ（ｉ６）から選択された１つが、値
ｄn としてレジスタＲ９及びＲ１０内でそれぞれ利用可
能である。関連するアドレスｉｚは、１／４間隔が進行
する際に、レジスタＲ１２及びＲ１３内で利用可能であ
る。第３の変調間隔 Ｔn+2 の第２の１／４間隔（Ｐ
２）の間、選択されたルックアップ値 ｄn はレジスタ
Ｒ６内で利用可能となり、関連する訂正項 −Δｄn（表
では−grad（ｎ＋０）で示される）は、レジスタＲ５内
で利用可能となる（表２参照）。これらの両者は、加算
動作によって結合され、その結果は、次の１／４間隔
（Ｐ３）の間に、中間項ＪｄとしてレジスタＲ７内で利
用可能である（表３参照）。この量は、制限器を通過し
た後、次の１／４間隔（Ｐ４）の間に、更新済みのルッ
クアップ値 ｄn+1（表ではｕｄ（ｎ＋０）で示される）
としてレジスタＲ８内で利用可能である。次に、この値
は、選択されたアドレスｉｚ（レジスタＲ１３に記憶さ
れたものであって、レジスタＲＢへ転送され、そこで第
３の変調間隔の最後の１／４間隔（Ｐ４）の間に利用可
能となるもの）を利用して、ルックアップ・テーブルに
記憶される。
変調間隔（Ｔn+2）の間には、６つのルックアップ値 ｄ
（ｉ１）．．．ｄ（ｉ６）から選択された１つが、値
ｄn としてレジスタＲ９及びＲ１０内でそれぞれ利用可
能である。関連するアドレスｉｚは、１／４間隔が進行
する際に、レジスタＲ１２及びＲ１３内で利用可能であ
る。第３の変調間隔 Ｔn+2 の第２の１／４間隔（Ｐ
２）の間、選択されたルックアップ値 ｄn はレジスタ
Ｒ６内で利用可能となり、関連する訂正項 −Δｄn（表
では−grad（ｎ＋０）で示される）は、レジスタＲ５内
で利用可能となる（表２参照）。これらの両者は、加算
動作によって結合され、その結果は、次の１／４間隔
（Ｐ３）の間に、中間項ＪｄとしてレジスタＲ７内で利
用可能である（表３参照）。この量は、制限器を通過し
た後、次の１／４間隔（Ｐ４）の間に、更新済みのルッ
クアップ値 ｄn+1（表ではｕｄ（ｎ＋０）で示される）
としてレジスタＲ８内で利用可能である。次に、この値
は、選択されたアドレスｉｚ（レジスタＲ１３に記憶さ
れたものであって、レジスタＲＢへ転送され、そこで第
３の変調間隔の最後の１／４間隔（Ｐ４）の間に利用可
能となるもの）を利用して、ルックアップ・テーブルに
記憶される。
【００６２】かくて、変調間隔 Ｔn の最初に等化器の
遅延ラインに記憶されたサンプルに基づいて、次の間隔
Ｔn+1 の終わりに、出力値 ｙn がレジスタＲＹ内で利
用可能になる。次に、後続する変調間隔 Ｔn+2 の終わ
りには、１つの対応する更新済みルックアップ値 ｄ
n+1 がレジスタＲ８内で利用可能となり、これと同時
に、対応するＲＡＭアドレスｉｚが、レジスタＲＢ内で
利用可能になる。
遅延ラインに記憶されたサンプルに基づいて、次の間隔
Ｔn+1 の終わりに、出力値 ｙn がレジスタＲＹ内で利
用可能になる。次に、後続する変調間隔 Ｔn+2 の終わ
りには、１つの対応する更新済みルックアップ値 ｄ
n+1 がレジスタＲ８内で利用可能となり、これと同時
に、対応するＲＡＭアドレスｉｚが、レジスタＲＢ内で
利用可能になる。
【００６３】
【発明の効果】以上のように、本発明の分散算術等化器
は、受信データ信号に関する自己訓練が可能であるか
ら、訓練シーケンスを必要とせず、ハードウェアの複雑
性が軽減される。
は、受信データ信号に関する自己訓練が可能であるか
ら、訓練シーケンスを必要とせず、ハードウェアの複雑
性が軽減される。
【００６４】本明細書において、
【外７】
【外８】
【外９】
【外１０】
【外１１】
【外１２】
【外１３】
【外１４】
【外１５】
【外１６】
【図１】本発明が使用される、パーシャル・レスポンス
・クラスＩＶ型の通信システム又は磁気若しくは光学記
録システムの時間離散モデルを示すブロック図である。
・クラスＩＶ型の通信システム又は磁気若しくは光学記
録システムの時間離散モデルを示すブロック図である。
【図２】本発明に従った適応分散算術等化器の原理を示
す図である。
す図である。
【図３】図２の分散算術等化器の一層詳細なブロック図
である。
である。
【図４】図２の分散算術等化器の一層詳細なブロック図
である。
である。
【図５】図５Ａは、図３及び図４の等化器で使用される
タイミング信号発生器を示すブロック図であり、図５Ｂ
は、かかるタイミング信号のタイミング図である。
タイミング信号発生器を示すブロック図であり、図５Ｂ
は、かかるタイミング信号のタイミング図である。
【図６】図３及び図４の等化器に設けられる訂正項発生
器の詳細を示すブロック図である。
器の詳細を示すブロック図である。
【図７】ｘn-k0 (B-zn)＝１である場合の、等化器の出力
値に対する訂正項の値を示す図である。
値に対する訂正項の値を示す図である。
【図８】図６の訂正項発生器に設けられる７レベル決定
素子の特性図である。
素子の特性図である。
【図９】図６の訂正項発生器に設けられる、しきい値ｔ
１を有する２レベル決定素子の特性図である。
１を有する２レベル決定素子の特性図である。
【図１０】図６の訂正項発生器に設けられる、しきい値
ｔ２を有する２レベル決定素子の特性図である。
ｔ２を有する２レベル決定素子の特性図である。
フロントページの続き (56)参考文献 特開 平２−272881（ＪＰ，Ａ) 特開 平１−149618（ＪＰ，Ａ) 特開 平４−81015（ＪＰ，Ａ) 特開 平４−35113（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 順次に受信される信号サンプル ｘn q を
記憶するための遅延ラインと、等化器特性を決定するテ
ーブル値 ｄn（ｊ）を保持するルックアップ・テーブル
を記憶するためのランダム・アクセス・メモリと、前記
テーブル値の内の選択されたテーブル値を取り出すため
の手段と、前記取り出されたテーブル値を処理して等化
器出力値 ｙn を発生するための手段とから成る、パー
シャル・レスポンス通信又は記憶システムにおけるチャ
ネル等化のための自己訓練式適応等化装置において、 前記テーブル値の更新手段が、 前記遅延ラインに記憶された全てのビットの所定の１つ
（ｚ(０); ｚ(１)）を、２進制御値 ｚn として得るた
めの手段（111、 113）と、 前記２進制御値の制御の下で、前記ルックアップ・テー
ブルから取り出されたテーブル値 ｄn（ｊ）の１つを選
択するための手段（157、 161）と、 前記２進制御値及び前記等化器出力値に応答して、訂正
項 −Δｄn を発生するための手段（209）と、 中間項を得るために、前記選択された１つのテーブル値
ｄn 及び前記訂正項−Δｄn を加算するための手段（1
71、 177、 179、 193、 199、 203）と、 前記中間項を所定の制限値の間に制限して、更新された
テーブル値 ｄn+1 をその出力に供給するための手段（2
15）と、 前記更新されたテーブル値 ｄn+1 を、前記ルックアッ
プ・テーブルに記憶させるための手段（115、 117、 119、
217、 219）とから構成され、 前記訂正項 −Δｄn を発生するための手段（209）が、 前記等化器出力値を、使用中の変調方式によって決定さ
れる記号の目標集合と比較するための手段（237）と、 前記等化器出力値が、前記目標集合の最大の記号Ｍ及び
第１の定数νの和よりも大きい場合、前記２進制御値の
第１の所定関数 ｆ1（ｚn）として、前記訂正項 −Δｄ
n を発生するための第１の発生手段（249、 257、 263）
と、 誤差項 ＾ｅn の絶対値が前記第１の定数νよりも小さ
い場合、前記２進制御値と、２進関数 ｘ
n-k0 (B-zn) と、前記誤差項との第２の所定関数 ｆ
2（ｚn）として、前記訂正項 −Δｄn を発生するため
の第２の発生手段（241、 249、 259、 265、 267、 271）
と、 他のすべての場合に、前記２進制御値の第３の関数 ｆ3
（ｚn）として、前記訂正項 −Δｄn を発生するための
第３の発生手段（249、 261、 273）とを含んでいる、自
己訓練式適応等化装置。 【外１】 - 【請求項２】 前記選択手段（157、 161）が、 ２つの入力グループ（123, 127; 137, 141）及び１つの
制御端子（111）を有する選択器（157）を含み、 前記入力グループの各々が、取り出された１つのテーブ
ル値（ＶＬ−Ａ、ＶＬ−Ｂ）及びそのアドレスを発生す
るために使用された対応する所定のコンパニオン・ビッ
ト（ｂｃ−Ａ、ｂｃ−Ｂ）をそれぞれ受け取り、前記制
御端子が、選択された１つのテーブル値及び対応するコ
ンパニオン・ビットを選択器出力（159）で得るために
前記２進制御値を受け取るように接続され、 更に、所定のタイミング信号パルス（Ｓ１／Ｐ１）の制
御の下で、前記選択されたテーブル値 ｄn として、前
記選択器からの連続出力値の単一の値及びその対応する
コンパニオン・ビットｂｃｓを記憶するためのレジスタ
手段（161）を含んでいる、請求項１記載の自己訓練式
適応等化装置。 - 【請求項３】 前記第１の発生手段（249、 257、 263）
が、 前記２進制御値に応答して、第１の累乗項 −２zn を発
生するための手段（249）と、 第１の２の所定累乗（α1）を前記第１の累乗項と乗算
するための手段（257、263）とを含んでいる、請求項１
記載の自己訓練式適応等化装置。 【外２】 - 【請求項４】 前記第２の発生手段（241、 249、 259、 2
65、 267、 271）が、 前記２進制御値に応答して、第２の累乗項 −２-zn を
発生するための手段（249）と、 第１の中間項を得るために、第２の２の所定累乗
（α2）を前記第２の累乗項と乗算するための手段（25
9、 265）と、 前記等化器出力値 ｙn と、前記比較手段（237）の出力
値 ＾ｂn とから、誤差値 ＾ｅn を発生するための手段
（241）と、 第２の中間項を得るために、前記第１の中間項を前記誤
差値と乗算するための手段（267）と、 前記コンパニオン・ビットｂｃｓに対応する２進関数
ｘn-k0 (B-zn) を前記第２の中間項と乗算するための手
段（271）とを含んでいる、請求項１記載の自己訓練式
適応等化装置。 【外３】 - 【請求項５】 前記第３の発生手段（249、 261、 273）
が、 前記２進制御値に応答して、第３の累乗項 ２zn を発生
するための手段（249）と、 前記第３の累乗項を第３の２の所定累乗 (α3) と乗算
するための手段（261、273）とを含んでいる、請求項１
記載の自己訓練式適応等化装置。 【外４】
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90810828A EP0483439B1 (en) | 1990-10-30 | 1990-10-30 | Self-training adaptive equalization method and apparatus |
| CH90810828.5 | 1990-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227129A JPH04227129A (ja) | 1992-08-17 |
| JPH0793594B2 true JPH0793594B2 (ja) | 1995-10-09 |
Family
ID=8205964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194819A Expired - Lifetime JPH0793594B2 (ja) | 1990-10-30 | 1991-07-09 | 自己訓練式適応等化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5319674A (ja) |
| EP (1) | EP0483439B1 (ja) |
| JP (1) | JPH0793594B2 (ja) |
| DE (1) | DE69020568D1 (ja) |
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|---|---|---|---|---|
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- 1990-10-30 DE DE69020568T patent/DE69020568D1/de not_active Expired - Lifetime
-
1991
- 1991-07-09 JP JP3194819A patent/JPH0793594B2/ja not_active Expired - Lifetime
- 1991-10-22 US US07/781,538 patent/US5319674A/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| US5319674A (en) | 1994-06-07 |
| EP0483439B1 (en) | 1995-06-28 |
| JPH04227129A (ja) | 1992-08-17 |
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