JPH04227129A - 自己訓練式適応等化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ伝送又は記憶の
ためのチャネルの適応等化に関し、特に、等化器特性を
決定する値を含むルックアップ・テーブルを更新するこ
とによって、分散算術等化器を適応させる方法に関する
。更に、部分応答通信又は記憶システムにおけるチャネ
ル等化のための、適応分散算術等化装置のルックアップ
・テーブル更新手段に関する。

【０００２】

【従来の技術】自己訓練適応等化構成は、”ＩＥＥＥ　
Ｔｒａｎｓ．　Ｃｏｍｍ．，　Ｖｏｌ．　ＣＯＭ−２３
，　６７９　〜６８２　頁、１９７５年６月”のサトウ
（Ｙ．　Ｓａｔｏ　）の「多重レベル振幅変調システム
のための自己回復等化方法（Ａ　Ｍｅｔｈｏｄ　ｏｆ　
Ｓｅｌｆ−Ｒｅｃｏｖｅｒｉｎｇ　Ｅｑｕａｌｉｚａｔ
ｉｏｎ　ｆｏｒ　Ｍｕｌｔｉ−Ｌｅｖｅｌ　Ａｍｐｌｉ
ｔｕｄｅ　Ｍｏｄｕｌａｔｉｏｎ　Ｓｙｓｔｅｍｓ　）
」によって知られている。開示された構成では、等化器
係数を更新するために、Ｎ回の乗算及び特定関数ｇｋ　
の演算が必要である。後者は、部分応答クラスＩＶ（Ｐ
ＲＩＶ）信号の場合、ＰＲＩＶチャネルの反転及び２レ
ベルＰＲＩＶ信号の発生を必要とする。更に、記載され
た線型適応等化器は、定常状態において、決定指向適応
等化器に関して、強いタップノイズ（ｔａｐ　ｎｏｉｓ
ｅ　）を受ける。

【０００３】”ＩＥＥＥ　Ｔｒａｎｓ．　Ａｃｏｕｓｔ
ｉｃｓ，　Ｓｐｅｅｃｈ，　Ｓｉｇｎａｌ　Ｐｒｏｃｅ
ｓｓｉｎｇ，　Ｖｏｌ．　ＡＳＳＰ−２２，　４５６　
〜４６２　頁、１９７４年１２月”のペレド（Ａ．　Ｐ
ｅｌｅｄ）らによる「ディジタルフィルタの新しいハー
ドウェアの実現（Ａ　Ｎｅｗ　Ｈａｒｄｗａｒｅ　Ｒｅ
ａｌｉｚａｔｉｏｎ　ｏｆ　Ｄｉｇｉｔａｌ　Ｆｉｌｔ
ｅｒｓ　）」という文献では、新規なフィルタ設計が開
示されている。この新しい技術は、”分散算術”フィル
タ設計として知られるようになった。しかしながら、こ
の文献では、このフィルタの適応等化器としての応用に
関しては全く開示されていない。

【０００４】分散算術構成を使用する適応等化器につい
ては、”ＩＥＥＥ　Ｔｒａｎｓ．　Ａｃｏｕｓｔｉｃｓ
，　Ｓｐｅｅｃｈ，　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉ
ｎｇ，　Ｖｏｌ．　ＡＳＳＰ−３１，　５４１　〜５４
９　頁、１９８３年６月”のコーワン（Ｃ．Ｆ．Ｎ．　
Ｃｏｗａｎ）らによる「メモリ累算器構成を用いるディ
ジタル適応フィルタの理論と実現（Ａ　Ｄｉｇｉｔａｌ
　Ａｄａｐｔｉｖｅ　Ｆｉｌｔｅｒ　Ｕｓｉｎｇ　ａ　
Ｍｅｍｏｒｙ−Ａｃｃｕｍｕｌａｔｏｒ　Ａｒｃｈｉｔ
ｅｃｔｕｒｅ：　Ｔｈｅｏｒｙ　ａｎｄ　Ｒｅａｌｉｚ
ａｔｉｏｎ　）」という文献で記載されている。この文
献で開示されたルックアップ・テーブル値更新構成は、
最小２乗平均アルゴリズムに基づくものであり、自己訓
練モードでの分散算術等化器を使用するための試みは、
全く成されていない。 等化器を訓練するためには、訓練シーケンスの伝送及び
認識が通常必要とされる。

【０００５】

【発明が解決しようとする課題】既知の等化デバイス及
び手順の不利な点を回避するような等化方法及び装置を
有することが望まれている。

【０００６】従って、本発明の目的は、受信データ信号
上で自己訓練するので訓練シーケンスを必要としない、
分散算術技術を使用する等化構成を提供することである
。

【０００７】また本発明の目的は、定常状態でのタップ
ノイズが低い自己訓練適応等化構成を提供することであ
る。

【０００８】更に本発明の目的は、等化装置のためのハ
ードウェア複雑性を減少することのできる自己訓練適応
等化構成を提供することである。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の分散算術等化器の適応方法は、取り出され
るべきテーブル値のアドレスを決定するために、記憶さ
れた受信信号サンプルｘ　ｎｑ　を表示するビットを使
用して、ルックアップ・テーブルからテーブル値ｄｎ　
（ｊ）　を取り出し、前記取り出されたテーブル値をシ
フト及び加算演算することによって、各等化器出力値ｙ
ｎ　が得られる、という等化器の特徴を決定するルック
アップ・テーブルに記憶されたテーブル値ｄｎ　（ｊ）
　を更新することによって分散算術等化器を適応する方
法において、記憶された信号サンプルｘ　ｎｑ　の完全
セットの単一所定ビットｚ（０）を２進制御値ｚｎ　と
して得るステップと、等化器出力値ｙｎ　を得るために
取り出されたテーブル値の１つを２進制御値に依存して
選択し、前記等化器出力値ｙｎ　と前記２進制御値ｚｎ
　とに依存して発生された訂正項−Δｄｎ　を前記選択
された１つのテーブル値ｄｎ　へ加算し、その結果を２
つの所定の値の間で制限し、それを更新テーブル値ｄｎ
＋１として記憶し直すことによって、ただ１つのテーブ
ル値ｄｎ　を更新するステップと、を、各変調間隔で実
行することを特徴とする。また、本発明の等化装置は、
順次受信される信号サンプルｘ　ｎｑ　を記憶するため
の遅延ラインと、等化器特性を決定するテーブル値ｄｎ
　（ｊ）　を有するルックアップ・テーブルを記憶する
ためのランダムアクセスメモリと、前記テーブル値の内
の選択されたテーブル値を取り出すための手段と、取り
出されたテーブル値を処理して等化器出力値ｙｎ　を発
生するための手段とを含む、部分応答通信又は記憶シス
テムにおけるチャネル等化のための等化装置であって、
前記遅延ラインに記憶された全てのビットの所定の１つ
（ｚ（０）；ｚ（１））を、２進制御値ｚｎ　として得
るための手段（１１１、１１３）と、供給された前記２
進制御値ｚｎ　の制御の下、ルックアップ・テーブルか
ら取り出されたテーブル値ｄｎ　（ｊ）　の１つを選択
するための手段（１５７、１６１）と、２進制御値及び
等化器出力値に応答して、訂正項−Δｄｎ　を提供する
ための手段（２０９）と、中間項を得るために、１つの
選択されたテーブル値ｄｎ　と発生した訂正項−Δｄｎ
　との加算を行うための手段（１７１、１７７、１７９
、１９３、１９９、２０３）と、所定の制限値間で、前
記中間項を制限して、更新されたルックアップ・テーブ
ル値ｄｎ＋１　をその出力で提供するための手段（２１
５）と、更新されたテーブル値ｄｎ＋１　を前記ルック
アップ・テーブルに記憶させるための手段（１１５、１
１７、１１９、２１７、２１９）と、を、ルックアップ
・テーブル値更新手段が含むことを特徴とする。

【００１０】

【実施例】Ａ）環境　　 本発明が使用される環境又は一般的システムは、図１に
示されている。これは、部分応答クラスＩＶ型の通信シ
ステムもしくは磁気又は光学記録システムである。図１
は、このようなシステムの時間離散モデルを示す。入力
１１で供給される伝送データシーケンス｛ａｎ　｝は、
Ｍ配列アルファベット｛±１，　±３，　．．．．，　
±（Ｍ−１）｝、Ｍ＝２ｍ　から独立して等しく分散さ
れた（ｉｎｄｅｐｅｎｄｅｎｔ　ａｎｄｉｄｅｎｔｉｃ
ａｌｌｙ　ｄｉｓｔｒｉｂｕｔｅｄ　、ｉ．ｉ．ｄ．）
記号から成る。非理想的ＰＲＩＶチャネルについて考え
る。 全体的なチャネル伝達関数は、理想ＰＲＩＶ伝達関数Ｈ
ＰＲＩＶ（ｆ）（ブロック１３で示される）と、チャネ
ルひずみを決定する伝達関数Ｈ（ｆ）（ブロック１７で
示される）とのカスケードとしてモデル化される。

【外８】 時間離散モデルを考えるので、Ｈ（ｆ）は周期関数であ
り、その周期は、変調速度ｆＲ　＝１／Ｔに等しい。

【外９】 理想ＰＲＩＶチャネルの出力は式（１）であり、制御さ
れた記号間妨害（ｉｎｔｅｒｓｙｍｂｏｌ　ｉｎｔｅｒ
ｆｅｒｅｎｃｅ、ＩＳＩ）の導入を示す。

【数４】 シーケンス｛ｂｎ　｝（１５で示される）は、（２Ｍ−
１）配列アルファベット｛０，±２，　．．．．，　±
（２Ｍ−２）｝からの相関記号から成る。受信側の入力
１９に現れる受信信号は、式（２）によって与えられる
。

【数５】 ここで｛ｈｎ　｝はＨ（ｆ）の逆フーリエ変換であり、
｛νｎ　｝は、ゼロ平均及び分散ρ２　を有するｉ．ｉ
．ｄ．ガウスノイズサンプルのシーケンスである。

【００１１】受信側では、信号サンプルｘｎ　は、等化
の前に量子化器２１で量子化され、（Ｂ＋１）ビットベ
クトルｕｎ　＝｛ｕ　ｎ（０）　，．．．，　ｕ　ｎ（
Ｂ）　｝によって２進表記法で表示される。２３で現れ
る量子化サンプルは、式（３）によって与えられる。

【数６】 以下で、ｘ　ｎ（ｗ）　とｕ　ｎ（ｗ）　との間には１
対１の対応関係があるので、前者はセット｛−１，＋１
｝に属し、後者はセット｛０，＋１｝に属することを記
憶しながら、いずれもビットで示される。量子化器の出
力は、間隔（−２Ｍ＋２−ＢＭ，２Ｍ−２−ＢＭ）に属
する。事象｛｜ｘｎ　｜＞２Ｍ｝の生じる確率は、無視
できるものと仮定する。従って、量子化器２１は均一量
子化器とほぼ等価である。

【００１２】２３で現れる量子化サンプルは、分散算術
等化器として実行される適応等化器２５で処理される。 Ｎタップ線型等化器の係数のベクトルｃ＝｛ｃ０　，．
．．　，ｃＮ−１　｝、及びその遅延ラインに時間ｎで
記憶される信号のベクトルｘ　ｎｑ　＝｛ｘｎｑ　，．
．．，　ｘ　ｎ−Ｎ＋１ｑ　｝を考える。分散算術構成
を有する等化器の出力は、式（４）のように演算される
。

【数７】 これは、ｙｎ　が、Ｂ＋１個のルックアップ値ｖ（ｘ　
ｎ（ｗ）　，．．．，　ｘ　ｎ−Ｎ＋１（ｗ）　）の重
み付け和（ｗ＝０，．．．　，Ｂ）として得られること
を示す。固定化分散算術等化器のルックアップ値は、事
前演算されてルックアップ・テーブルに記憶された、ベ
クトルｘ　ｎ（ｗ）　＝｛ｘ　ｎ（ｗ）　，．．．　，
ｘ　ｎ−Ｎ＋１（ｗ）　｝のとり得る２Ｎ　個の値によ
って決定される。

【００１３】ｖ（ｘ　ｎ（ｗ）　，．．．，　ｘ　ｎ−
Ｎ＋１（ｗ）　）とｖ（−ｘ　ｎ（ｗ）　，．．．，　
−ｘ　ｎ−Ｎ＋１（ｗ）　）とは符号が異なるだけ、即
ちｖ（ｘ　ｎ（ｗ）　）＝−ｖ（−ｘ　ｎ（ｗ）　）な
ので、単に２Ｎ−１　個のメモリ位置が必要とされる。 この対称性を利用することによって、式（４）は式（５
）の型に書換えることができる。

【数８】 ここでｋ０　は０とＮ−１との間の索引の何れかである
。 記憶されるルックアップ値の数は、２Ｎ−１　であり、
ｘｎ−ｋ０（ｗ）　は、選択された係数が加算されるべ
きか、減算されるべきかを決定する。

【００１４】ルックアップ値の初期値は、等化器が線型
フィルタと等価になるように、式（６）のように設定さ
れている。

【数９】 また、その後、繰り返し更新される。２７で現れる適応
分散算術等化器２５の出力は、式（７）で示される。

【数１０】 ここで、ｄｎ　（ｊ）（ｊ＝０，．．．　，２Ｎ−１　
−１）は、ｎ番目の繰り返しにおけるルックアップ値の
セットであり、索引ｉ　ｎ（ｗ）　は式（８）によって
与えられる。

【数１１】

【００１５】等化器２５の出力値ｙｎ　は、多重レベル
決定素子２９へ供給される。多重レベル決定素子２９は
、その出力３１で、推定記号＾ｂｎのシーケンスを与え
る。

【００１６】Ｂ）自己訓練適応分散算術等化器の原理　
　本発明を用いる適応分散算術等化器の原理は、図２に
説明されている。等化器へ供給される入力値ｘ　ｎｑ　
は、量子化されると共にそれぞれ（Ｂ＋１）ビットで表
示されたものとする。

【００１７】ブロック３５は、Ｎ個の連続する（Ｂ＋１
）ビット入力値ｘ　ｎｑ　を記憶するための等化器遅延
ラインを表示する。ビット位置は上添字　（０）　．．
．　（Ｗ）　．．．　（Ｂ）で示され、連続する変調間
隔は、添字　ｎ　．．．　（ｎ−ｋ）　．．．　（ｎ−
Ｎ＋１）で示される。ブロック３５の各ボックス３７は
、ビット記憶位置を表示する。各列は完全な値ｘ　ｎｑ
　を含み、各行は、遅延ラインに記憶された全ての値の
対応するビット（ｘ　ｎ（ｗ）　．．．　ｘ　ｎ−Ｎ＋
１（ｗ）　）を含む。 入力２３で新しい値が入力されると、記憶された全ての
値の位置が１つづつシフトする。

【００１８】各変調間隔の間、記憶された全てのビット
が順次読み出される。上添字　（Ｗ）が符合するＮ個の
ビットのグループは、それぞれ、式（８）に示されるよ
うに、ランダムアクセスメモリ４１に記憶されたルック
アップ・テーブルのアドレス（出力ライン３９に現れる
）を演算するために使用される。

【００１９】このルックアップ・テーブルは、２Ｎ−１
　個のルックアップ値ｄｎ　（ｊ）（ｊ＝０，．．．　
，２Ｎ−１　−１）を含み、これによって、等化器の特
性が決定される。これらの値は、アドレスを演算するた
めに記憶された値ｘ　ｎｑ　のビットを用いて選択され
る。等化器の１つの出力値ｙｎ　を発生するために、１
つの変調間隔の間に（Ｂ＋１）個のルックアップ値が順
に取り出され、シフト及び加算演算によって結合される
。

【００２０】入力値ｘ　ｎｑ　のように、ルックアップ
値もまた量子化され、それぞれＢｄ　ビットで表示され
ている。ライン３９で現れる（Ｎ−１）ビットの各アド
レスｉ　ｎ（ｗ）　によって、ライン４３で供給される
１つのルックアップ値ｄｎ　（ｉ　ｎ（ｗ）　）が取り
出される。この値は、乗算手段４５で、ライン４７で供
給される単一ビットｘｎ−ｋ０（ｗ）　によって乗ぜら
れる。このビットは、ルックアップ・テーブルのアドレ
スを演算するために現在使用されているビットグループ
（ｘ　ｎ（ｗ）　．．．　ｘ　ｎ−Ｎ＋１（ｗ）　）の
１つの所定ビットである。即ち、遅延ラインの所定のタ
ップで現在利用可能な入力サンプルの対応ビットｘｎ−
ｋ０（ｗ）である。

【００２１】ライン４９で得られる乗算手段４５の出力
は、加算手段５１と、レジスタ５３と、各レジスタ出力
を２で除する（実際にはシフト手段である）除算手段５
５とを含む累算器配列へ供給される。除算手段５５の出
力は、ライン５７を介して加算手段５１へ入力され、ラ
イン４９で現れる次の部分値と結合され、その結果は、
次のクロックパルスでレジスタ５３に記憶される。

【００２２】各変調間隔の最後には、新しい等化器出力
値ｙｎ　がライン２７で得られる。次にこの出力値ｙｎ
　は、本発明に従って、出力値ｙｎ　を発生するために
現在の変調間隔で選択されてＲＡＭ４１に記憶されたル
ックアップ値の単一の値を更新するために使用される。 本発明によって導入された選択及び更新手順の詳細は、
次のセクションＣ及びＤに記載される。

【００２３】図２には、この更新手順の単なる略図が示
されている。更新手段５９は、入力として、等化器出力
値ｙｎ　をライン２７で、ｙｎ　を演算するために選択
された全てのアドレスｉ　ｎ（ｗ）　及び対応するルッ
クアップ値ｄｎ　（ｉ　ｎ（ｗ）　）をそれぞれライン
６０及びライン６１で、受信する。先にライン４７に現
れた単一ビットｘｎ−ｋ０（ｗ）　は、入力６２でもま
た供給される。更新手段５９の出力として、単一更新ル
ックアップ値ｄｎ＋１　（ｉ　ｎ（ｗ０））及びその対
応するアドレスｉ　ｎ（ｗ０）が、ライン６３及び６４
にそれぞれ現れる。ここでｗ０　は、Ｂ又は（Ｂ−１）
の何れかである。従って、更新のためには、遅延ライン
３５に現在記憶されている最上位ビット（Ｂ）又は２番
目の上位ビット（Ｂ−１）の何れかによってアドレスさ
れる１つのルックアップ値のみが選択される。これら２
つの何方を選択するかは、本発明の手順によって決定さ
れる。

【００２４】Ｃ）自己訓練適応等化器のためのルックア
ップ・テーブル更新　　１）性能要件　　等化器性能を
決定するために、シーケンス｛ｙｎ　｝が、推定記号の
シーケンス｛＾ｂｎ　｝を発生する多重レベルメモリー
レス決定素子へ入力される。システム性能の測定として
、式（９）で定義される２乗平均誤差εｎ　２　が考え
られる。

【数１２】 ここで、｛ｅｎ　｝は誤差シーケンスであり、Ｅはシー
ケンス・アンサンブルの期待値演算を意味する。もしシ
ーケンス｛ｂｎ　｝が受信側で既知の場合、即ち訓練シ
ーケンスが使用されると、適応分散算術等化器のルック
アップ値を更新するため、及び最小２乗平均誤差を得る
ように設定を行うために、基準指向の確率的傾斜アルゴ
リズムが使用される。システムが訓練シーケンスを使用
しないことが望ましい。従って、ルックアップ値の初期
収束は、受信データ信号上での自己訓練によって達成さ
れるべきである。上記に与えられた分散算術適応等化器
のための決定指向の確率的傾斜アルゴリズムは、以下の
ように公式化される。

【数１３】

【数１４】

【００２５】もし全てのルックアップ値が同時に０に等
しいならば、決定指向の適応分散算術等化器は正確に演
算しない。実際に、もしその事象が生じたら、式（７）
によって示されるように、等化器出力はゼロに等しくな
る。従って、０＜ｄｎ　（ｊ）＜２，∀ｊ　，∀ｎ　で
あると仮定する。

【００２６】２）提言された改良点　　本発明では、各
繰り返しにおいてただ１つのルックアップ値が更新され
るので、システムの複雑性が低減した。 シーケンス｛ｘ　ｎｑ　｝のサンプルは相関しているの
で、ルックアップ値の更新速度は、入力サンプルの結合
確率分布に依存する。ほぼ一定の更新速度を得るために
、各繰り返しにおいてｄｎ　（ｉ　ｎ（Ｂ））またはｄ
ｎ　（ｉｎ　（Ｂ−１）　）の何れかをランダムに更新
する手順が、本発明によって導入される。簡便化された
決定指向の確率的傾斜手順は式（１２）によって与えら
れる。

【数１５】 ここで、｛ｚｎ　｝はシーケンス｛ｘｎ　｝に無関係な
２進ｉ．ｉ．ｄ．ランダム変数のシーケンスであり、ｚ
ｎ　∈｛０，＋１｝である。またαは、各繰り返しにお
いてただ１つのシフト及び加算演算が必要とされるよう
に、２の累乗に等しくなるように選択される。

【００２７】チャネル離散の存在において、適応が開始
すると、記号誤差率が非常に大きくなるので、確率的傾
斜アルゴリズム（１２）は失敗する。即ち、訓練シーケ
ンスを使用しないと、ルックアップ値は最適設定値へ収
束しない。一方、適応プロセスの間のシステム固有の非
線型性のために、線型適応等化器のために設計された自
己訓練適応アルゴリズムは、分散算術等化器へ適用され
ると失敗する。事実その場合には、ルックアップ値は、
２乗平均誤差の局所最小値に相当する非最適設定値へ、
高い確率で収束する。

【００２８】線型適応等化器にとって、決定指向の確率
的傾斜アルゴリズムの失敗は、推定誤差＾ｅｎ　の符号
が真の誤差ｎｎ　の符号と異なる確率が大きいことに起
因するものである。しかしながら、等化器出力ｙｎの絶
対値が理想システムの最大出力レベルよりも大きければ
、即ち、

【数１６】 であれば、

【数１７】 である。ここで、Ｐ｛ω｝は、事象｛ω｝の確率を示す
。一方、セクション２で考えられる分散算術の実現が使
用されて条件（１３）が満足されるとき、式（７）は、

【数１８】 を与える。事実、条件（１３）が満足されると、０＜ｄ
ｎ　（ｊ）＜２，∀ｊ　，∀ｎ　なので、高い確率で、
ｓｉｇｎ（ｙｎ　）＝ｘｎ−ｋ０（Ｂ）　＝ｘｎ−ｋ０
（Ｂ−１）　である。続いて、式（１４）によって真の
誤差の符号へ関連付けられる推定誤差の符号もまた、高
確率で、サンプルｘｎ−ｋ０ｑ　の両最上位ビットと等
しい。従って、条件（１３）が満足されるときは何時で
も、ｄｎ　（ｉｎ　（Ｂ−ｚｎ））を更新するための傾
斜ベクトルの構成要素は、１に近い確率で正であること
が見出される。

【００２９】更に、定常状態のシステム性能は、基準指
向の確率的傾斜アルゴリズムを使用するシステムの性能
に近接することが必要とされる。従って更新規則（１２
）は、出力ｙｎ　と理想システムの２Ｍ−１の出力レベ
ルの何れかとの間の距離が、与えられた正定数ν＜１よ
りも小さいときには何時でも適用される。最後に、大き
い２乗平均誤差を生成する設定へ収束する確率を減少す
るために、条件（１３）が満足されず、且つｙｎ　と理
想システムの２Ｍ−１の出力レベルの何れかとの間の距
離がνよりも大きいときは何時でも、ルックアップ値ｄ
ｎ　（ｉｎ　（Ｂ−ｚｎ））は正定数によって増大され
る。

【００３０】本発明によると、自己訓練適応等化のため
のルックアップ・テーブル更新手順は以下の様に公式化
される。

【数１９】 ここで、

【数２０】 であり、上記α１　、α２　及びα３　は、正の定数で
ある。 図７は、ｘｎ−ｋ０（Ｂ−ｚｎ）＝１、及びＭ＝４のと
きの、ｙｎ　に対するΔｄｎ　を示す。ｄｎ＋１　（ｉ
ｎ　（Ｂ−ｚｎ））を演算するために、式（１７）で定
義される訂正項もまた、Ｂｄ　ビットで表示されている
。

【００３１】Ｄ）本発明を具体化する等化器の例　　上
記の本発明の更新手順の原理に従って演算する、四元系
ＰＲＩＶシステムのための適応分散算術等化器の実行は
、図３及び図４に示されている。ここで図３及び図４は
、便宜上２つの図面に分割されているが、連続する１つ
のプロセスの流れを示すものである。

【００３２】この等化器ユニットは、図５（Ａ）に示さ
れたタイミング信号発生器６５から送信されるいくつか
のタイミング信号によって制御されている。タイミング
信号の時間線図は、図５（Ｂ）に示されている。各変調
間隔の間に、クロック信号ＣＬの４つのパルスが生じる
（クロック信号ライン６６）。更に、変調間隔の４分の
１（１／４間隔　ｑｕａｒｔｅｒ−ｉｎｔｅｒｖａｌ　
）の間にそれぞれ１つづつ、４つの連続位相信号パルス
Ｐ１．．．　Ｐ４が与えられる。ライン６７Ａ．．．　
６７Ｄでそれぞれ送信される２進選択器信号Ｓ１．．．
　Ｓ４は、４つの位相パルスを示す。それらは、レジス
タのロードを選択的に制御するために、及び、各変調間
隔Ｔの４分の１づつの間に選択器出力で各１つの入力が
現れるようにそれぞれが４つの入力及び１つの出力を有
するいくつかの選択器を制御するために、備えられてい
る。

【００３３】図３及び図４の等化器は、５つの６ビット
レジスタＲＸ０．．．ＲＸ４から成る遅延ライン６９（
図２の遅延ライン配列３５に相当する）を含む。これら
のレジスタは、入力２３へ供給された量子化受信入力サ
ンプルｘｎｑ　を記憶する。各入力サンプルのレジスタ
ＲＸ０への記憶、更に他のレジスタによるシフトは、ラ
イン６７Ｃの選択器信号Ｓ３の位相パルスＰ３によって
、各サンプリング期間の間に一度もたらされる。

【００３４】遅延ラインレジスタのビットは、ｂ０（最
下位ビット）からｂ５（最上位ビット）まで番号付けら
れる。出力ラインは、５つ全てのレジスタの第１ビット
ｂ０がライン７１Ａに、５つ全てのレジスタの第３ビッ
トｂ２がライン７１Ｂに、及び５つ全てのレジスタの第
５ビットｂ４がライン７１Ｃに現れるように配列される
。同様に、全てのレジスタの５つのビットｂ１、ｂ３及
びｂ５はライン７１Ｄ、７１Ｅ及び７１Ｆにそれぞれ現
れる。この配列は表１に記載されている。

【００３５】ライン７１Ａ、７１Ｂ及び７１Ｃは、選択
器７３の３つの入力へ接続されている。選択器７３は、
ライン６７Ａ／Ｂ／Ｄで３つの選択器信号Ｓ１、Ｓ２及
びＳ４をも受信する。その結果、各変調間隔の４つの１
／４間隔の内３つの間に、５ビット入力グループの１つ
が選択される。そして、レジスタＲＸ０、ＲＸ１、ＲＸ
３及びＲＸ４の４つの対応ビットがライン７７上で得ら
れ、レジスタＲＸ２の各々の対応ビットｂｃ−Ａがライ
ン７９上で得られる。ＸＯＲ回路構成８１では、ライン
７７上の４つのビットのそれぞれは、ライン７９上のビ
ットｂｃ−Ａと論理的に結合される。その結果、クロッ
ク間隔につき一度、４ビットグループがレジスタＲＡ（
８３）に記憶され、等化器ルックアップ値のルックアッ
プ・テーブルを含む２重ポートランダムアクセスメモリ
（ＲＡＭ８９）のためのアドレスとして、ライン８７で
与えられる。

【００３６】遅延ライン出力７１Ｄ、７１Ｅ及び７１Ｆ
で現れるビットは、選択器９１によって同様に選択され
る。出力ライン９３、９５で得られるビットは、ＸＯＲ
回路構成９７で論理的に結合され、各クロック期間に一
度レジスタＲＢ（９９）に記憶され、ライン１０１でア
ドレスとして与えられる。

【００３７】従って、各サンプリング間隔の３つの１／
４間隔の間、即ちＳ４、Ｓ１及びＳ２によって定義され
る間、一対のアドレスＡ及びＢが利用可能になる。２つ
のアドレス指定された記憶値がルックアップ・テーブル
から取り出され、それぞれライン１０３及び１０５でレ
ジスタＲ１（１０７）及びＲ２（１０９）へ送信される
。これらのテーブル・ルックアップ値は、それぞれ１２
ビットの長さを有する。

【００３８】本発明の重要な特徴は、ルックアップ・テ
ーブルから取り出された値のただ１つを選択及び更新す
ることである。このために、レジスタＲＸ０の第１ビッ
トｂ０は、ライン１１１で制御ビットｚ（０）として独
立的に得られ、レジスタＲＸ１に記憶された第１ビット
ｂ０は、ライン１１３で制御ビットｚ（１）として独立
的に得られる。このことについても、表１に示されてい
る。

【００３９】更新された１つのルックアップ・テーブル
値を後で再記憶するために、ＲＡＭ８９のルックアップ
・テーブルをアドレス指定するためにライン８７及び１
０１で利用可能となった６つのアドレスのうち１つが選
択されて遅延される。各アドレス対Ａ／Ｂは選択器１１
５へ与えられ、選択器１１５は、ライン１１１の制御ビ
ットｚ（０）の２進値に依存して、１つのアドレス対を
選択する。各サンプリング間隔の間に発生した６つのア
ドレスのうち１つ（遅延ラインの記憶されたサンプルの
最上位ビット又は第２上位ビットによって発生されたア
ドレスに相当する）が位相パルスＰ４の制御の下、遅延
レジスタＲ１２（１１７）に記憶され、次の変調間隔で
遅延レジスタＲ１３（１１９）へシフトされ、ライン１
２１で選択器９１の４番目の入力へ伝達される。選択器
９１は、論理値１へセットされた第５ビットも、ライン
２２で受信する。従って、選択器信号Ｓ３によって表示
される１／４間隔Ｐ３で選択器９１によってゲートされ
たアドレスは、ルックアップ・テーブルへ更新値を書き
込むためのライン１０１のアドレスｉｚとして、１／４
間隔Ｐ４の間に利用可能になる（ルックアップ・テーブ
ルから値が読み取られない場合）。

【００４０】レジスタＲ１に記憶され、出力ライン１２
３に現れる１２ビットのルックアップ・テーブル出力値
ＶＬ−Ａは、ＸＯＲ回路構成１２９内で、ライン７９か
らの対応ビットｂｃ−Ａ（クロック信号ＣＬの制御の下
、一対の遅延素子１２０によって遅延されたもの）とそ
れぞれ論理的に結合された後、ライン１２７上に現れる
。素子１３０内での因子２による除算及び符号拡張の後
、得られた値は加算器１３３への１４ビット入力として
ライン１３１で与えられる。同様に、レジスタＲ２に記
憶されてライン１３７で利用可能な出力値ＶＬ−Ｂの各
ビットは、ＸＯＲ回路構成１４３内で、ライン９５から
の対応ビットｂｃ−Ｂ（遅延素子対１３９によって遅延
されたもの）と論理的に結合された後、ライン１４１で
利用可能になる。得られた結果は、符号拡張され、ライ
ン１４５で加算器１３３への第２入力として与えられる
。

【００４１】各加算器出力値（１４７）の１２の最上位
ビットはレジスタＲ３（１４９）に記憶された後、ライ
ン１５１で利用可能である。また、クロック信号ＣＬの
次のパルスでレジスタＲ４（１５３）に記憶され、ライ
ン１５５でも利用可能である。

【００４２】レジスタＲ１及びＲ２に記憶されてライン
１２３／１３７で得られる２つのルックアップ・テーブ
ル出力値ＶＬ−Ａ及びＶＬ−Ｂ、並びにライン１２７／
１４１で得られる対応単一ビットｂｃ−Ａ及びｂｃ−Ｂ
（以下、”コンパニオン”単一ビットと称する）は、選
択器１５７へ供給される。選択器１５７は、制御ビット
ｚ（０）の値によって決定されて、これら２つの値の内
１つ及びそのコンパニオン単一ビットを選択する。６つ
の値ＶＬ−Ａ／ＶＬ−Ｂの選択された１つ及びそのコン
パニオン単一ビットｂｃｓ（選択されたコンパニオンビ
ット、ｓｅｌｅｃｔｅｄｃｏｍｐａｎｉｏｎ　ｂｉｔ）
は、ライン１５９で得られ、ライン６７Ａで供給される
選択器信号Ｓ１の位相パルスＰ１の制御の下、各変調間
隔でレジスタＲ９（１６１）に記憶される。ライン１６
３で利用できる選択値ｄｎ　は、次の変調間隔でレジス
タＲ１０（１６５）へ伝達される。この値（遅延ライン
に記憶されたサンプルの最上位ビット又は第２上位ビッ
トの何れかによって選択された値に対応する）は、次に
ライン１６７で利用可能であり、そのコンパニオン単一
ビットｂｃｓはライン１６９で利用可能である。

【００４３】選択器１７１は、その入力ライン１５１及
び１５５でレジスタＲ３及びレジスタＲ４の内容を、ま
たそのもう１つの入力ライン１７３で訂正項（後で説明
する）を受信し、選択器信号Ｓ１．．．　Ｓ４の制御の
下、変調間隔毎に順次、それらの各１つを選択し、ライ
ン１７５を介してレジスタＲ５（１７７）に記憶する。 同様に、選択器１７９は、レジスタＲ４の内容をシフテ
ィング回路１８３で４で除した値をその入力ライン１８
１で、レジスタＲ１０の内容をその入力ライン１８１で
、ライン１８７の出力値（後で説明する）から発生し、
シフティング回路１８９で４で除された入力値をその入
力ライン１８５で受信する。変調間隔の間に順次、それ
らの各１つを選択し、ライン１９１を介してレジスタＲ
６（１９３）に記憶する。

【００４４】レジスタＲ５及びＲ６に記憶された値は、
ライン１９５及び１９７を介して、それぞれ加算器１９
９へ供給される。ライン２０１で得られるその出力は、
次のクロックパルスでレジスタＲ７（２０３）に記憶さ
れる。ライン２０５の１２ビット出力値の８つの最上位
ビット（２０５Ａ）は、（選択器信号Ｓ１の位相パルス
Ｐ１による）サンプリング間隔につき一回、等化器出力
ｙｎ　としてレジスタＲＹ（２０７）に記憶される。こ
の値は、ライン２７で等化器出力として供給される。１
／４間隔の１つで、ライン２０５の１２ビット出力値は
また、ライン１８７（及び除算器１８９）を介して選択
器１７９の入力１８５へフィードバックされる（等化器
の次の出力値を累算するための中間ステップとして）。

【００４５】更に図３及び図４に示された等化器の回路
構成は、サンプリング間隔毎に単一ルックアップ・テー
ブル値を更新するために使用される。レジスタＲ７に記
憶されライン２０５で得られる値のうち８つの最上位ビ
ット（２０５Ａ）は、図６でより詳細に示されるように
、訂正項発生器２０９へ伝達される。訂正項発生器は、
（レジスタＲ９から）ライン１６９で与えられる選択さ
れた単一ビットｂｃｓ及びライン１１３で得られる制御
ビットｚ（１）もその入力で受信する。出力ライン２１
１で現れる発生した訂正項−Δｄｎ　は、選択器信号Ｓ
１の位相パルスＰ１の制御の下、変調間隔につき一回、
レジスタＲ１１（２１３）に記憶される。そして、選択
器１７１への入力としてライン１７３で得られる。 変調間隔につき一回、レジスタＲ１０に記憶された値ｄ
ｎ　（１つの変調間隔の間に選択された６つの値の内選
択された１つである）及び発生器２０９によって供給さ
れた訂正項は、選択器１７１／１７９によってゲートさ
れ、加算器１９９で加算されるように、レジスタＲ５及
びＲ６を介して伝達される。その結果は、ライン２０５
で更新項として得られる。

【００４６】２つの事前選択された制限値間でライン２
０５からの更新項を制限する制限器回路２１５が提供さ
れる。その結果、更新されたルックアップ・テーブル値
ｄｎ＋１　は、選択器信号Ｓ４の位相パルスＰ４の制御
の下、レジスタＲ８（２１７）に記憶される。レジスタ
Ｒ８の内容は、ライン２１９を介して、ＲＡＭ８９への
入力として伝達され、ライン１０１でその時利用可能な
アドレスの制御の下、そこに記憶され、前回選択された
ルックアップ・テーブル値ｄｎ　と置換わる。

【００４７】要約すると、等化器は、ルックアップ・テ
ーブル値を選択するアドレスを発生するために記憶され
た受信サンプルのビットを利用すると共に、変調間隔毎
に１つの等化器出力ｙｎ　を発生するためにこれらのテ
ーブル値を結合する。更に、等化器回路構成は、１つの
出力値ｙｎ　を形成するために選択されたルックアップ
・テーブル値の１つの値ｄｎ　を選択し、出力に依存し
てｄｎ　のための訂正項−Δｄｎ　を発生し、ｄｎ　へ
訂正項を加算し、その結果を２つの所定の制限値間で制
限し、選択されたテーブル値ｄｎ　を置換えるために更
新テーブル値ｄｎ＋１　として、その値を記憶させ直す
。

【００４８】図４の訂正項発生器２０９は、図６により
詳細に示されている。訂正項発生器２０９は、レジスタ
Ｒ７（８つの最上位ビット）から現在の等化器出力値ｙ
ｎ　をライン２０５Ａで受信する。更に制御信号ｚ（１
）をライン１１３で受信し、前述の式（１７）で見られ
る値ｘｎ−ｋ０（Ｂ−ｚｎ）を表示する選択された単一
ビットｂｃｓをライン１６９で受信する。

【００４９】訂正項発生器の出力２１１で供給される訂
正項−Δｄｎ　は、２つの制御入力２３３及び２３５へ
それぞれ供給される２つの２進制御信号ａ１，ｎ　及び
ａ２，ｎ　の制御の下、入力２２７、２２９及び２３１
で現れる３つの入力値の中から選択器２２５によって選
択される。

【００５０】図７は、ｘｎ−ｋ０（Ｂ−ｚｎ）＝１及び
Ｍ＝４に対して、ｙｎ　の関数としての訂正項Δｄｎ　
を示す。

【００５１】制御信号ａ１，ｎ　は、以下のように発生
される。ライン２０５Ａの入力値ｙｎ　から、推定記号
が、７レベル決定回路２３７によって得られる。７レベ
ル決定回路２３７の特徴は、図８に示される。ライン２
３９に現れる推定記号＾ｂｎ　は、減算器２４１で入力
値ｙｎ　から減算され、推定誤差値＾ｅｎ　をその出力
２４３で供給する。この推定誤差値は、２レベル決定回
路２４５へ供給される。ここでは、ライン２３３で２進
制御信号ａ１，ｎ　を得るために、誤差値と第１しきい
値ｔ１　とが比較される。決定素子２４５の特徴は図９
に示される。

【００５２】制御信号ａ２，ｎ　は、以下のように発生
される。もう１つの２レベル決定回路２４７で、ライン
２３５上の２進制御信号ａ２，ｎ　を得るために、入力
値ｙｎ　と第２しきい値ｔ２　とが比較される。決定素
子２４７の特徴は、図１０に示される。

【００５３】選択器２２５の３つの入力値は以下のよう
に発生される。２の累乗ユニット２４９（実際にはシフ
ティング素子である）で、ライン２５１、２５３及び２
５５で３つの項−２ｚｎ、−２−ｚｎ　、２ｚｎをそれ
ぞれ発生するために、ライン１１３上に現れる制御値ｚ
（１）が使用される。３つの定数α１，α２，α３　は
、レジスタ２５７、２５９及び２６１によってそれぞれ
供給される。ライン２５１に現れる項は、乗算ユニット
２６３で定数α１　によって乗ぜられ、ライン２２７で
値ｄ１，ｎ　が得られる。この値は、選択器２２５の第
１入力へ供給される。

【００５４】ライン２５３に現れる項は、乗算ユニット
２６５で定数α２　によって乗ぜられ、その積は更に、
乗算ユニット２６７で、ライン２４３に現れる誤差値＾
ｅｎ　によって乗ぜられ、ライン２６９で中間項を発生
する。この中間項は、乗算ユニット２７１で、ライン１
６９に現れる選択単一ビットｂｃｓによって乗ぜられ、
ライン２２９で選択器２２５の第２入力として値ｄ２，
ｎ　が得られる。ｂｃｓは、２進関数ｘｎ−ｋ０（Ｂ−
ｚｎ）に対応する単一ビットなので、乗算器２７１はＸ
ＯＲ回路である。

【００５５】ライン２５５の項は、乗算ユニット２７３
で第３定数α３　によって乗ぜられ、ライン２３１で選
択器２２５の第３入力として値ｄ３，ｎ　が得られる。

【００５６】３つの定数α１，α２，α３　が正整数且
つ２の累乗となるように選択されると、レジスタ２５７
、２５９及び２６１は不要であり、乗算ユニット２６３
、２６５、２６７、２７１及び２７３は、単にシフティ
ングユニットで置換えることができる。従って、等化器
は乗算器が無くても実現可能である。

【００５７】Ｅ）等化器及び更新手段の演算　　表２（
表２Ａ及び表２Ｂに分割されている）は、３つの連続変
調間隔Ｔｎ．．．Ｔｎ＋２　の連続した１／４間隔で種
々のレジスタ（ＲＸ１．．．　ＲＸ５，Ｒ１．．．　Ｒ
１３，ＲＹ）の内容を表示することによって、上記に説
明した等化器の連続演算ステップを説明している。それ
ぞれＰ１／Ｐ２／Ｐ３／Ｐ４の行で位相パルスを表示す
る”１”によって示されるように、表の各列は、１つの
１／４間隔を表示する。

【００５８】５つのレジスタＲＸ１．．．　ＲＸ５から
成る等化器遅延ラインは、始めは、５つの連続入力サン
プルｘ　ｎｑ　．．．　ｘ　ｎ−４ｑ　を保持する。第
１間隔Ｔｎ　の中間で、新しい入力値ｘ　ｎ＋１ｑ　が
ＲＸ１で遅延ラインへ入力され、他の値はシフトされ、
最も古い値はドロップされる。同様に、続く各変調間隔
の中間で、入力及びシフト演算が生じる。

【００５９】間隔の始めに遅延ラインに記憶された全て
のサンプルのビットは、６つのアドレスｉ１．．．　ｉ
６を発生するために、対応ビットの６グループで使用さ
れる。このアドレスは、表２Ａに示されるように、３つ
の連続１／４間隔で、２つのレジスタＲＡ及びＲＢで利
用可能である。アドレスの各対は、２つのそれぞれのル
ックアップ・テーブル値を取り出すために使用される。 これらの値は、次にレジスタＲ１及びＲ２でそれぞれ利
用することができる（１つの１／４間隔で）。各対の値
（図３でそれぞれＶＬ−Ａ及びＶＬ−Ｂとして示される
）は、シフティング素子で、第１の値、例えばｄ（ｉ１
）を２で除し、その結果を第２の値、例えばｄ（ｉ２）
へ加算することによって結合され、中間値Ｊ１が得られ
、次の１／４間隔でレジスタＲ３に記憶される。こうし
て、表２Ａに示されるように、連続した１／４間隔で、
３つの中間値Ｊ１、Ｊ２及びＪ３がレジスタＲ３で利用
可能である。１つの１／４間隔の他の遅延で、同一値が
レジスタＲ４でも利用可能である。

【００６０】レジスタＲ３、Ｒ４と、Ｒ５、Ｒ６、Ｒ７
との間の選択的伝達演算によって、そのいくつかは、因
子４によって中間的に除され、第２変調間隔Ｔｎ＋１　
の最後にレジスタＲ７（表２Ｂ）で、出力値ｙｎ　を表
示する量が得られる（しかし、等化器出力での最終８ビ
ット精度の代わりに、１２ビット精度である）。レジス
タＲ７のこの値は、３つの中間値Ｊ１、Ｊ２及びＪ３の
”重み付け”和である、即ち、Ｊ３＋Ｊ２／４＋Ｊ１／
１６（又は、ｄ（ｉ６）＋ｄ（ｉ５）／２＋ｄ（ｉ４）
／４＋ｄ（ｉ３）／８＋ｄ（ｉ２）／１６＋ｄ（ｉ１）
／３２）である。次の変調間隔Ｔｎ＋２　の始めから、
値ｙｎ　（８ビット）が出力レジスタＲＹで利用可能で
ある。

【００６１】６つのルックアップ値ｄ（ｉ１）．．．　
ｄ（ｉ６）から選択された１つは、それぞれ第２（Ｔｎ
＋１　）及び第３（Ｔｎ＋２　）変調間隔の間、値ｄｎ
　としてレジスタＲ９及びＲ１０で利用可能である。対
応アドレスｉｚは、１／４間隔が進行するとレジジスタ
Ｒ１２及びＲ１３で利用可能である。第３変調間隔Ｔｎ
＋２　の第２の１／４間隔（Ｐ２）で、選択されたルッ
クアップ値ｄｎ　はレジスタＲ６で利用でき、対応訂正
項−Δｄｎ　（表では−ｇｒａｄ（ｎ＋０）で示される
）は、レジスタＲ５で利用できる（表２Ａ参照）。何れ
も、加算演算で結合され、その結果は、次の１／４間隔
（Ｐ３）で中間項ＪｄとしてレジスタＲ７で利用可能で
ある（表２Ｂ参照）。この量は、制限器を通過し、次の
１／４間隔（Ｐ４）で更新ルックアップ値ｄｎ＋１　（
表ではｕｄ（ｎ＋０）で示される）としてレジスタＲ８
で利用可能である。この値は次に、選択されたアドレス
ｉｚ（レジスタＲ１３に記憶されたものであり、レジス
タＲＢへ伝達され、第３変調間隔の最後の１／４間隔（
Ｐ４）で利用可能となる）を利用して、ルックアップ・
テーブルに記憶される。

【００６２】従って、間隔Ｔｎ　の始めに等化器遅延ラ
インに記憶されたサンプルに基づいて、出力値ｙｎ　は
、次の間隔Ｔｎ＋１　の最後にレジスタＲＹで利用可能
になる。 次に、続く間隔Ｔｎ＋２　の最後に、１つの対応更新ル
ックアップ値ｄｎ＋１　がレジスタＲ８で利用可能とな
り、対応ＲＡＭアドレスｉｚは、レジスタＲＢで利用可
能になる。

【００６３】

【発明の効果】上記に説明したように、本発明の分散算
術等化器は、受信データ信号上での自己訓練が可能なの
で、訓練シーケンスを必要とせず、ハードウェアの複雑
性が軽減される。

【００６４】本発明明細書及び要約書において、

【外１
０】

【外１１】

【外１２】

【外１３】

【外１４】

【外１５】

【外１６】

【外１７】

【外１８】

【表１】

【表２】

【表３】

【図面の簡単な説明】

【図１】本発明が使用されたシステムのモデルのブロッ
ク図である。

【図２】本発明に従う適応分散算術等化器の原理を説明
している。

【図３】図２の分散算術等化器のより詳細なブロック図
である。

【図４】図２の分散算術等化器のより詳細なブロック図
である。

【図５】Ａ及びＢは、図３及び図４の等化器で使用され
たクロック及び位相信号のためのブロック図及びタイミ
ング図である。

【図６】図３及び図４の等化器の訂正項発生器の詳細を
示す。

【図７】ｘｎ−ｋ０（Ｂ−ｚｎ）＝１の場合に、等化器
出力値に対する訂正項値を示す図である。

【図８】図６の訂正項発生器の７レベル決定素子の特性
を示す。

【図９】図６の訂正項発生器のしきい値ｔ１を有する２
レベル決定素子の特性を示す。

【図１０】図６の訂正項発生器のしきい値ｔ２を有する
２レベル決定素子の特性を示す。

【符号の説明】

２１　　　　量子化器 ２５　　　　等化器 ２９　　　　多重レベル決定素子 ４１　　　　ランダムアクセスメモリ ４５　　　　乗算手段 ５１　　　　加算手段 ５３　　　　レジスタ ５５　　　　除算手段 ５９　　　　更新手段 ６５　　　　タイミング信号発生器 ６９　　　　遅延ライン ７３、９１　　　　選択器 ８１、９７、１２９、１４３　　　　ＸＯＲ回路１１５
、１５７、１７１、１７９　　　　選択器１１７、１１
９　　　　レジスタ １３３、１９９　　　　加算器 ２０９　　　　訂正項発生器 ２１５　　　　制限器

Claims (12)

【特許請求の範囲】
1. 【請求項１】　　取り出されるべきテーブル値のアドレ
   スを決定するために、記憶された受信信号サンプルｘ　
   ｎｑ　を表示するビットを使用して、ルックアップ・テ
   ーブルからテーブル値ｄｎ　（ｊ）　を取り出し、前記
   取り出されたテーブル値をシフト及び加算演算すること
   によって、各等化器出力値ｙｎ　が得られる、という等
   化器の特徴を決定するルックアップ・テーブルに記憶さ
   れたテーブル値ｄｎ　（ｊ）　を更新することによって
   分散算術等化器を適応する方法において、記憶された信
   号サンプルｘ　ｎｑ　の完全セットの単一所定ビットｚ
   （０）を２進制御値ｚｎとして得るステップと、等化器
   出力値ｙｎ　を得るために取り出されたテーブル値の１
   つを２進制御値に依存して選択し、前記等化器出力値ｙ
   ｎ　と前記２進制御値ｚｎ　とに依存して発生された訂
   正項−Δｄｎ　を前記選択された１つのテーブル値ｄｎ
   　へ加算し、その結果を２つの所定の値の間で制限し、
   それを更新テーブル値ｄｎ＋１　として記憶し直すこと
   によって、ただ１つのテーブル値ｄｎ　を更新するステ
   ップと、を、各変調間隔で実行することを特徴とする分
   散算術等化器の適応方法。 【外１】
2. 【請求項２】　　等化器出力値ｙｎ　と、使用される変
   調構成によって決定される記号の目標セットとを比較す
   るステップと、ｆ１　が前記２進制御値の所定の第１関
   数であり、Ｍが記号の目標セットの最大値であり、νが
   第１の所定定数であるときに、もし｜ｙｎ　｜が（Ｍ＋
   ν）より大きければ、ｆ１　（ｚｎ　）に等しい−Δｄ
   ｎ　を選択するステップと、ｆ２　は前記２進制御値の
   所定の第２関数であり、＾ｅｎ　は等化器出力値と記号
   の目標値セット内の近接記号との間の差異であり、ｘｎ
   −ｋ０（Ｂ−ｚｎ）は、前記２進制御値がｚｎ　＝１又
   はｚｎ　＝０の何れであるかに関係して選択された記憶
   受信信号サンプルｘ　ｎｑ　の所定の値の１つの選択さ
   れた１つのビットの２進関数であり、Ｂ＋１は各入力サ
   ンプルｘ　ｎｑ　のビット数であるときに、もし｜＾ｅ
   ｎ　｜がνより小さいならば、ｆ２（ｚｎ　）　・ｘｎ
   −ｋ０（Ｂ−ｚｎ）・＾ｅｎ　に等しい−Δｄｎ　を選
   択するステップと、ｆ３　が前記２進制御値の所定の第
   ３関数であるときに、他の場合にｆ３　（ｚｎ　）に等
   しい−Δｄｎ　を選択するステップと、によって、前記
   訂正項−Δｄｎ　が得られることを特徴とする請求項１
   記載の方法。 【外１】 【外２】 【外３】
3. 【請求項３】　　（Ｂ＋１）ビットをそれぞれ含むＮ個
   の信号サンプルｘ　ｎｑ　を記憶するステップと、ｗ＝
   ０，．．，ＢであるＮ個の対応ビットｘ　ｎ（ｗ）　の
   グループからそれぞれ、Ｎ個の対応ビットの所定のコン
   パニオンビット（ｂｃ）と前記グループの残存ビットの
   それぞれ１つとを論理的に結合することによって、ルッ
   クアップ・テーブル値を取り出すための（Ｂ＋１）個の
   アドレスを形成するステップと、取り出されたルックア
   ップ・テーブル値全ての所定の対（ＶＬ−Ａ，ＶＬ−Ｂ
   ）と、そのアドレスを発生するために使用される所定の
   コンパニオンビット（ｂｃ−Ａ，ｂｃ−Ｂ）の対応対と
   を予め選択するステップと、前記対の１つのルックアッ
   プ・テーブル値ｄｎ　を更新のために最終的に選択する
   と共に、前記訂正項−Δｄｎ　を発生するための付加的
   入力としてその対応される所定のコンパニオンビット（
   ｂｃｓ）を選択するために、２進制御値ｚｎ　を使用す
   るステップと、によって、特徴付けられる請求項１又は
   請求項２記載の方法。 【外１】 【外４】
4. 【請求項４】　　前記所定の第１関数が、次式によって
   得られることを特徴とする請求項２記載の方法。 【数１】
5. 【請求項５】　　前記所定の第２関数が、次式によって
   得られることを特徴とする請求項２記載の方法。 【数２】
6. 【請求項６】　　前記所定の第３関数が、次式によって
   得られることを特徴とする請求項２記載の方法。 【数３】
7. 【請求項７】　　順次受信される信号サンプルｘ　ｎｑ
   　を記憶するための遅延ラインと、等化器特性を決定す
   るテーブル値ｄｎ　（ｊ）　を有するルックアップ・テ
   ーブルを記憶するためのランダムアクセスメモリと、前
   記テーブル値の内の選択されたテーブル値を取り出すた
   めの手段と、取り出されたテーブル値を処理して等化器
   出力値ｙｎ　を発生するための手段とを含む、部分応答
   通信又は記憶システムにおけるチャネル等化のための等
   化装置であって、前記遅延ラインに記憶された全てのビ
   ットの所定の１つ（ｚ（０）；ｚ（１））を、２進制御
   値ｚｎ　として得るための手段（１１１、１１３）と、
   供給された前記２進制御値ｚｎ　の制御の下、ルックア
   ップ・テーブルから取り出されたテーブル値ｄｎ　（ｊ
   ）　の１つを選択するための手段（１５７、１６１）と
   、２進制御値及び等化器出力値に応答して、訂正項−Δ
   ｄｎ　を提供するための手段（２０９）と、中間項を得
   るために、１つの選択されたテーブル値ｄｎ　と発生し
   た訂正項−Δｄｎ　との加算を引き起こすための手段（
   １７１、１７７、１７９、１９３、１９９、２０３）と
   、所定の制限値間で、前記中間項を制限して、更新され
   たルックアップ・テーブル値ｄｎ＋１　をその出力で提
   供するための手段（２１５）と、更新されたテーブル値
   ｄｎ＋１　を前記ルックアップ・テーブルに記憶させる
   ための手段（１１５、１１７、１１９、２１７、２１９
   ）と、を、ルックアップ・テーブル値更新手段が含むこ
   とを特徴とする等化装置。 【外１】
8. 【請求項８】　　訂正項−Δｄｎ　を提供するための前
   記手段（２０９）が、等化器出力値ｙｎ　と、使用され
   る変調構成によって決定される記号の目標セットとを比
   較するための手段（２３７）と、もし等化器出力値が目
   標セットの最大記号Ｍと第１定数νとの和よりも大きけ
   れば、前記２進制御値の第１所定関数ｆ１　（ｚｎ　）
   として訂正項−Δｄｎ　を発生するための第１手段（２
   ４９、２５７、２６３）と、もし誤差項の絶対値が前記
   第１所定定数νよりも小さい場合は、前記２進制御値と
   、２進関数ｘｎ−ｋ０（Ｂ−ｚｎ）と、誤差項＾ｅｎ　
   との第２所定関数ｆ２　（ｚｎ　）の結果として、訂正
   項−Δｄｎ　を発生するための第２手段（２４１、２４
   ９、２５９、２６５、２６７、２７１）と、他のすべて
   の場合に、前記２進制御値の第３関数ｆ３　（ｚｎ）と
   して、訂正項−Δｄｎ　を発生するための第３手段（２
   ４９、２６１、２７３）と、を含むことを特徴とする請
   求項７記載の等化装置。 【外２】 【外３】
9. 【請求項９】　　前記選択手段（１５７、１６１）が、
   １つの取り出されたテーブル値（ＶＬ−Ａ、ＶＬ−Ｂ）
   及びアドレスを発生するために使用されたその対応する
   所定のコンパニオンビット（ｂｃ−Ａ、ｂｃ−Ｂ）をそ
   れぞれが受信する２つの入力グループ（１２３，１２７
   ；１３７，１４１）と、１つの選択されたテーブル値及
   びその対応コンパニオンビットを選択器出力（１５９）
   で得るために前記２進制御値ｚｎ　を受信する制御端子
   （１１１）と、を有する選択器（１５７）と、所定のタ
   イミング信号パルス（Ｓ１／Ｐ１）の制御の下、前記選
   択されたテーブル値ｄｎ　として前記選択器からの連続
   出力値の単一の値及びその対応コンパニオンビットｂｃ
   ｓを記憶するためのレジスタ手段（１６１）と、を含む
   ことを特徴とする請求項７又は請求項８記載の等化装置
   。
10. 【請求項１０】　　前記第１発生手段（２４９、２５７
    、２６３）が、前記２進制御値に応答して、第１累乗項
    −２ｚｎを発生するための手段（２４９）と、第１の２
    の所定累乗（α１　）によって、前記第１累乗項を乗ず
    るための手段（２５７、２６３）と、を含むことを特徴
    とする請求項８記載の等化装置。 【外５】
11. 【請求項１１】　　前記第２発生手段（２４１、２４９
    、２５９、２６５、２６７、２７１）が、前記２進制御
    値に応答して、第２の累乗項−２−ｚｎ　を発生するた
    めの手段（２４９）と、第１の中間項を得るために、第
    ２の２の所定累乗（α２　）によって前記第２の累乗項
    を乗ずるための手段（２５９、２６５）と、前記等化器
    出力値ｙｎ　と、前記比較手段（２３７）の出力値＾ｂ
    ｎ　とから、誤差値＾ｅｎ　を発生するための手段（２
    ４１）と、第２の中間項を得るために、前記第１中間項
    を前記誤差値で乗ずるための手段（２６７）と、前記対
    応コンパニオンビットｂｃｓに対応する２進関数ｘｎ−
    ｋ０（Ｂ−ｚｎ）によって前記第２中間項を乗ずるため
    の手段（２７１）と、を含むことを特徴とする請求項８
    記載の等化装置。 【外２】 【外３】 【外６】 【外７】
12. 【請求項１２】　　前記第３発生手段（２４９、２６１
    、２７３）が、前記２進制御値に応答して、第３の累乗
    項２ｚｎを発生するための手段（２４９）と、前記第３
    の累乗項を第３の２の所定累乗（α３　）によって乗ず
    るための手段（２６１、２７３）と、を含むことを特徴
    とする請求項８記載の等化装置。 【外５】