JPH0793486B2 - プリント回路基板 - Google Patents
プリント回路基板Info
- Publication number
- JPH0793486B2 JPH0793486B2 JP1290327A JP29032789A JPH0793486B2 JP H0793486 B2 JPH0793486 B2 JP H0793486B2 JP 1290327 A JP1290327 A JP 1290327A JP 29032789 A JP29032789 A JP 29032789A JP H0793486 B2 JPH0793486 B2 JP H0793486B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- circuit board
- printed circuit
- substrate
- plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の半導体チップを実装させたプリント回
路基板に関する。
路基板に関する。
［従来の技術］ 例えばOA機器（電子写真装置、ファクシミリ、プリンタ
等々）において、その多機能を発揮させるために必要と
する電子回路はLSI,IC等のいわゆる半導体チップから構
成される。この際、全ての機能を発揮する電子回路をワ
ンチップとして形成する場合がある。しかし、このワン
チップ型とすると、機種別に準備しなければならない。
また、例えば記憶容量の増減、演算速度の変更等の追従
性が劣りかつ点検・修理が煩わしい。
等々）において、その多機能を発揮させるために必要と
する電子回路はLSI,IC等のいわゆる半導体チップから構
成される。この際、全ての機能を発揮する電子回路をワ
ンチップとして形成する場合がある。しかし、このワン
チップ型とすると、機種別に準備しなければならない。
また、例えば記憶容量の増減、演算速度の変更等の追従
性が劣りかつ点検・修理が煩わしい。
そこで、一般的には電子回路を、例えば演算機能、記憶
機能、ドライバ機能、信号変換機能等々に区分し、それ
ぞれについて半導体チップ化し、これらを基板上に実装
する方式とされている。
機能、ドライバ機能、信号変換機能等々に区分し、それ
ぞれについて半導体チップ化し、これらを基板上に実装
する方式とされている。
したがって、従来のプリント回路基板は、第３図に示す
如く、ある種機能を有する一方半導体チップ10と異なる
機能を有する他方半導体チップ20とを基板１の同一面に
取付け、相互に接続すべき一方半導体チップ10の複数の
端子（A,B,C）、（X,Y,Z）と他方半導体チップ20の複数
の端子（A,B,C）、（X,Y,Z）とを基板１の表面、裏面に
形成された配線パターン5,6やスルーホール７等を介し
て連結している。
如く、ある種機能を有する一方半導体チップ10と異なる
機能を有する他方半導体チップ20とを基板１の同一面に
取付け、相互に接続すべき一方半導体チップ10の複数の
端子（A,B,C）、（X,Y,Z）と他方半導体チップ20の複数
の端子（A,B,C）、（X,Y,Z）とを基板１の表面、裏面に
形成された配線パターン5,6やスルーホール７等を介し
て連結している。
［発明が解決しようとする課題］ しかし、かかる従来構造によると、各半導体チップ10,2
0,…の汎用性は高まるものの、配線パターン5,6が交叉
すること等から複雑となり、そのパターン決定の設計的
負担が大きくコスト高となるばかりか、配線パターンが
長くかつ大きなスペースを必要とすることから一層の高
速処理化、小型化が求められる現今要請を満足できなく
なっている。
0,…の汎用性は高まるものの、配線パターン5,6が交叉
すること等から複雑となり、そのパターン決定の設計的
負担が大きくコスト高となるばかりか、配線パターンが
長くかつ大きなスペースを必要とすることから一層の高
速処理化、小型化が求められる現今要請を満足できなく
なっている。
ここに、本発明は半導体チップの基板への実装作業や点
検・修理が容易で全体として低コストで小型のプリント
回路基板を提供することを目的とする。
検・修理が容易で全体として低コストで小型のプリント
回路基板を提供することを目的とする。
［課題を解決するための手段］ 本発明は、従来問題点が電子回路構成要素たる半導体チ
ップと完成品たるプリント回路基板とは、いわば別個独
立的に設計・製作されていることに起因しているとの分
析のもとに、半導体チップの形態をプリント回路基板全
体の観点から特定することにより、前記目的を達成する
ものである。
ップと完成品たるプリント回路基板とは、いわば別個独
立的に設計・製作されていることに起因しているとの分
析のもとに、半導体チップの形態をプリント回路基板全
体の観点から特定することにより、前記目的を達成する
ものである。
すなわち、ある種機能を有する一方半導体チップとその
他の機能を有する他方半導体チップとを相互に接続する
それぞれの複数の対応端子が面対称となるように形成
し、 一方半導体チップを表面に他方半導体チップを裏面に面
対称となるように基板に取付けかつ両半導体チップの各
対応端子を基板の各対応スルーホールを介して接続した
ことを特徴とする。
他の機能を有する他方半導体チップとを相互に接続する
それぞれの複数の対応端子が面対称となるように形成
し、 一方半導体チップを表面に他方半導体チップを裏面に面
対称となるように基板に取付けかつ両半導体チップの各
対応端子を基板の各対応スルーホールを介して接続した
ことを特徴とする。
［作 用］ 本発明では、密接に関連する一方半導体チップと他方半
導体チップとを基板の表裏に対向配設する。すると、両
半導体チップのそれぞれの複数の対応端子は面対称とな
るように形成されているので、各対応端子間をスルーホ
ールに連結するだけで、両者を容易・迅速に接続するこ
とができる。よって、プリント回路基板全体を大幅に小
型化でき配線パターンの設計・製作が簡単でコストを下
げかつ点検・修理等も容易とすることができる。
導体チップとを基板の表裏に対向配設する。すると、両
半導体チップのそれぞれの複数の対応端子は面対称とな
るように形成されているので、各対応端子間をスルーホ
ールに連結するだけで、両者を容易・迅速に接続するこ
とができる。よって、プリント回路基板全体を大幅に小
型化でき配線パターンの設計・製作が簡単でコストを下
げかつ点検・修理等も容易とすることができる。
［実施例］ 以下、本発明の一実施例を図面を参照して説明する。
第１図は要部の一部を断面した側面図、第２図は上下方
向に分解した平面図である。
向に分解した平面図である。
図において、プリント回路基板は、電気絶縁材料からな
る基板１と例えばCPUを形成する一方半導体チップ10
と、例えばドライバーコントローラ（ゲートアレー）を
形成する他方半導体チップ20と、接続パターン30（リー
ドパターン31,スルーホール32）とから構成されてい
る。
る基板１と例えばCPUを形成する一方半導体チップ10
と、例えばドライバーコントローラ（ゲートアレー）を
形成する他方半導体チップ20と、接続パターン30（リー
ドパターン31,スルーホール32）とから構成されてい
る。
ここに、両半導体チップ10,20は、第２図に示す如く、
相互に接続すべきそれぞれの複数の対応端子（A,B,C、
X,Y,Z）、（A,B,C、X,Y,Z）とが面対称となるように形
成されている。
相互に接続すべきそれぞれの複数の対応端子（A,B,C、
X,Y,Z）、（A,B,C、X,Y,Z）とが面対称となるように形
成されている。
一方、各接続パターン30は、基板１の表裏に対称として
設けられている。各接続パターン30（リードパターン3
1,スルーホール32）は、半導体チップ10（20）の複数の
端子（A,B,C、X,Y,Z）に対応して当該各端子（A,B,C、
X,Y,Z）と同ピッチに成形されている。
設けられている。各接続パターン30（リードパターン3
1,スルーホール32）は、半導体チップ10（20）の複数の
端子（A,B,C、X,Y,Z）に対応して当該各端子（A,B,C、
X,Y,Z）と同ピッチに成形されている。
したがって、両半導体チップ10,20を、第１図に示す如
く、基板１の表裏に面対称配設し、それぞれの複数の対
応端子（A,B,C）、（X,Y,Z）を対応する各リードパター
ン31に接続するだけで、各対応スルーホール32を介して
迅速かつ容易にプリント回路基板を制作することができ
る。
く、基板１の表裏に面対称配設し、それぞれの複数の対
応端子（A,B,C）、（X,Y,Z）を対応する各リードパター
ン31に接続するだけで、各対応スルーホール32を介して
迅速かつ容易にプリント回路基板を制作することができ
る。
また、基板１の所定位置に接続パターン30（31,32）を
設ければよいので、配線パターン（5,6）の設計・製作
や各半導体チップの半田付等が簡単となり、コストを大
幅に低減でき、修理・点検も容易となる。
設ければよいので、配線パターン（5,6）の設計・製作
や各半導体チップの半田付等が簡単となり、コストを大
幅に低減でき、修理・点検も容易となる。
また、従来配線パターン（5,6）が一掃されかつ基板１
の両面を利用できるので、全体を小型化できるとともに
両半導体チップ10,20間の電路が最短とできるから信号
伝送の高速化を達成できる。また、外部ノイズの影響を
排除できる。
の両面を利用できるので、全体を小型化できるとともに
両半導体チップ10,20間の電路が最短とできるから信号
伝送の高速化を達成できる。また、外部ノイズの影響を
排除できる。
さらに、面対称形成された両半導体チップ10,20を基板
１の表裏面に固定するだけでよいから、端子間の接続ミ
スがなく、この点からも信頼性の高いものとなる。
１の表裏面に固定するだけでよいから、端子間の接続ミ
スがなく、この点からも信頼性の高いものとなる。
なお、以上の実施例では、一方半導体チップ10と他方半
導体チップ20とは１組を示したが、一般的には複数組と
してプリント回路基板が構成されることからすれば、上
記コスト低減、小型化等が一段と向上すること明らかで
ある。
導体チップ20とは１組を示したが、一般的には複数組と
してプリント回路基板が構成されることからすれば、上
記コスト低減、小型化等が一段と向上すること明らかで
ある。
［発明の効果］ 本発明は、一方半導体チップと他方半導体チップとをそ
れぞれの複数の対応端子が面対称となるように形成しか
つ両半導体チップを基板の表裏に対向配設して各スルー
ホールで連結する構成であるから、従来の複雑・長寸な
配線パターンを一掃して、半導体チップの実装作業，点
検・修理等が簡易・迅速にできるとともに電路最短化に
よる高密度実装や高速信号伝送ができ、全体として飛躍
的な小型化とコスト低減を達成した信頼性の高いプリン
ト回路基板を提供することができる。
れぞれの複数の対応端子が面対称となるように形成しか
つ両半導体チップを基板の表裏に対向配設して各スルー
ホールで連結する構成であるから、従来の複雑・長寸な
配線パターンを一掃して、半導体チップの実装作業，点
検・修理等が簡易・迅速にできるとともに電路最短化に
よる高密度実装や高速信号伝送ができ、全体として飛躍
的な小型化とコスト低減を達成した信頼性の高いプリン
ト回路基板を提供することができる。
第１図は本発明の一実施例を示す一部を断面した要部の
側面図、第２図は同じく上下方向に分解した平面図およ
び第３図は従来のプリント回路基板を示す平面図であ
る。 １……基板、 10……一方半導体チップ、 20……他方半導体チップ、 30……接続パターン、 31……リードパターン、 32……スルーホール。
側面図、第２図は同じく上下方向に分解した平面図およ
び第３図は従来のプリント回路基板を示す平面図であ
る。 １……基板、 10……一方半導体チップ、 20……他方半導体チップ、 30……接続パターン、 31……リードパターン、 32……スルーホール。
Claims (1)
- 【請求項１】ある種機能を有する一方半導体チップとそ
の他の機能を有する他方半導体チップとを、相互に接続
するそれぞれの複数の対応端子が面対称となるように形
成し、 一方半導体チップを表面に他方半導体チップを裏面に面
対称となるように基板に取付けかつ両半導体チップの各
対応端子を基板の各対応スルーホールを介して接続した
ことを特徴とするプリント回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290327A JPH0793486B2 (ja) | 1989-11-08 | 1989-11-08 | プリント回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290327A JPH0793486B2 (ja) | 1989-11-08 | 1989-11-08 | プリント回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03151687A JPH03151687A (ja) | 1991-06-27 |
| JPH0793486B2 true JPH0793486B2 (ja) | 1995-10-09 |
Family
ID=17754640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290327A Expired - Fee Related JPH0793486B2 (ja) | 1989-11-08 | 1989-11-08 | プリント回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793486B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502621A (en) * | 1994-03-31 | 1996-03-26 | Hewlett-Packard Company | Mirrored pin assignment for two sided multi-chip layout |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161695A (ja) * | 1986-12-25 | 1988-07-05 | 株式会社東芝 | 電子機器の制御装置 |
-
1989
- 1989-11-08 JP JP1290327A patent/JPH0793486B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03151687A (ja) | 1991-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |