JPH0792953A - 映像表示装置 - Google Patents

映像表示装置

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JPH0792953A
JPH0792953A JP5264251A JP26425193A JPH0792953A JP H0792953 A JPH0792953 A JP H0792953A JP 5264251 A JP5264251 A JP 5264251A JP 26425193 A JP26425193 A JP 26425193A JP H0792953 A JPH0792953 A JP H0792953A
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Abstract

(57)【要約】 【目的】 複数のビデオメモリ間で映像データを転送す
ることなく、各ビデオメモリに記憶された映像データに
従って複数の映像を１つの画面に重ねて表示する。 【構成】 ３つの記憶制御部７１〜７３は、３つの映像
記憶部６１〜６３からそれぞれ読出される３つの映像信
号ＲＧＢ０１〜０３に同期するクロック信号ＣＬＫ１〜
３を出力する。映像信号切換部８２は３つの映像信号の
１つを選択し、クロック信号切換部８４は３つのクロッ
ク信号の１つを選択する。Ｄ−Ａ変換部８６は、選択さ
れた映像信号を選択されたクロック信号でＤ−Ａ変換す
る。映像制御信号発生部８０は、映像信号の読出許可信
号ＨＰＩＥ１〜３，ＶＰＩＥ１〜３を３つの記憶制御部
７１〜７３にそれぞれ供給して、各映像信号を１画面内
で切換える。この結果、３つの映像記憶部６１〜６３か
ら読出された映像信号で表わされる映像が１つの画面内
に重ねて表示される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、複数の映像メモリに
記憶された映像信号に基づいて複数の映像を同一の画面
に表示する映像表示装置に関する。
【０００２】
【従来の技術】図３４は、従来の映像表示装置における
映像の表示動作を示す説明図である。近年のパーソナル
コンピュータでは、複数のＯＳ（オペレーティング・シ
ステム）が稼働する場合がある。図３４（Ａ）は、第１
のＯＳであるＭＳ−ＷＩＮＤＯＷＳ（マイクロソフト社
の商標）のウィンドウの中に、第２のＯＳであるＭＳ−
ＤＯＳ（マイクロソフト社の商標）による画面を表示し
た状態を示している。図３４（Ｂ），（Ｃ）はこの場合
の２つのＯＳのアドレス空間を示している。
【０００３】
【発明が解決しようとする課題】従来は、第１のＯＳに
よるウィンドウの１つに第２のＯＳの画面を表示するた
めに、図３４（Ｂ），（Ｃ）に矢印で示すように、第２
のＯＳにおける表示用のビデオメモリ（ＶＲＡＭ）から
第１のＯＳにおける表示用のビデオメモリ（ＡＶＲＡ
Ｍ）に映像データを転送する必要があった。映像データ
の転送はＣＰＵが行なうので、ＣＰＵの処理時間のほと
んどが第２のＯＳによる画面を表示する処理に使用され
てしまい、ＣＰＵによる他の処理が極めて遅くなってし
まうという問題があった。このような問題は、複数の表
示用ビデオメモリを映像表示装置に設けた場合に共通す
る問題であった。
【０００４】この発明は、従来技術における上述の課題
を解決するためになされたものであり、複数のビデオメ
モリ間で映像データを転送することなく、各ビデオメモ
リに記憶された映像データに従って複数の映像を１つの
画面に重ねて表示することのできる映像処理装置を提供
することを目的とする。
【０００５】
【課題を解決するための手段および作用】上述の課題を
解決するため、この発明の映像表示装置は、複数の映像
信号をそれぞれ記憶する複数の映像メモリと、前記複数
の映像メモリから複数の映像信号をそれぞれ読み出すタ
イミングを示す複数の読出許可信号を生成する映像制御
信号発生手段と、前記複数の読出許可信号にそれぞれ応
じて、前記複数の映像信号を読み出すための複数の読出
制御信号を前記複数の映像メモリにそれぞれ与えるとと
もに、前記複数の映像メモリから読み出された前記複数
の映像信号にそれぞれ同期する複数のクロック信号を生
成するメモリ制御手段と、前記複数の映像信号の１つ
を、前記表示部の画面内の所定の複数の位置において切
換えつつ選択するための映像選択信号を生成する選択信
号生成手段と、前記選択信号生成部から与えられた映像
選択信号に応じて前記複数の映像信号の１つと前記複数
のクロック信号の１つとを選択する選択手段と、前記選
択手段で選択された映像信号とクロック信号とに従って
映像を表示する表示手段とを備える。
【０００６】選択手段によって、複数の映像信号を選択
するとともに、選択された映像信号に対応するクロック
信号を選択して表示手段に供給するので、複数の映像メ
モリ間で映像データを転送することなく、複数の映像メ
モリにそれぞれ記憶された映像データに従って複数の映
像を１つの画面に重ねて表示することができる。
【０００７】前記選択信号生成手段は、前記表示手段の
画面上の所定の領域内に含まれる複数の画素のそれぞれ
に対応する所定のビット数のメモリ領域を有し、前記複
数の画素のそれぞれについて前記複数の映像信号のいず
れを選択するかを表わす映像選択データを記憶するメモ
リと、前記メモリから前記映像選択データを前記映像選
択信号として読出すための選択データ読出制御信号を、
前記メモリに供給する制御信号供給手段と、を含むよう
にすることが好ましい。
【０００８】こうすれば、メモリに予め記憶した映像選
択データを映像選択信号として読出すので、映像選択信
号を容易に生成することができる。
【０００９】前記制御信号供給手段は、前記複数の読出
制御信号のうちの１つを前記選択データ読出制御信号と
して前記メモリに転送する転送路であってもよい。
【００１０】選択データ読出制御信号はメモリ制御手段
で生成されるので、選択データ読出制御信号を生成する
ための専用の回路が不要になり、回路構成が簡単にな
る。
【００１１】前記表示手段は、前記選択手段で選択され
たクロック信号に従って前記選択手段で選択されたデジ
タル映像信号をアナログ映像信号に変換するＤ−Ａ変換
器を含むようにしてもよい。
【００１２】こうすれば、各映像信号にそれぞれ適した
クロック信号でＤ−Ａ変換を行なうので、映像を良好な
画質で表示できる。
【００１３】前記映像制御信号発生手段は、前記表示手
段の画面上の１本の走査線の走査期間に相当する第１の
周期を有する第１の信号を生成する手段を含むようにし
てもよい。また、前記メモリ制御手段は、前記映像制御
信号発生手段から与えられた前記第１の信号に基づいて
前記第１の周期のＮ1 倍（Ｎ1 は整数）の周期を有する
第１のクロック信号を生成する第１のＰＬＬ回路と、前
記複数の映像メモリの１つである第１の映像メモリの水
平アドレスを生成する水平アドレス生成手段と、前記第
１の映像メモリの垂直アドレスを生成する垂直アドレス
生成手段と、前記水平アドレスと前記垂直アドレスとを
加算することによって、前記第１の映像メモリに与えら
れるアドレスを生成する加算器と、を含むとともに、前
記水平アドレス生成手段は、前記第１のクロック信号の
パルスに応じて前記水平アドレスを増加させる水平アド
レス更新手段を含むようにしてもよい。
【００１４】第１のＰＬＬ回路に設定される整数Ｎ1 の
値を変更すれば、映像を水平方向に変倍することができ
る。
【００１５】映像表示装置は、さらに、算術論理演算が
可能なプロセッサと、前記プロセッサと前記複数の映像
メモリとを接続するとともに、前記プロセッサと前記メ
モリ制御部とを接続するバスとを備え、前記プロセッサ
は、前記第１のＰＬＬ回路における前記整数Ｎ1 の値を
変更することによって、前記第１の映像メモリから読出
される第１の映像信号によって前記表示手段に表示され
る第１の映像を水平方向に変倍するようにすることが好
ましい。
【００１６】こうすれば、プロセッサによって整数Ｎ1
の設定を変更することによって映像を水平方向に変倍す
ることができる。
【００１７】前記映像制御信号発生手段は、前記表示手
段の１画面分の走査期間に相当する第２の周期を有する
第２の信号を生成する手段を含むようにしてもよい。ま
た、前記第１のメモリ制御手段は、さらに、前記映像制
御信号発生手段から与えられた前記第１の信号に基づい
て、前記第１の映像メモリから読出される第１の映像信
号に関する走査線の終端に相当するタイミングを示す第
１の走査線更新信号を生成する手段と、前記第１および
第２の信号のいずれか一方に基づいて、前記第２の周期
のＮ2 倍（Ｎ2 は整数）の周期を有する第２の走査線更
新信号を生成する第２のＰＬＬ回路とを含み、前記水平
アドレス生成手段は、前記第１の走査線更新信号の１パ
ルスに応じて前記水平アドレスを所定の初期値にリセッ
トする手段を含み、前記垂直アドレス生成手段は、前記
第１の走査線更新信号の１パルスに応じて、前記第１の
走査線更新信号の最新の２つのパルスの間に与えられた
前記第２の走査線更新信号のパルス数と、前記表示手段
における所定の数の走査線に相当するアドレスの差分と
を乗算した結果に相当する垂直アドレス増分を、前記垂
直アドレスに加算することによって前記垂直アドレスを
更新する垂直アドレス更新手段を含むようにしてもよ
い。
【００１８】第２のＰＬＬ回路に設定される整数Ｎ2 の
値を変更すれば、映像を垂直方向に変倍することができ
る。
【００１９】前記プロセッサは、前記第２のＰＬＬ回路
における前記整数Ｎ2 の値を変更することによって、前
記第１の映像メモリから読出される第１の映像信号によ
って、前記表示手段に表示される第１の映像を垂直方向
に変倍するようにしてもよい。
【００２０】こうすれば、プロセッサによって整数Ｎ2
の設定を変更することによって映像を垂直方向に変倍す
ることができる。
【００２１】
【実施例】以下では、次の順序を説明を行なう。 Ａ．装置の全体構成と動作： Ｂ．映像制御信号発生部の構成と動作： Ｃ．記憶制御部と映像記憶部の構成と動作： Ｄ．映像の拡大縮小時の各種の設定値： Ｅ．動画書込制御部の構成と動作： Ｆ．３ポート映像記憶部の構成と動作： Ｇ．変形例：
【００２２】Ａ．装置の全体構成と動作：図１は、この
発明の一実施例としての映像表示装置を備えるコンピュ
ータシステムの構成を示すブロック図である。ＣＰＵ５
０に接続されたＣＰＵバス５２には、記憶部６０と、映
像記憶部６１，６２と、３ポート映像記憶部６３とが接
続されている。３つの映像記憶部６１，６２，６３に
は、映像信号をシリアルに読出すための制御信号が記憶
制御部７１，７２，７３からそれぞれ与えられる。第１
の記憶制御部７１は、更に、第１の映像記憶部６１に与
える制御信号と同じ制御信号を記憶部６０にも供給して
いる。この記憶部６０は、３つの映像記憶部６１〜６３
から読み出された映像信号の１つを選択するためのマル
チプレクス信号ＭＰＸを記憶するためのメモリである。
なお、４つの記憶部６０〜６３の構成と役割については
さらに後述する。
【００２３】３ポート映像記憶部６３の読出ポートは第
３の記憶制御部７３に接続されており、また、第１の書
込みポートはＣＰＵバス５２に、第２の書込みポートは
動画書込制御部７４にそれぞれ接続されている。動画書
込制御部７４は、映像信号分離／デジタイズ制御部７６
と動画データ伸長部７８からそれぞれ動画の映像データ
が与えられる。映像信号分離／デジタイズ制御部７６
は、テレビチューナやビデオプレーやから与えられるコ
ンポジット映像信号を同期信号とコンポーネント信号
（ＲＧＢ信号またはＹＵＶ信号）とに分離するととも
に、コンポーネント信号をデジタル信号に変換して動画
書込制御部７４に供給する。一方、動画データ伸長部７
８は、ＣＤ−ＲＯＭやハードディスク、光磁気ディスク
などに収納された圧縮画像データを伸長して動画書込制
御部７４に供給する。動画書込制御部７４は、供給され
た動画の映像データを３ポート映像記憶部６３に書込
む。なお、動画書込制御部７４の内部構成と動作につい
ては、さらに後述する。
【００２４】このコンピュータシステムは、さらに、映
像制御信号発生部８０と、映像信号切換部８２と、クロ
ック信号切換部８４と、Ｄ−Ａ変換部８６と、増幅部８
８と、カラーモニタ９０とを備えている。映像制御信号
発生部８０は、映像信号の読出しのタイミングを指示す
るための映像制御信号ＶＰＩＥ１〜３，ＨＰＩＥ１〜３
を生成して、３つの記憶制御部７１〜７３に供給する。
映像信号切換部８２は、３つの映像記憶部６１〜６３か
ら読み出された映像信号ＲＧＢ０１〜０３の１つの選択
してＤ−Ａ変換部８６に供給する。また、クロック信号
切換部８４は、３つの記憶制御部７１〜７３から出力さ
れるクロック信号ＣＬＫ１〜３の１つを選択し、Ｄ−Ａ
変換の同期信号としてＤ−Ａ変換部８６に供給する。映
像信号切換部８２とクロック信号切換部８４に与えられ
るマルチプレクス信号ＭＰＸは、記憶部６０から与えら
れている。
【００２５】Ｄ−Ａ変換部８６は、ＲＧＢの各色ごとに
８ビットが割り当てられた２４ビットのデジタル信号Ｒ
ＧＢ０をアナログ信号ＡＲ，ＡＧ，ＡＢに変換する。こ
れらのアナログ信号ＡＲ，ＡＧ，ＡＢは、増幅部８８に
おいてそれぞれ増幅されてカラーモニタ９０に与えられ
る。なお、カラーモニタ９０の垂直同期信号ＶＳＹＮＣ
と水平同期信号ＨＳＹＮＣは映像制御信号発生部８０か
ら与えられる。
【００２６】図２は、４つの記憶部６０〜６３のメモリ
空間と画面表示との関係を示す説明図である。各記憶部
のサイズは、垂直方向のライン数Ｗv と、水平方向の画
素数Ｗh と、各画素に割り当てられたビット数Ｎb とで
定義できる。記憶部６０は、１６００画素×１２００ラ
インの画面に対応しており、２ビットの深さを有してい
る。記憶部６０に記憶されるマルチプレクスデータは、
マルチプレクス信号ＭＰＸとして映像信号切換部８２と
クロック信号切換部８４とに与えられる。従って、記憶
部６０の深さは、このコンピュータシステムに搭載でき
る映像記憶部の最大の個数を互いに識別できるビット数
に設定される。図１の例では、映像記憶部が３つ設けら
れているので、記憶部６０は２ビットの深さでよい。
【００２７】図２（Ｂ）に示すように、第１の映像記憶
部６１は１６００画素×１２００ラインの画面に対応し
ており、２４ビットの深さを有している。映像記憶部６
１に記憶される映像データは、フルカラー自然画像デー
タである。なお、映像記憶部６１としては、８ビットの
深さのメモリを３枚用いてもよい。
【００２８】記憶部６０と第１の映像記憶部６１とは、
同じ大きさの画面に対応する互いに等しいメモリ空間を
有している。記憶制御部７１（図１）は、記憶部６０と
映像記憶部６１に同じ読み出し信号を供給しており、記
憶部６０と映像記憶部６１からは、同じ表示位置に相当
するマルチプレクス信号ＭＰＸと映像信号ＲＧＢ０１と
がそれぞれ読み出される。
【００２９】第２の映像記憶部６２は、６４０画素×４
００ラインの画面に対応しており、２４ビットの深さを
有している。また、３ポート映像記憶部６３は、８００
画素×６００ラインの画面に対応しており、２４ビット
の深さを有している。なお、３つの映像記憶部６１〜６
３は同じ大きさの画面に対応していてもよい。記憶制御
部７１〜７３のそれぞれは、映像制御信号発生部８０か
ら与えられる読出許可信号ＶＰＩＥ１〜３，ＨＰＩＥ１
〜３に応じて映像記憶部６１〜６３から映像信号ＲＧＢ
０１〜３をそれぞれ読み出す。
【００３０】図３（Ａ）は、３つの映像記憶部を利用す
る３つのＯＳに関するアドレスマップを示す説明図であ
る。３つの映像記憶部はそれぞれ異なる３つのＯＳ（マ
ルチＯＳ，ＯＳ１，ＯＳ２）によって管理されている。
マルチＯＳは、システムの管理を一時的に他のＯＳに切
換える機能を有している。また、各ＯＳは、映像記憶部
６１〜６３のメモリ領域をそれぞれ有している。図３
（Ａ）の〜は、ＯＳの切換えの手順を示している。
まず、マルチＯＳからＯＳ１への切換えを要する指示が
キーボード４０またはマウス４２から入力されると、Ｂ
ＩＯＳからマルチＯＳにその指示が与えられ（手順
）、マルチＯＳはシステムの管理をＯＳ１に切換える
（手順）。ＯＳ１は、指示された処理を実行し、処理
が終了すると再びマルチＯＳにシステムの管理を切換え
る（手順）。そして、各映像記憶部６１〜６３に記憶
された映像は、ＢＩＯＳを介してカラーモニタ９０に表
示される（手順）。
【００３１】図３（Ｂ）は、各映像記憶部６１〜６３の
映像がカラーモニタ９０に表示された状態を示す平面図
である。なお、複数のＯＳを使用せずに、１つのＯＳで
２つの映像記憶部を管理することも可能である。例え
ば、３つの映像記憶部６１〜６３を同じＯＳが管理する
ことも可能である。
【００３２】図４は、映像制御信号発生部８０から出力
される読出許可信号ＶＰＩＥ１〜３，ＨＰＩＥ１〜３と
カラーモニタ９０における画面表示との関係を示す説明
図である。図４の左上には、３つの映像記憶部６１〜６
１からそれぞれ読み出された３つの映像信号ＲＧＢ０１
〜ＲＧＢ０３に応じてカラーモニタ９０に表示された３
つの映像の表示領域Ｗ０１，Ｗ０２，Ｗ０３を示してい
る。
【００３３】図４の下部には、Ｘ１−Ｘ２線上における
信号波形が示されており、水平同期信号ＨＳＹＮＣと、
映像制御信号発生部８０から３つの記憶制御部７１〜７
３にそれぞれ与えられる水平読出許可信号ＨＰＩＥ１〜
３と、記憶部６０から読み出されるマルチプレクス信号
の水平成分ＨＭＰＸの波形が示されている。一方、図４
の右側には、Ｙ１−Ｙ２線上における信号波形が示され
ており、垂直同期信号ＶＳＹＮＣと、映像制御信号発生
部８０から３つの記憶制御部７１〜７３にそれぞれ与え
られる垂直読出許可信号ＶＰＩＥ１〜３と、記憶部６０
から読み出されるマルチプレクス信号の垂直成分ＶＭＰ
Ｘの波形が示されている。
【００３４】第１の映像記憶部６１に与えられる水平読
出許可信号ＨＰＩＥ１は、カラーモニタ９０の左端位置
Ａ〜右端位置Ｆまでの表示領域においてＨレベルに保た
れている。また、垂直読出許可信号ＶＰＩＥ１も画面の
垂直方向の全領域においてＨレベルに保たれており。こ
の結果、第１の映像信号ＲＧＢ０１は、これらの読出許
可信号ＨＰＩＥ１，ＶＰＩＥ１がいずれもＨレベルであ
る期間において、第１の映像記憶部６１から読み出され
る。同様に、第２の映像信号ＲＧＢ０２は、読出許可信
号ＨＰＩＥ２，ＶＰＩＥ２がいずれもＨレベルである期
間において第２の映像記憶部６２から読み出され、第３
の映像信号ＲＧＢ０３は、読出許可信号ＨＰＩＥ３，Ｖ
ＰＩＥ３がいずれもＨレベルである期間において、第３
の映像記憶部６３から読み出される。
【００３５】映像信号切換部８２は、記憶部６０から出
力されるマルチプレクス信号ＭＰＸに応じて、３つの映
像信号ＲＧＢ０１〜３の１つを選択して出力する。マル
チプレクス信号ＭＰＸは、第１の映像信号ＲＧＢ０１と
同様に、カラーモニタ９０の走査に従って各画素におけ
るマルチプレクスデータの値を示す信号であるが、図４
では図示の便宜上、水平成分ＨＭＰＸの変化と垂直成分
ＶＭＰＸの変化とに分離して描いている。言い換えれ
ば、実際のマルチプレクス信号ＭＰＸは、水平成分ＨＭ
ＰＸと同様な信号が走査線の順に連続している信号であ
る。
【００３６】図４のＸ１−Ｘ２線上において、マルチプ
レクス信号ＭＰＸの水平成分ＨＭＰＸの値は１，２，
３，１の順に変化しており、これに応じて映像信号ＲＧ
Ｂ０１，ＲＧＢ０２，ＲＧＢ０３，ＲＧＢ０１がそれぞ
れ選択されている。
【００３７】なお、記憶部６０に記憶されるマルチプレ
クスデータは、カラーモニタ９０の画面上において指定
された各映像領域のサイズや位置等に応じてＣＰＵ５０
が決定する。すなわち、オペレータがキーボードやマウ
スを用いて、第２と第３の表示領域Ｗ０２，Ｗ０３のサ
イズと位置と上下関係とを指定すると、この指定に応じ
てＣＰＵ５０がマルチプレクスデータを生成し、記憶部
６０に書き込む。なお、第１の表示領域Ｗ０１に表示さ
れる映像は、基本的な映像であり、この表示領域Ｗ０１
は所定の大きさに固定されている。
【００３８】図２（Ｂ），（Ｃ），（Ｄ）に示すような
異なるサイズの映像を表示する際には、それぞれに適し
た互いに異なる同期信号（水平同期信号および垂直同期
信号）が用いられるのが普通である。従って、各映像記
憶部６１〜６３から読み出された映像信号を重ねて同一
画面上に表示するのは通常は不可能である。そこで、こ
のコンピュータシステムでは、図１に示すように、各映
像記憶部６１〜６３から読み出される映像信号にそれぞ
れ同期するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３
を記憶制御部７１，７２，７３からクロック信号切換部
８４に与え、クロック信号切換部８４は、記憶部６０か
ら読み出されたマルチプレクス信号ＭＰＸに応じてこれ
らのクロック信号の１つを選択してＤ−Ａ変換部８６に
供給している。従って、Ｄ−Ａ変換部８６は、映像信号
切換部８２から出力される映像信号に同期したクロック
信号に従ってＤ−Ａ変換を実行できる。このように、各
映像記憶部６１〜６３から読み出された映像信号は、そ
れぞれに同期したクロック信号ＣＬＫ１，ＣＬＫ２，Ｃ
ＬＫ３によってＤ−Ａ変換されるので、Ｄ−Ａ変換部８
６から出力されるアナログ映像信号ＡＲ，ＡＧ，ＡＢ
は、映像を忠実に再現する信号となる。
【００３９】以上のように、このコンピュータシステム
では、３つの映像記憶部６１〜６３から読み出された映
像信号ＲＧＢ０１〜３の１つを映像信号切換部８２で切
換えながら映像を表示するので、ＣＰＵ５０が映像記憶
部６１〜６３の間で映像データを転送する処理を行なう
必要がなく、複数の映像を重ねた状態で高速に表示する
ことができる。この際、各映像信号に対応したクロック
信号に従ってＤ−Ａ変換を行なうので、異なる画面サイ
ズに対応した複数の映像を忠実に再現することができ
る。
【００４０】また、記憶部６０と映像記憶部６１のメモ
リ空間が同じ画面サイズに対応しているので、カラーモ
ニタ９０の画面上における各映像領域Ｗ０１〜３のサイ
ズと位置と上下関係の指定に応じて、記憶部６０に記憶
するマルチプレクスデータを容易に設定できるという利
点がある。
【００４１】なお、３つの映像記憶部６１〜６３を管理
するＯＳがマルチウィンドウシステムである場合には、
各映像領域Ｗ０１，Ｗ０２，Ｗ０３内にそれぞれのＯＳ
が複数のウィンドウを重ねて表示することが可能であ
る。
【００４２】Ｂ．映像制御信号発生部の構成と動作：図
５は、映像制御信号発生部８０の内部構成を示すブロッ
ク図である。また、図６は映像制御信号発生部８０の水
平方向の動作を示すタイミングチャート、図７は垂直方
向の動作を示すタイミングチャートである。図５に示す
ように、映像制御信号発生部８０は、カラーモニタ９０
に供給する水平同期信号ＨＳＹＮＣおよび垂直同期信号
ＶＳＹＮＣと、３つの記憶制御部７１〜７３にそれぞれ
供給する水平読出許可信号ＨＰＩＥおよび垂直読出許可
信号ＶＰＩＥとを生成する。映像制御信号発生部８０
は、次の構成要素を備えている。
【００４３】ＤＰＬＬ部１００：映像制御信号発生部８
０内の各部を同期させるためのドットクロック信号ＤＴ
ＣＬＫを生成する。
【００４４】水平同期期間カウンタ１１１：ドットクロ
ック信号ＤＴＣＬＫに基づいて、図６（ａ）に示すよう
に、水平同期期間ＨＳにおいてＬレベルとなる信号Ｈ１
を生成する。ここで、水平同期期間ＨＳとは、水平同期
信号ＨＳＹＮＣがＬレベルに保たれる期間である。な
お、図５から解るように、カウンタ１１１の出力信号Ｈ
１はそのまま水平同期信号ＨＳＹＮＣとして映像制御信
号発生部８０の外部に出力されている。言い換えれば、
カウンタ１１１は、水平同期信号ＨＳＹＮＣを作成する
回路である。信号Ｈ１がＬレベルとなる期間の長さを示
すデータは、ＣＰＵバス５２を介してＣＰＵ５０から水
平同期期間カウンタ１１１内の図示しないレジスタに書
き込まれる。なお、期間の長さは、ドットクロック信号
ＤＴＣＬＫのパルス数で表現される。期間の長さがＣＰ
Ｕ５０によって設定されることは、以下に説明する各カ
ウンタに共通である。信号Ｈ１が一旦Ｈレベルに立ち上
がると、後述する水平リセットカウンタ１１５から与え
られるリセット信号Ｈ５によって水平同期期間カウンタ
１１１がリセットされるまでＨレベルに保たれる。
【００４５】水平バックポーチ期間カウンタ１１２：リ
セット信号Ｈ５でリセットされてＬレベルに立下り、水
平バックポーチ期間ＨＢの終期でＨレベルに立ち上がる
信号Ｈ２（図６（ｂ））を生成する。ここで、水平バッ
クポーチ期間ＨＢとは、水平同期信号ＨＳＹＮＣの立上
りから映像有効期間ＨＥの始期までの期間である。
【００４６】水平映像有効期間カウンタ１１３：リセッ
ト信号Ｈ５でリセットされてＬレベルに立下り、水平映
像有効期間ＨＥの終期でＨレベルに立ち上がる信号Ｈ３
（図６（ｃ））を生成する。
【００４７】ところで、図５に示すように、ＡＮＤゲー
ト１１６には信号Ｈ２と信号Ｈ３の反転信号とが入力さ
れている。ＡＮＤゲート１１６の出力信号ＨＹＥＮＢ
は、図６（ｈ）に示すように、水平映像有効期間ＨＥに
おいてＨレベルとなる信号である。以下では、信号ＨＹ
ＥＮＢを「水平有効イネーブル信号」とよぶ。カラーモ
ニタ９０には、水平有効イネーブル信号ＨＹＥＮＢがＨ
レベルの期間においてのみ有効な映像を表示することが
可能である。なお、水平映像有効期間ＨＥは、基本とな
る第１の映像領域Ｗ０１に相当する期間であり、図４に
示す映像領域Ｗ０１の全範囲（位置Ａ〜位置Ｆの範囲）
に相当する期間である。
【００４８】水平フロントポーチ期間カウンタ１１４：
リセット信号Ｈ５に応じてＬレベルに立下り、水平フロ
ントポーチ期間ＨＦの終期でＨレベルに立ち上がる信号
Ｈ４（図６（ｄ））を生成する。ここで、水平フロント
ポーチ期間ＨＦとは、水平映像有効期間ＨＥの終期から
水平リセット期間ＨＲ（ドットクロック信号ＤＴＣＬＫ
の１クロック分の期間）の始期までの期間である。
【００４９】水平リセット期間カウンタ１１５：上記の
カウンタ１１１〜１１４をリセットするリセット信号Ｈ
５（図６（ｅ））を生成する。信号Ｈ５は、水平フロン
トポーチ期間カウンタ１１４の出力信号Ｈ４が立ち上が
った後の次のドットクロック信号ＤＴＣＬＫの立上りで
Ｌレベルに立下り、１クロック後に再び立上る信号であ
る。上述したように、カウンタ１１１〜１１４は、信号
Ｈ５の立下りによってリセットされて、信号Ｈ１〜Ｈ４
がＬレベルに立ち下がる。
【００５０】以上のように、カウンタ１１１〜１１５の
働きによって水平同期信号ＨＳＹＮＣが生成されるとと
もに、水平方向の各期間が規定される。
【００５１】映像制御信号発生部８０は、垂直方向の期
間を規定するカウンタとして、上述した各カウンタ１１
１〜１１５にそれぞれ対応するカウンタ１２１〜１２５
を有している。垂直方向の期間を規定するカウンタ１２
１〜１２５は、ドットクロック信号ＤＴＣＬＫの代わり
に水平同期信号ＨＳＹＮＣ（＝Ｈ１）をクロック入力と
していることの他は、水平方向の期間を規定するカウン
タ１１１〜１１５と同じである。これは、図７（ａ）〜
（ｅ）に示すカウンタ１２１〜１２５の出力信号Ｖ１〜
Ｖ５の波形を図６（ａ）〜（ｅ）に示す信号Ｈ１〜Ｈ５
の波形とを比較すれば理解できる。ただし、ＣＰＵ５０
が水平方向のカウンタ１１１〜１１４のそれぞれに設定
する期間の長さと、垂直方向のカウンタ１２１〜１２４
のそれぞれに設定する期間の長さとは異なっている。
【００５２】また、水平有効イネーブル信号ＨＹＥＮＢ
を作成するＡＮＤゲート１１６に対応して、垂直有効イ
ネーブル信号ＶＹＥＮＢ（図７（ｈ））を作成するＡＮ
Ｄゲート１２６も設けられている。
【００５３】映像制御信号発生部８０は、さらに、３つ
の記憶制御部７１〜７３に与える読出許可信号ＨＰＩ
Ｅ，ＶＰＩＥをそれぞれ作成するための３つの許可信号
生成回路１３１〜１３３を備えている。許可信号生成回
路１３１〜１３３のそれぞれは、次の構成要素を備えて
いる。
【００５４】水平表示開始期間カウンタ１３４：水平有
効イネーブル信号ＨＹＥＮＢ（図６（ｈ））の立上りで
リセットが解除されて、水平表示領域期間の始期にＨレ
ベルに立ち上がる信号Ｈ６（図６（ｉ））を生成し、水
平有効イネーブル信号ＨＹＥＮＢの立下りで再びリセッ
トされる。ここで、水平表示領域期間とは、映像記憶部
に記憶された映像データに応じて映像がカラーモニタ９
０に表示される期間を言う。図４において、映像領域Ｗ
０１の水平表示領域期間は位置Ａ〜位置Ｆの期間であ
り、また、映像領域Ｗ０２の水平表示領域期間は位置Ｂ
〜位置Ｄの期間、映像領域Ｗ０３の水平表示領域期間は
位置Ｃ〜位置Ｅの期間である。
【００５５】水平表示領域期間カウンタ１３５：水平有
効イネーブル信号ＨＹＥＮＢの立上りでリセットが解除
されて、水平表示領域期間の終期にＨレベルに立ち上が
る信号Ｈ７（図６（ｊ））を生成し、水平有効イネーブ
ル信号ＨＹＥＮＢの立下りで再びリセットされる。
【００５６】ＡＮＤゲート１３６：信号Ｈ６と信号Ｈ７
の反転信号との論理積をとることによって水平読出許可
信号ＨＰＩＥ（図６（ｋ））を生成する。
【００５７】許可信号生成回路１３１〜１３３は、さら
に、垂直方向に関して、水平方向に関する上述の２つの
カウンタ１３４，１３５とＡＮＤゲート１３６にそれぞ
れ対応する２つのカウンタ１３７，１３８とＡＮＤゲー
ト１３９を備えている。ＡＮＤゲート１３９からは、垂
直読出許可信号ＶＰＩＥ（図７（ｋ））が出力される。
なお、水平方向に関するカウンタ１３４，１３５はドッ
トクロック信号ＤＴＣＬＫをクロック入力とし、水平有
効イネーブル信号ＨＹＥＮＢをリセット入力としている
のに対して、垂直方向に関するカウンタ１３７，１３８
は、水平同期信号ＨＳＹＮＣ（＝Ｈ１）をクロック入力
とし、垂直有効イネーブル信号ＶＹＥＮＢをリセット入
力としている。
【００５８】映像制御信号発生部８０は、映像記憶部６
１〜６３の数と等しい数の許可信号生成回路１３１〜１
３３を備えている。すなわち、各映像記憶部６１〜６３
にそれぞれ対応する許可信号生成回路１３１〜１３３に
よって、図４に示す各読出許可信号の組（ＨＰＩＥ１，
ＶＰＩＥ１），（ＨＰＩＥ２，ＶＰＩＥ２），（ＨＰＩ
Ｅ３，ＶＰＩＥ３）がそれぞれ生成される。
【００５９】なお、許可信号生成回路１３１〜１３３内
のカウンタ１３４，１３５，１３７，１３８には、ＣＰ
Ｕ５０によってそれぞれの期間に規定するパルス数が設
定されている。これらのパルス数は、カラーモニタ９０
の画面上においてオペレータが指定した各映像領域Ｗ０
１〜Ｗ０３（図４）のサイズと位置と上下関係に応じて
ＣＰＵ５０が決定する。
【００６０】以上説明したように、映像制御信号発生部
８０は、図４に示す水平同期信号ＨＳＹＮＣと、垂直同
期信号ＶＳＹＮＣと、読出許可信号ＨＰＩＥ１〜３と、
ＶＰＩＥ１〜３とを生成する。図１に示すように、水平
同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣはカラー
モニタ９０に供給され、許可信号ＨＰＩＥ１〜３，ＶＰ
ＩＥ１〜３は記憶制御部７１〜７３に供給される。
【００６１】Ｃ．記憶制御部と映像記憶部の構成と動
作：ここでは、記憶制御部７１，７２と映像記憶部６
１，６２の構成と動作について説明する。３ポート記憶
制御部７３と３ポート映像記憶部６３の構成と動作につ
いては後述する。
【００６２】図８は、記憶制御部７１の内部構成を示す
ブロック図である。また、図９は、記憶制御部７１の動
作を示すタイミングチャートである。記憶制御部７１
は、Ｈ−ＰＬＬ部１４１と、Ｖ−ＰＬＬ部１４２と、３
つの波形整形部１４３〜１４５と、ＮＡＮＤゲート１４
６と、インバータ１４７と、アドレス生成回路１４８と
を備えている。
【００６３】Ｈ−ＰＬＬ部１４１は、水平読出許可信号
ＨＰＩＥの周波数のＮh 倍の周波数を有するクロック信
号ＣＬＫ（図９（ｈ））を生成するＰＬＬ回路である。
ここで、Ｎh は、水平読出許可信号ＨＰＩＥの１周期に
相当する画素数である。この画素数Ｎh は、図２
（Ｂ），（Ｃ），（Ｄ）に示す映像記憶部６１〜６３の
水平方向の画素数Ｗh とは異なる値に設定することがで
きる。ＣＰＵ５０がＨ−ＰＬＬ部１４１のＮh の値を変
更することにより、Ｎh とＷh の関係に応じて映像を水
平方向に拡大したり縮小したりすることができる。この
ような映像の拡大・縮小機能についてはさらに後述す
る。なお、Ｈ−ＰＬＬ部１４１では、水平読出許可信号
ＨＰＩＥの立上りエッジに同期してクロック信号ＣＬＫ
の位相をロックする。
【００６４】Ｖ−ＰＬＬ部１４２は、垂直読出許可信号
ＶＰＩＥの周波数のＮv 倍の周波数を有する信号ＶＣＬ
Ｋ（図９（ｂ））を生成するＰＬＬ回路である。ここ
で、Ｎv は垂直読出許可信号ＶＰＩＥの１周期に相当す
るライン数である。このライン数Ｎv も、図２（Ｂ），
（Ｃ），（Ｄ）に示す映像記憶部６１〜６３のライン数
Ｗv とは異なる値に設定することができ、Ｎv とＷv の
関係に応じて映像を垂直方向に拡大・縮小することがで
きる。
【００６５】図１０は、波形整形部１４３，１４４，１
４５の内部構成を示すブロック図である。各波形整形部
は、２つのＤフリップフロップ１５１，１５２と、ＡＮ
Ｄゲート１５３とで構成されている。２つのＤフリップ
フロップ１５１，１５２のクロック入力端子には、Ｈ−
ＰＬＬ部１４１で生成されたクロック信号ＣＬＫが入力
されている。波形整形部への入力信号は、第１のＤフリ
ップフロップ１５１のＤ入力端子に与えられている。第
１のＤフリップフロップ１５１の出力は、第２のＤフリ
ップフロップ１５２のＤ入力端子およびＡＮＤゲート１
５３に与えられている。ＡＮＤゲート１５３には、さら
に、第２のフリップフロップ１５２の反転出力が与えら
れている。
【００６６】図１１は、波形整形部の動作を示すタイミ
ングチャートである。図８に示す３つの波形整形部１４
３〜１４５の入力信号は、それぞれＶＰＩＥ，ＨＰＩ
Ｅ，／ＶＣＬＫである。ここで、ＶＣＬＫの前に付けた
記号「／」は、信号ＶＣＬＫがインバータ１４７で反転
された信号であることを示している。図１１から解るよ
うに、波形整形部１４３，１４４，１４５への入力信号
ＶＰＩＥ，／ＶＣＬＫ，ＨＰＩＥが立上ってから１番目
のクロック信号ＣＬＫの立下りでそれぞれの出力信号Ｖ
ＣＬＲ，ＩＮＣ，ＨＣＬＲがＨレベルに立上り、２番目
の立下りエッジで出力信号がＬレベルに立下る。
【００６７】図８に示すように、３つの波形整形部１４
３〜１４５のクロック入力端子には、Ｈ−ＰＬＬ部１４
１で生成されたクロック信号ＣＬＫが共通に与えられて
いる。第１の波形整形部１４３で生成される垂直リセッ
ト信号ＶＣＬＲは、映像領域の１画面分の表示が終了す
るたびに１パルスの変化が発生する信号である。
【００６８】第２の波形整形部１４４で生成される水平
リセット信号ＨＣＬＲは、走査線１本分の表示が終了す
るたびに１パルスの変化が発生する信号である。
【００６９】第３の波形整形部１４５で生成される垂直
インクリメント信号ＩＮＣは、走査線１本分の映像デー
タの読出しが終了するたびに１パルスの変化が発生する
信号である。なお、水平リセット信号ＨＣＬＲと垂直イ
ンクリメント信号ＩＮＣは、映像の垂直方向の拡大・縮
小を行なう際に重要な役割を有するが、これについては
後述する。
【００７０】ＮＡＮＤゲート１４６（図８）は、第２の
波形整形部１４４の第１のＤフリップフロップ１５１の
出力Ｑ１５１（図１０）と、垂直許可信号ＶＰＩＥとの
論理積をとってリードイネーブル信号ＲＥを生成する。
【００７１】なお、第１の記憶制御部６１の出力信号Ｖ
ＣＬＲ，ＨＣＬＲ，ＩＮＣ，ＲＥ，ＣＬＫは、映像記憶
部６１と記憶部６０とに共通に与えられる。
【００７２】図１に示す３つの記憶制御部７１〜７３
は、それぞれ図８に示す同じ構成を有している。ただ
し、Ｈ−ＰＬＬ部１４１に設定される画素数Ｎh の値
と、Ｖ−ＰＬＬ部１４２に設定されるライン数Ｎv の値
とは、各記憶制御部によって互いに異なる。これについ
ては、映像の拡大縮小処理の説明において詳述する。
【００７３】図１２は、２つの映像記憶部６１の内部構
成を示すブロック図である。映像記憶部６１は、ランダ
ム読出／書込制御部１６０と、シリアル読出制御部１６
１と、メモリ１６２とを有している。この構成は記憶部
６０，６２も同様である。
【００７４】ランダム読出／書込制御部１６０の入力は
次の通りである。 ＡＤＢＵＳ：ＣＰＵバス５２のアドレス／データ共用バ
ス。 ＡＨＬＲＷ：アドレスの上位／下位の選択、および、デ
ータ読出／データ書込の選択を示す信号。 ＡＥＮ：アドレスバスが有効であること示す信号。 ＤＥＮ：データバスが有効であることを示す信号。
【００７５】ランダム読出／書込制御部１６０の出力は
次の通りである。 ＲＡＤＤＲＳ：ランダムアドレス。 ＲＤＡＴＡ：ランダムデータ。 ＲＷＲ：ランダム書込信号。 ＲＲＤ：ランダム読出信号。
【００７６】シリアル読出制御部１６１の入出力は次の
通りである。 ＡＤＢＵＳ：アドレスバス。 ＡＤＳＥＬ：４つのアドレスの１つを選択するアドレス
選択信号。 ＡＥＮ：アドレスバスＡＤＢＵＳが有効なことを示すア
ドレス有効信号。 ＶＣＬＲ：映像領域の１回分の表示が終了するたびに１
パルスの変化が発生する垂直リセット信号。 ＩＮＣ：走査線１本分の映像データの読出しが終了する
たびに１パルスの変化が発生する垂直インクリメント信
号。 ＨＣＬＲ：走査線１本分の表示が終了するたびに１パル
スの変化が発生する水平リセット信号。 ＣＬＫ：クロック信号。 ＲＥ：リードイネーブル信号。 ＳＡＤＤＲＳ：シリアルアドレス。 ＳＲＤ：シリアル読出許可信号
【００７７】図１３は、図１２に示すメモリ１６２の内
部構成を示すブロック図である。メモリ１６２は、メモ
リセルアレイ１６５と、セレクタ１６６と、２つの３ス
テートバッファ部１６７，１６８とを備えている。セレ
クタ１６６は、ランダム書込信号ＲＷＲに応じて、ラン
ダムアドレスＲＡＤＤＲＳとシリアルアドレスＳＡＤＤ
ＲＳの一方を、メモリセルアレイ１６５のアドレス入力
端子に接続する。メモリセルアレイ１６５の出力端子か
らは、第１の３ステートバッファ部１６７を介してラン
ダムデータＲＤＡＴＡが出力される。第１の３ステート
バッファ部１６７の制御端子にはランダム読出信号ＲＲ
Ｄが与えられている。メモリセルアレイ１６５の出力
は、さらに、第２の３ステートバッファ部１６８から映
像信号ＲＧＢ０１として出力され、映像信号切換部８２
（図１）に与えられている。第２の３ステートバッファ
部１６８の制御入力端子にはシリアル読出制御部１６１
から与えられるシリアルデータ読出許可信号ＳＲＤが与
えられている。なお、動画を高速に表示するためには、
スタティックＲＡＭで構成されたメモリセルアレイ１６
５を用いるのが好ましい。
【００７８】図１４は、図１２に示すシリアル読出制御
部１６１の内部構成を示すブロック図である。また、図
１５はシリアル読出制御部１６１の動作を示すタイミン
グチャートである。シリアル読出制御部１６１は、それ
ぞれ８ビットの４つのアドレスレジスタ１７１〜１７４
と、デコーダ１７６とを備えている。デコーダ１７６
は、２ビットのアドレス選択信号ＡＤＳＥＬをデコード
して４つのアドレスレジスタ１７１〜１７４を１つずつ
順次にイネーブル状態にする（図１５（ｂ））。アドレ
スバスＡＤＢＵＳから与えられたアドレスＡH ，ＡL ，
ＢH ，ＢL （図１５（ａ））は、アドレスレジスタ１７
１〜１７４に与えられるアドレス有効信号ＡＥＮの立上
りエッジで各レジスタに順次保持される。
【００７９】図１６は、メモリに対応する画面とアドレ
スとの関係を示す概念図である。アドレスＡHＡLは、映
像データによって表示される領域の左上の基準点Ｐｉを
示すアドレス（以下、「始点アドレス」と呼ぶ）であ
る。また、アドレスＢHＢLは、画面の走査線の長さに相
当するアドレスの増加分（以下、「加算アドレス」と呼
ぶ）である。なお、インターレースを行なう場合には、
加算アドレスＢHＢLは、インターレースの割合に応じた
値となる。例えば、２：１のインターレースを行なう場
合には、加算アドレスＢHＢLは走査線の２倍の長さに相
当するアドレス増加分となる。
【００８０】シリアル読出制御部１６１（図１４）は、
さらに、走査に応じてアドレスを演算する回路として、
３つの加算器１８０，１８２，１８４と、２つのラッチ
１８６，１８８と、水平カウンタ１９０とを備えてお
り、また、４つのＡＮＤゲート１９２，１９４，１９
６，１９８を備えている。これらのうちで、加算器１８
０，１８４と、ラッチ１８６，１８８は、垂直方向のア
ドレスを算出する回路を構成している。また、水平カウ
ンタ１９０は水平方向のアドレスを算出する回路を構成
している。
【００８１】加算器１８４は、２つのアドレスレジスタ
１７３，１７４に保持された１６ビットの加算アドレス
ＢHＢLと、第１のラッチ１８６の出力Ｄ１８６とを加算
する。第１のラッチ１８６は、第１のＡＮＤゲート１９
２の出力信号の立上りエッジでリセットされ、また、第
２のＡＮＤゲート１９４の出力信号の立上りエッジで加
算器１８４の出力Ｑ１８４を保持する。第１のＡＮＤゲ
ート１９２は、垂直リセット信号ＶＣＬＲとクロック信
号ＣＬＫの論理積を取っているので、図１５（ｊ）に示
すように、垂直リセット信号ＶＣＬＲがＨレベルに保た
れている期間に発生するクロック信号ＣＬＫの立上りエ
ッジで第１のラッチ１８６がリセットされる。また、第
２のＡＮＤゲート１９４は、垂直インクリメント信号Ｉ
ＮＣとクロック信号ＣＬＫの論理積を取っているので、
垂直インクリメント信号ＩＮＣがＨレベルに保たれてい
る期間に発生するクロック信号ＣＬＫの立上りエッジで
第１のラッチ１８６が加算器１８４の出力Ｑ１８４を保
持する。
【００８２】第１のラッチ１８６の出力Ｑ１８６は、加
算器１８４にフィードバックされているので、第１のラ
ッチ１８６が新たなデータを保持するたびに、すなわ
ち、垂直インクリメント信号ＩＮＣのパルスが発生する
たびに、加算器１８４の出力Ｑ１８４が加算アドレスＢ
HＢLだけ増加する（図１５（ｉ））。
【００８３】第２のラッチ１８８は、第１のＡＮＤゲー
ト１９２の出力信号の立上りエッジでリセットされ、ま
た、第３のＡＮＤゲート１９６の出力信号の立上りエッ
ジで第１のラッチ１８６の出力Ｑ１８６を保持する。第
３のＡＮＤゲート１９６は、水平リセット信号ＨＣＬＲ
とクロック信号ＣＬＫの論理積を取っているので、図１
５（ｋ）に示すように、水平リセット信号ＨＣＬＲがＨ
レベルに保たれている期間に発生するクロック信号ＣＬ
Ｋの立上りエッジで第２のラッチ１８８が第１のラッチ
１８６の出力Ｑ１８６を保持する。
【００８４】第１の加算器１８０は、第２のラッチ１８
８の出力Ｑ１８８と、２つのアドレスレジスタ１７１，
１７２に保持された始点アドレスＡHＡLとを加算する。
第１の加算器１８０の出力Ｑ１８０は、垂直方向のアド
レスに相当する。
【００８５】水平カウンタ１９０は、第３のＡＮＤゲー
ト１９６の出力信号の立上りエッジでリセットされ、ま
た、第４のＡＮＤゲート１９８の出力信号の立上りエッ
ジでカウントアップを実行する。第４のＡＮＤゲート１
９８は、リードイネーブル信号ＲＥの反転信号とクロッ
ク信号ＣＬＫの論理積を取っているので、図１５（ｌ）
に示すように、リードイネーブル信号ＲＥがＨレベルに
保たれている期間に発生するクロック信号ＣＬＫの立上
りエッジに応じて、水平カウンタ１９０がカウントアッ
プを実行する。なお、水平カウンタ１９０のカウント値
Ｑ１９０は、水平方向のアドレスに相当する。
【００８６】第２の加算器１８２は、第１の加算器１８
０の出力Ｑ１８０と、水平カウンタ１９０のカウント値
とを加算する。加算器１８２の出力Ｑ１８２は、始点ア
ドレスＡHＡLと、ラッチ１８８の出力Ｑ１８８（図１５
（ｋ））と、水平カウンタ１９０のカウント値Ｑ１９０
（図１５（ｌ））とを加算した結果に等しい。この加算
器１８２の出力１８２は、シリアルアドレスＳＡＤＤＲ
Ｓとしてメモリ１６２に与えられる。シリアルアドレス
ＳＡＤＤＲＳは、図１５（ｍ）に示すように、始点アド
レスＡHＡLと加算アドレスＢHＢLとの和の値になった後
に、クロック信号ＣＬＫの立上りエッジに同期して１つ
ずつインクリメントされる。従って、このシリアルアド
レスＳＡＤＤＲＳに応じてメモリ１６２からＲＧＢ成分
を含む映像データＲＧＢ０１がシリアルに読み出され
る。
【００８７】シリアル読出制御部１６１（図１４）はさ
らに、Ｄフリップフロップ１９９を備えている。Ｄフリ
ップフロップ１９９のＤ入力端子にはリードイネーブル
信号ＲＥが与えられており、クロック入力端子にはクロ
ック信号ＣＬＫが与えられている。Ｄフリップフロップ
１９９の出力は、シリアルデータ読出許可信号ＳＲＤ
（図１５（ｏ））である。シリアルデータ読出許可信号
ＳＲＤは、リードイネーブル信号ＲＥがＬレベルに立下
った後の次のクロック信号ＣＬＫの立下りでＬレベルに
立下る。図１３に示すように、シリアルデータ読出許可
信号ＳＲＤは、３ステートバッファ１６８の制御端子に
与えられているので、信号ＳＲＤがＬレベルに立下った
状態においてのみメモリ１６２から映像データＲＧＢ０
１が読出される。すなわち、図１５（ｍ），（ｎ）に示
すように、アドレスＳＡＤＤＲＳの値は（ＡHＡL＋ＢH
ＢL）で示される位置（図１６（Ａ）に示すアドレス基
準点Ｐｉの直下の画素位置）を示しており、この位置か
ら映像データの読出しが開始される。従って、アドレス
基準点Ｐｉの画像は表示されない。
【００８８】なお、クロック信号ＣＬＫはＨ−ＰＬＬ部
１４１（図８）によって作成されており、水平読出許可
信号ＨＰＩＥの立上りエッジでクロック信号ＣＬＫの立
下りエッジの位相がロックされている（図９）。一般
に、ＰＬＬ回路による位相のロックは完全ではないの
で、クロック信号ＣＬＫの位相には多少のズレ（ジッ
タ）が生じる場合がある。しかし、図１５に示すよう
に、クロック信号ＣＬＫの立上りエッジで映像データの
シリアルな読出しが制御されているので、クロック信号
ＣＬＫにジッタが生じてもデータの読み出しに問題が生
じることはない。
【００８９】図１７は、映像の垂直方向拡大時のシリア
ル読出制御部１６１の動作を示すタイミングチャートで
ある。ただし、図１７では、図１５に示す信号のうち
で、垂直方向のアドレスの更新に関係する主要な信号の
変化のみを示している。加算器１８４の出力Ｑ１８４
は、垂直インクリメント信号ＩＮＣが１パルス発生する
たびにＢHＢLだけ増加する。一方、ラッチ１８６の出力
Ｑ１８６は、水平リセット信号ＨＣＬＲが１パルス発生
するたびにＢHＢLだけ増加する。時刻ｔ１では、水平リ
セット信号ＨＣＬＲの最新の２パルスの間に垂直インク
リメント信号ＩＮＣのパルスが発生していないので、ラ
ッチ１８８の出力Ｑ１８８の値はそのまま保たれてい
る。このように、垂直インクリメント信号ＩＮＣの周期
Ｔv が水平リセット信号ＨＣＬＲの周期Ｔv0よりも大き
な場合には、ラッチ１８８の出力Ｑ１８８（すなわち垂
直アドレスの値）は、図１７（ｆ）に示すように、同じ
値が繰り返される場合を含むように変化する。水平リセ
ット信号ＨＣＬＲは、カラーモニタ９０に与える水平同
期信号ＨＳＹＮＣと同じ周波数を有する信号であり、画
面上の走査線が更新されるたびに１パルス発生する信号
である。図１７（ｆ）に示すようにラッチ１８８の出力
Ｑ１８８が変化すると、図１６（Ｂ）に示すように、メ
モリに記憶された同じ走査線上の映像が、カラーモニタ
９０の画面において繰り返し表示され、この結果、映像
が垂直方向に拡大される。
【００９０】なお、映像がカラーモニタ９０に表示され
る際の垂直方向の倍率は、水平リセット信号ＨＣＬＲの
周期Ｔv0と垂直インクリメント信号ＩＮＣの周期Ｔv と
の比（Ｔv ／Ｔv0）で与えられる。垂直インクリメント
信号ＩＮＣの周期Ｔv は、Ｖ−ＰＬＬ部１４２（図８）
の設定値Ｎv を変更することによって調整される。
【００９１】図１８は、映像の垂直方向縮小時のシリア
ル読出制御部１６１の動作を示すタイミングチャートで
ある。時刻ｔ２では、水平リセット信号ＨＣＬＲの最新
の２パルスの間に垂直インクリメント信号ＩＮＣのパル
スが２つ発生しているので、ラッチ１８８の出力Ｑ１８
８に加算アドレスＢHＢLの２倍の値が加算されている。
このように、垂直インクリメント信号ＩＮＣの周期Ｔv
が水平リセット信号ＨＣＬＲの周期Ｔv0よりも小さな場
合には、ラッチ１８８の出力Ｑ１８８は、図１８（ｆ）
のように、加算アドレスＢHＢLに整数倍の値のいくつか
（図１８の例ではＢHＢL×４）をスキップするように変
化する。この結果、図１６（Ｃ）に示すように、メモリ
に記憶された何本かの走査線上の映像が、カラーモニタ
９０の画面において表示されず、映像が垂直方向に縮小
される。
【００９２】図１７と図１８に示すように、シリアル読
出制御部１６１は、水平リセット信号ＨＣＬＲが１パル
ス与えられると、水平リセット信号ＨＣＬＲの最新の２
つのパルスの間に与えられた垂直インクリメント信号Ｉ
ＮＣのパルス数と、加算アドレスＢHＢLとを乗算した結
果に相当する値が、ラッチ１８８の出力Ｑ１８８（すな
わち垂直アドレス）に加算される。従って、図１７の時
刻ｔ１の場合のように、水平リセット信号ＨＣＬＲの最
新の２パルスの間に垂直インクリメント信号ＩＮＣのパ
ルスが１つも発生していない場合には、垂直アドレスＱ
１８８はそのままの値に保たれる。一方、図１８の時刻
ｔ２のように、水平リセット信号ＨＣＬＲの最新の２パ
ルスの間に垂直インクリメント信号ＩＮＣのパルスが２
つ発生している場合には、加算アドレスＢHＢLの２倍の
値が垂直アドレスＱ１８８に加算される。
【００９３】なお、映像を垂直方向に縮小する場合の倍
率も、拡大する場合の倍率と同様に、水平リセット信号
ＨＣＬＲの周期Ｔv0と垂直インクリメント信号ＩＮＣの
周期Ｔv との比（Ｔv ／Ｔv0）で与えられる。
【００９４】Ｄ．映像の拡大縮小時の各種の設定値：こ
のコンピュータシステムでは、映像を拡大・縮小できる
ほかに、各映像領域Ｗ０１〜Ｗ０３（図４）の位置やサ
イズを変更することが可能である。なお、映像の拡大・
縮小は記憶制御部７１〜７３（図１，図８）のＨ−ＰＬ
Ｌ部１４１とＶ−ＰＬＬ部１４２およびシリアル読出制
御部１６１（図１４）の働きによって実現され、映像領
域の位置やサイズの変更は各映像領域に対応する許可信
号生成回路１３１〜１３３（図５）の働きによって実現
される。
【００９５】図１９は、第１の映像記憶部６１に記憶さ
れた映像のみを表示した場合の記憶制御部７１（図８）
と許可信号生成回路（図５）の各種の設定値を示す説明
図である。
【００９６】図１９（Ａ）において、映像領域Ｗ０１に
関する信号の水平方向の期間は、図６においても説明し
たように、水平同期期間ＨＳと、水平バックポーチ期間
ＨＢと、水平映像有効期間ＨＥと、水平フロントポーチ
期間ＨＦと、水平リセット期間ＨＲとに区分されてい
る。第１の記憶制御部７１のＨ−ＰＬＬ部１４１（図
８）の設定値Ｎh0は、これらの期間を画素数で表わした
値の合計値（ＨＳ＋ＨＢ＋ＨＥ＋ＨＦ＋ＨＲ）に等し
い。なお、第１の映像領域Ｗ０１の水平映像有効期間Ｈ
Ｅは１６００画素である。Ｈ−ＰＬＬ部１４１で作成さ
れるクロック信号ＣＬＫの１パルスは、図１５のタイミ
ングチャートからも解るように、シリアルに映像信号を
読み出す際の１画素に相当する。このクロック信号ＣＬ
Ｋの周波数ｆh0は、基本の映像領域Ｗ０１に対する水平
読出許可信号ＨＰＩＥ１の周波数、すなわち、映像制御
信号発生部８０からカラーモニタ９０に与えられる水平
同期信号ＨＳＹＮＣの周波数に、Ｈ−ＰＬＬ部１４１の
設定値Ｎh0を乗じた値に等しい。この実施例では、ｆh0
＝１００ＭＨｚである。
【００９７】第１の記憶制御部７１のＶ−ＰＬＬ部１４
２の設定値Ｎv0は、垂直同期期間ＶＳと、垂直バックポ
ーチ期間ＶＢと、垂直映像有効期間ＶＥと、垂直フロン
トポーチ期間ＶＦと、垂直リセット期間ＶＲとをそれぞ
れライン数で表わした値の合計値（ＶＳ＋ＶＢ＋ＶＥ＋
ＶＦ＋ＶＲ）に等しい。なお、第１の映像領域Ｗ０１の
垂直映像有効期間ＶＥは１２００ラインである。Ｖ−Ｐ
ＬＬ部１４２で生成される垂直インクリメント信号ＩＮ
Ｃの周波数ｆv0は、基本の映像領域Ｗ０１の垂直読出許
可信号ＶＰＩＥ１の周波数、すなわち、映像制御信号発
生部８０からカラーモニタ９０に与えられる垂直同期信
号ＶＳＹＮＣの周波数に、Ｖ−ＰＬＬ部１４２の設定値
Ｎv0を乗じた値に等しい。この実施例では、ｆv0＝８０
ＫＨｚである。
【００９８】第１の許可信号生成回路１３１（図５）に
含まれる４つのカウンタ１３４，１３５，１３７，１３
８の設定値は、第１の映像領域Ｗ０１の位置とサイズを
規定するために使用される。水平表示開始期間カウンタ
１３４の設定値Ｋh1と、垂直表示開始期間カウンタ１３
７の設定値Ｋv1の値は、基本となる第１の映像領域Ｗ０
１に関してはゼロである。
【００９９】水平表示領域期間カウンタ１３５の設定値
Ｋh2は、水平映像有効期間ＨＥをドットクロック信号Ｄ
ＴＣＬＫ（図５）のパルス数で表わした値である。ドッ
トクロック信号ＤＴＣＬＫの周波数は、基本となる第１
の映像領域Ｗ０１に対する水平方向のクロック信号ＣＬ
Ｋ１（図８、図１５）と同じ周波数（＝１００ＭＨｚ）
に設定されることが好ましい。ドットクロック信号ＤＴ
ＣＬＫの周波数とクロック信号ＣＬＫ１の周波数が等し
い場合には、カウンタ１３５の設定値Ｋh2は水平映像有
効期間ＨＥの画素数（＝１６００）に等しい。
【０１００】垂直表示領域期間カウンタ１３８の設定値
Ｋv2は、垂直映像有効期間ＶＥを水平同期信号ＨＳＹＮ
Ｃのパルス数で表わした値である。前述したように、水
平同期信号ＨＳＹＮＣの周波数は、基本の映像領域Ｗ０
１に対する垂直インクリメント信号ＩＮＣ１（図８、図
１５）と同じ周波数（＝８０ＫＨｚ）を有しているの
で、カウンタ１３８の設定値Ｋv2は垂直映像有効期間Ｖ
Ｅのライン数（＝１２００）に等しい。
【０１０１】図２０は、第１の映像領域Ｗ０１の中に第
２の映像記憶部６１に記憶された映像を表示した場合の
各種の設定値を示す説明図である。この例では、第２の
映像記憶部６２に記憶された映像が拡大・縮小されてお
らず、また、その画面の全部が表示されている。
【０１０２】なお、第１の映像記憶部６１の映像につい
ても、映像の拡大・縮小や、映像領域の位置およびサイ
ズの変更を行なうことが可能であるが、この実施例にお
いては、第１の映像記憶部６１の映像についてはこれら
の処理を行なわないものとする。従って、第１の映像記
憶部６１の映像に対する各種の設定値は、図１９に示す
値が保たれる。
【０１０３】第２の映像記憶部６２の映像については、
ＣＰＵ５０が以下の数式１に従って各種の設定値を算出
するとともに、算出した値を各回路に設定する。
【数１】 ここで、演算子「ＩＮＴ」は括弧内の演算結果の小数部
を切り捨てて整数部をとる演算を示す。また、Ｍh は映
像の水平方向の倍率、Ｍv は映像の垂直方向の倍率、△
ＨSTと△ＶSTは基本となる映像領域Ｗ０１の有効映像領
域の左上にある原点Ｏ1 から第２の映像領域Ｗ０２の左
上の端点Ｏ2 までの水平方向と垂直方向のオフセット、
Ｌh とＬv は第２の映像領域Ｗ０２の水平方向と垂直方
向の幅をそれぞれ示す。
【０１０４】第２の映像記憶部６２の映像に関して映像
の拡大・縮小がない場合には、倍率Ｍh ，Ｍv の値が共
に１なので、第２の記憶制御部７２のＨ−ＰＬＬ部１４
１における設定値Ｎh とＶ−ＰＬＬ部１４２における設
定値Ｎv は第１の記憶制御部７１におけるこれらの設定
値と等しい。図２０の例では、第２の映像領域Ｗ０２の
画面の全部を表示しているので、第２の許可信号生成回
路１３２における水平表示領域期間カウンタ１３５の設
定値Ｋh2と、垂直表示領域期間カウンタ１３８の設定値
Ｋv2は、第２の映像領域Ｗ０２の最大領域を示す６４０
画素と４００ラインにそれぞれ設定されている。
【０１０５】図２１は、第２の映像記憶部６２の映像を
拡大・縮小せずに、その画面の一部のみを表示する場合
の各種の設定値を示す説明図である。画面の一部のみを
表示する場合には、その画面の水平方向の幅Ｌh と垂直
方向の幅Ｌv とがカウンタ１３５，１３８にそれぞれ設
定され、図２１（Ｂ）に示す他の設定値は標準の値のま
まである。なお、図２１の例ではさらに、始点アドレス
ＡHＡLが（６４０×５＋１０）に設定されている。６４
０は１走査線分の画素数であり、図１６（Ａ）に示す加
算アドレスＢHＢLに相当する。従って、図２１における
始点アドレスＡH ＡL の値は、アドレス基準点Ｐｉ（図
１６（Ａ））を５ライン目の１０画素目に設定している
ことを示している。アドレス基準点Ｐｉは、映像メモリ
から映像データを読出す際の基準点である。従って、始
点アドレスＡHＡLの値を変更することによって、映像メ
モリ内の任意の領域に記憶された映像データを読出すこ
とが可能である。
【０１０６】図２２は、第２の映像記憶部６２の映像を
水平方向に拡大して、その画面の全部を表示する場合に
おける各種の設定値を示す説明図である。この場合に
は、記憶制御部７２のＨ−ＰＬＬ部１４１の設定値Ｎh
は、その標準値Ｎh0を水平倍率Ｍh で割った値に設定さ
れる。また、許可信号生成回路１３２の水平表示領域期
間カウンタ１３５の設定値Ｋh2は、その標準値（＝６４
０）に水平倍率Ｍh （９６０／６４０）を乗じた値（＝
９６０）に設定される。
【０１０７】なお、水平倍率Ｍh の値はキーボードを用
いて入力することができる。あるいは、マウスを用いて
第２の映像領域Ｗ０２のサイズをオペレータが変更する
操作に応じてＣＰＵ５０が水平倍率Ｍh を算出しても良
い。後者の場合には、第２の映像領域Ｗ０２の水平方向
の幅Ｌh を標準の幅（第２の映像については６４０画
素）で割ることによって水平倍率Ｍh を求める。
【０１０８】水平方向の倍率Ｍh を変更すると第２の記
憶制御部７２の水平方向のクロック信号ＣＬＫ２の周波
数ｆh が変化する。クロック信号ＣＬＫ２の１パルスは
第２の映像領域Ｗ０２の１画素に相当するので、水平倍
率Ｍh を変更すると１画素に相当するクロック信号ＣＬ
Ｋ２の周期が変化する。このクロック信号ＣＬＫ２は、
図１５に示されるように、映像記憶部６１からの映像信
号の読出しの同期クロックとして使用され、また、Ｄ−
Ａ変換部８６の同期クロック信号ＤＡＣＬＫとしても使
用される。すなわち、水平方向に映像を拡大した場合に
は、映像記憶部６２から読出された映像信号の周波数に
応じてクロック信号ＣＬＫ２の周波数も変化するので、
このクロック信号ＣＬＫ２に同期して映像信号をＤ−Ａ
変換することによって、良好な画質で映像を表示するこ
とができる。
【０１０９】なお、水平倍率Ｍh としては１以下の値を
設定することによって、映像を水平方向に縮小すること
も可能である。水平方向に関しては拡大時の動作と縮小
時の動作に差異は無い。
【０１１０】図２３は、第２の映像領域Ｗ０２内の映像
が垂直方向に拡大されて、その画面の全部が表示されて
いる場合における各種の設定値を示す説明図である。第
２の記憶制御部７２のＶ−ＰＬＬ部１４２の設定値Ｎv
は、その標準値Ｎv0を垂直倍率Ｍv （＝６００／４０
０）で割った値に設定される。また、第２の許可信号生
成回路１３２の垂直表示領域期間カウンタ１３８の設定
値Ｋv2は、その標準値（＝４００）に垂直倍率Ｍv を乗
じた値（＝６００）に設定される。なお、垂直倍率Ｍv
も、上述した水平倍率Ｍh の設定方法と同様な方法で設
定される。映像が垂直方向に拡大される場合には、上記
の図１７のタイミングチャートに従ってシリアル読出制
御部１６１が拡大動作を行なう。
【０１１１】図２４は、第２の映像領域Ｗ０２の映像が
垂直方向に縮小されて、その画面の全部が表示されてい
る場合における各種の設定値を示す説明図である。垂直
方向の縮小の場合も拡大の場合と同様に、Ｖ−ＰＬＬ部
１４２の設定値Ｎv は、その標準値Ｎv0を垂直倍率Ｍv
（＝２８６／４００）で割った値に設定される。また、
垂直表示領域期間カウンタ１３８の設定値Ｋv2は、その
標準値（＝４００）に垂直倍率Ｍv を乗じた値（＝２８
６）に設定される。映像が垂直方向に縮小される場合に
は、上記の図１８のタイミングチャートに従ってシリア
ル読出制御部１６１が縮小動作を行なう。
【０１１２】以上説明したように、Ｈ−ＰＬＬ部１４１
とＶ−ＰＬＬ部１４２（図８）およびシリアル読出制御
部１６１（図１４）の働きによって映像の拡大・縮小が
実現され、許可信号生成回路１３１〜１３３（図５）の
働きによって映像領域の位置やサイズの変更は実現され
る。
【０１１３】なお、以上では、第２の映像記憶部６２の
映像に関する映像の拡大・縮小の処理や、第２の映像領
域Ｗ０２のサイズの変更の処理を説明したが、他の２つ
の映像記憶部６１，６３の映像についても同じ処理を行
なうことが可能である。また、映像の水平倍率Ｍh と、
映像の垂直倍率ＭV と、映像領域のオフセット△ＨST，
△ＶSTと、映像領域のサイズＬh ，ＬV （すなわちＫh
2，Ｋv2）と、始点アドレスＡHＡLとは、それぞれ独立
に設定することが可能である。
【０１１４】Ｅ．動画書込制御部の構成と動作：図２５
は、動画書込制御部７４の内部構成を示すブロック図で
ある。動画書込制御部７４の信号および構成要素は、以
下に示すように、図５に示す映像制御信号発生部８０の
いくつかの構成要素と図８に示す記憶制御部７１の構成
要素に対応している。
【０１１５】図２５と図５の構成要素の対応関係は、以
下の通りである。 ＤＲＨ−ＰＬＬ部２００：ＤＰＬＬ部１００ 垂直映像開始位置カウンタ２０１：垂直バックポーチ期
間カウンタ１２２ 垂直映像領域期間カウンタ２０２：垂直映像有効期間カ
ウンタ１２３ ＡＮＤゲート２０３：ＡＮＤゲート１２６ 水平映像開始位置カウンタ２１１：水平バックポーチ期
間カウンタ１１２ 水平映像領域期間カウンタ２１２：水平映像有効期間カ
ウンタ１１３ ＡＮＤゲート２１３：ＡＮＤゲート１１６ 垂直書込開始カウンタ２２２：垂直表示開始期間カウン
タ１３７ 垂直書込領域カウンタ２２３：垂直表示領域期間カウン
タ１３８ ＡＮＤゲート２２４：ＡＮＤゲート１３９ 水平書込開始カウンタ２３２：水平表示開始期間カウン
タ１３４ 水平書込領域カウンタ２３３：水平表示領域期間カウン
タ１３５ ＡＮＤゲート２２４：ＡＮＤゲート１３６
【０１１６】図２５と図８の構成要素の対応関係は、以
下の通りである。 ＤＶ−ＰＬＬ部２２１：Ｖ−ＰＬＬ部１４２ ＤＨ−ＰＬＬ部２３１：Ｈ−ＰＬＬ部１４１ 波形整形部２４１〜２４３：波形整形部１４３〜１４５ ＮＡＮＤゲート２４４：ＮＡＮＤゲート１４６ インバータ２５１：インバータ１４７
【０１１７】図２５の制御クロック切換部２５０は、図
５および図８の回路には無い回路である。また、動画書
込制御部７４は、図８に示されているアドレス生成回路
１４８と同じ回路を有しているが、図２５では図示の便
宜上省略されている。
【０１１８】動画書込制御部７４は、映像信号分離／デ
ジタイズ制御部７６（図１）から与えられる垂直同期信
号ＤＶＳＹＮＣと水平同期信号ＤＨＳＹＮＣとに同期し
て映像の表示期間を制御する。図２６および図２７は、
動画書込制御部７４の水平方向および垂直方向の動作を
ぞれぞれ示すタイミングチャートである。図２６と図２
７は、前述した図６と図７にそれぞれ対応しているの
で、ここではその説明を省略する。
【０１１９】制御クロック切換部２５０は、ライトイネ
ーブル信号ＷＥ０（これは、図８におけるリードイネー
ブル信号ＲＥに対応する）のレベルが１（書込禁止）の
時にはＤＲＨ−ＰＬＬ部２００が生成する第１のクロッ
ク信号ＤＲＣＬＫを選択し、ライトイネーブル信号ＷＥ
０のレベルが０（書込許可）の時にはＤＨ−ＰＬＬ部２
３１が生成する第２のクロック信号ＤＤＣＬＫを選択す
る。第１のクロック信号ＤＲＣＬＫの１パルスは基本的
な第１の映像領域Ｗ０１の１画素に対応している。ま
た、第２のクロック信号ＤＤＣＬＫの１パルスは、映像
を水平方向に拡大・縮小した場合の１画素に対応してお
り、映像記憶部６３に書込まれる映像信号に同期する信
号である。すなわち、制御クロック切換部２５０は、映
像信号を映像記憶部６３に書込む時には書込まれる映像
信号に同期した第２のクロック信号ＤＤＣＬＫを第３の
映像記憶部６３に供給し、一方、映像信号の書込みを行
なわない時には基本的な映像に同期した第１のクロック
信号ＤＲＣＬＫを第３の映像記憶部６３に供給してい
る。
【０１２０】動画書込制御部７４は、映像記憶部６３へ
映像信号の書込みに使用される各種の信号ＶＣＬＷ０，
ＨＣＬＷ０，ＩＮＣ０，ＷＥＯ，ＣＫＬ０を生成し、映
像記憶部６３に与えている。これらの信号は、図８にお
ける信号ＶＣＬＲ，ＨＣＬＲ，ＩＮＣ，ＲＥ，ＣＬＫに
それぞれ対応するので説明を省略する。
【０１２１】Ｆ．３ポート映像記憶部の構成と動作：図
２８は、３ポート映像記憶部６３の内部構成を示すブロ
ック図である。３ポート映像記憶部６３は、シリアル書
込制御部２６０と、ランダム読出／書込制御部２６１
と、シリアル読出制御部２６２と、３ポートメモリ２６
３とを有している。ランダム読出／書込制御部２６１は
図１２に示すランダム読出／書込制御部１６０と同じ構
成を有しており、また、シリアル読出制御部２６２はシ
リアル読出制御部１６１と同じ構成を有している。
【０１２２】図２９は、３ポートメモリ２６３の内部構
成を示すブロック図である。３ポートメモリ２６３は、
メモリセルアレイ１６５と、２つのセレクタ２７２，２
７３と、ＡＮＤゲート２７４と、２つの３ステートバッ
ファ部２７５，２７６とを備えている。第１のセレクタ
２７２は、図１３に示すセレクタ１６６と同じ機能を有
しており、２つの３ステートバッファ２７５，２７６も
図１３の３ステートバッファ１６７，１６８と同じ機能
を有している。
【０１２３】第２のセレクタ２７３は、ランダム書込信
号ＲＷＲに応じて、ランダムデータＲＤＡＴＡとシリア
ルデータＲＧＢＩ０の一方を選択してメモリセルアレイ
２７１に供給する。ＡＮＤゲート２７４は、シリアル書
込制御部２６０から与えられるシリアルデータ書込許可
信号ＳＷＥ０とランダム読出／書込制御部２６１から与
えられるランダム書込信号ＲＷＲの少なくとも一方がＬ
レベルの時にはメモリセルアレイ２７１の書込みをイネ
ーブルにする。
【０１２４】図３０は、シリアル書込制御部２６０の内
部構成を示すブロック図である。シリアル書込制御部２
６０の構成要素２８１〜２８４，２８６，２９０，２９
２，２９４，２９６，２９８，３００，３０２，３０
４，３０６，３０８は、図１４に示すシリアル読出制御
部１６１の各構成要素１７１〜１７４，１７６，１８０
０，１８２，１８４，１８６，１８８，１９０，１９
２，１９４，１９６，１９８とそれぞれ同じものであ
る。シリアル読出制御部１６１とシリアル書込制御部２
６０の違いは、シリアル読出制御部１６１ではＤフリッ
プフロップ１９９の出力がそのままシリアルデータ読出
許可信号ＳＲＤとして出力されているのに対して、シリ
アル書込制御部２６０では、Ｄフリップフロップ３０９
の反転出力がＡＮＤゲート３０８に与えられ、ＡＮＤゲ
ート３０８の出力が書込許可信号ＳＷＥ０として出力さ
れている点だけである。
【０１２５】図３１はシリアル書込制御部２６０の動作
を示すタイミングチャートである。この動作は、図１５
に示すシリアル読出制御部１６１の動作とほぼ同じなの
で説明を省略する。シリアル書込制御部２６０は、映像
の垂直方向の縮小と、水平方向の拡大・縮小を行ないつ
つ、映像データを３ポートメモリ２６３の任意のメモリ
領域に書き込むことが可能である。
【０１２６】Ｇ．変形例：なお、この発明は上記実施例
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
【０１２７】（１）図１に示す映像信号切換部８２とし
てセレクタ（マルチプレクサ）を使用する代わりに、図
３２に示すように、３つの３ステートバッファを用いて
映像信号切換部８２ａを構成してもよい。この場合に
は、マルチプレクス信号ＭＰＸをデコードした信号ＤＭ
ＰＸを用いて３つの３ステートバッファの１つだけをイ
ネーブル状態にすればよい。
【０１２８】（２）図８に示すＶ−ＰＬＬ部１４２の代
わりに、図３３に示すように、ＰＬＬ回路１４８と分周
器１４９とを用いても良い。ＰＬＬ回路１４８には、水
平読出許可信号ＨＰＩＥが入力され、また、その設定値
Ｎは、図８に示すＶ−ＰＬＬ部１４２の設定値Ｎv に分
周器１４９の分周率１／Ｍを乗じた値に等しい。ここ
で、Ｍは１画面の総ライン数である。ＰＬＬ回路１４８
に入力されている水平読出許可信号ＨＰＩＥは、図８に
示すＶ−ＰＬＬ部１４２に入力されている垂直読出許可
信号ＶＰＩＥよりも周波数が高いので、その出力信号Ｖ
ＣＬＫのジッタを低減することができる。
【０１２９】（３）図２２に示すように第２の映像記憶
部６２から読出される映像を水平方向に拡大・縮小する
場合には、第２の記憶制御部７２から出力されるクロッ
ク信号ＣＬＫ２が、基本のクロック信号ＣＬＫ１の周波
数ｆh0とは異なる周波数ｆh を有する。これは、第３の
映像記憶部６３から出力されるクロック信号ＣＬＫ３に
ついても同様である。しかし、映像を水平方向に拡大・
縮小しなければ、３つのクロック信号ＣＬＫ１〜ＣＬＫ
３は互いに等しい周波数を有している。従って、映像を
水平方向に拡大・縮小する必要がなければ、第１のクロ
ック信号ＣＬＫ１を、第２と第３の映像記憶部６２，６
３から読出された映像信号にも使用ことができる。この
場合には、図１の回路においてクロック信号切換部８４
を省略し、第１のクロック信号ＣＬＫ１を直接Ｄ−Ａ変
換部８６に供給するようにすればよい。
【０１３０】（４）図１の例では、アナログ映像信号に
従ってカラーモニタ９０に映像を表示していたが、デジ
タル映像信号に従って映像を表示できる表示装置を用い
ることもできる。この場合には、Ｄ−Ａ変換部８６と増
幅部８８とを省略し、映像信号切換部８２で選択された
デジタル映像信号ＲＧＢ０とクロック信号切換部８４で
選択されたクロック信号ＤＡＣＬＫをデジタル映像表示
装置に直接供給すればよい。
【０１３１】（５）本願発明におけるメモリ制御手段
は、映像記憶部６１〜６３にそれぞれ含まれるシリアル
読出制御部（図１２、図２８）と、３つの記憶制御部７
１〜７３（図８）との組み合わせによって実現されてい
る。なお、映像記憶部６１〜６３の読出制御部や書込制
御部は、映像記憶部６１〜６３を実現するメモリチップ
内の回路として設けておいてもよく、また、記憶制御部
７１〜７３と同じ回路内に設けるようにしてもよい。
【０１３２】（６）本願発明における選択信号出力手段
は記憶部６０によって実現されており、マルチプレクス
信号ＭＰＸ（図１）が本願発明における映像選択信号に
相当する。しかし、マルチプレクス信号ＭＰＸを出力す
る手段としては、記憶部６０以外の種々の回路を採用す
ることも可能である。例えば、図４に示されている３つ
の映像領域Ｗ０１〜Ｗ０３のそれぞれの４頂点の位置を
記憶しておき、これらの頂点位置に基づいて各走査線ご
とに切換位置Ａ〜Ｆを算出し、これによってマルチプレ
クス信号ＭＰＸを生成する回路を採用することも可能で
ある。また、マルチプレクスデータを各走査線毎のラン
レングスデータとしてメモリに記憶しておき、このラン
レングスデータに基づいてマルチプレクス信号ＭＰＸを
生成するようにすることも可能である。これらの変形例
では、マルチプレクスデータに要するメモリ量を低減す
ることができる。
【０１３３】（７）上記実施例では、記憶制御部７１が
生成した各種の信号を記憶部６０にも供給することによ
ってマルチプレクス信号ＭＰＸの読出しを行なっている
が、記憶部６０専用の制御部を設けるようにしてもよ
い。しかし、上記実施例のように、記憶制御部７１が生
成した信号を記憶部６０にも与えるようにすれば、回路
全体の構成部品を低減することができるという利点があ
る。
【０１３４】
【発明の効果】以上説明したように、請求項１に記載さ
れた発明によれば、複数の映像メモリ間で映像データを
転送することなく、複数の映像メモリにそれぞれ記憶さ
れた映像データに従って複数の映像を１つの画面に重ね
て表示することができるという効果がある。
【０１３５】また、請求項２に記載された発明によれ
ば、メモリに映像選択データを記憶しておき、この映像
選択データを映像選択信号として読出すので、映像選択
信号を容易に生成することができるという効果がある。
【０１３６】請求項３に記載された発明によれば、選択
データ読出制御信号を生成するための専用の回路が不要
になり、回路構成が簡単になるという効果がある。
【０１３７】請求項４に記載された発明によれば、各映
像信号にそれぞれ適したクロック信号でＤ−Ａ変換を行
なうので、映像を良好な画質で表示できるという効果が
ある。
【０１３８】請求項５に記載された発明によれば、第１
のＰＬＬ回路に設定される整数Ｎ1の値を変更すること
によって、映像を水平方向に変倍することができるとい
う効果がある。
【０１３９】請求項６に記載された発明によれば、プロ
セッサが整数Ｎ1 の設定を変更することによって、映像
を水平方向に変倍することができるという効果がある。
【０１４０】請求項７に記載された発明によれば、第２
のＰＬＬ回路に設定される整数Ｎ2の値を変更すること
によって、映像を垂直方向に変倍することができるとい
う効果がある。
【０１４１】請求項８に記載された発明によれば、プロ
セッサが整数Ｎ2 の設定を変更することによって、映像
を垂直方向に変倍することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例としての映像表示装置を備
えるコンピュータシステムの構成を示すブロック図。
【図２】記憶部６０〜６３のメモリ空間と画面表示との
関係を示す説明図。
【図３】３つの映像記憶部を利用するＯＳのアドレスマ
ップを示す説明図。
【図４】映像制御信号発生部８０から出力される読出許
可信号ＶＰＩＥ，ＨＰＩＥとカラーモニタ９０における
画面表示との関係を示す説明図。
【図５】映像制御信号発生部８０の内部構成を示すブロ
ック図。
【図６】映像制御信号発生部８０の水平方向のタイミン
グチャート。
【図７】映像制御信号発生部８０の垂直方向のタイミン
グチャート。
【図８】記憶制御部７１の内部構成を示すブロック図。
【図９】記憶制御部７１の動作を示すタイミングチャー
ト。
【図１０】波形整形部１４３〜１４５の構成を示すブロ
ック図。
【図１１】波形整形部の動作を示すタイミングチャー
ト。
【図１２】記憶部６１の内部構成を示すブロック図。
【図１３】メモリ１６２の内部構成を示すブロック図。
【図１４】シリアル読出制御部１６１の内部構成を示す
ブロック図。
【図１５】シリアル読出制御部１６１の動作を示すタイ
ミングチャート。
【図１６】メモリに対応する画面とアドレスとの関係を
示す概念図。
【図１７】映像の垂直方向拡大時のシリアル読出制御部
１６１の動作を示すタイミングチャート。
【図１８】映像の垂直方向縮小時のシリアル読出制御部
１６１の動作を示すタイミングチャート。
【図１９】第１の映像のみを表示した場合の記憶制御部
７１と許可信号生成回路１３１の各種の設定値を示す説
明図。
【図２０】第２の映像の拡大・縮小が無く、その画面の
全部が表示されている場合における各種の設定値を示す
説明図。
【図２１】第２の映像の拡大・縮小が無く、その画面の
一部のみが表示されている場合における各種の設定値を
示す説明図。
【図２２】第２の映像が水平方向に拡大されて、その画
面の全部が表示されている場合における各種の設定値を
示す説明図。
【図２３】第２の映像が垂直方向に拡大されて、その画
面の全部が表示されている場合における各種の設定値を
示す説明図。
【図２４】第２の映像が垂直方向に縮小されて、その画
面の全部が表示されている場合における各種の設定値を
示す説明図。
【図２５】動画書込制御部７４の内部構成を示すブロッ
ク図。
【図２６】動画書込制御部７４の水平方向の動作を示す
タイミングチャート。
【図２７】動画書込制御部７４の垂直方向の動作を示す
タイミングチャート。
【図２８】３ポート映像記憶部６３の内部構成を示すブ
ロック図。
【図２９】３ポートメモリ２６３の内部構成を示すブロ
ック図。
【図３０】シリアル書込制御部２６０の内部構成を示す
ブロック図。
【図３１】シリアル書込制御部２６０の動作を示すタイ
ミングチャート。
【図３２】映像信号切換部の他の構成を示すブロック
図。
【図３３】Ｖ−ＰＬＬ部の他の構成を示すブロック図。
【図３４】従来の映像表示装置における表示動作を示す
説明図。
【符号の説明】
４０…キーボード ４２…マウス ５０…ＣＰＵ ５２…ＣＰＵバス ６０…記憶部 ６１〜６３…映像記憶部 ７１〜７３…記憶制御部 ７４…動画書込制御部 ７６…映像信号分離／デジタイズ制御部 ７８…動画データ伸長部 ８０…映像制御信号発生部 ８２，８２ａ…映像信号切換部 ８４…クロック信号切換部 ８６…Ｄ−Ａ変換部 ８８…増幅部 ９０…カラーモニタ １００…ＤＰＬＬ部 １１１…水平同期期間カウンタ １１２…水平バックポーチ期間カウンタ １１３…水平映像有効期間カウンタ １１４…水平フロントポーチ期間カウンタ １１５…水平リセットカウンタ １１６…ＡＮＤゲート １２１…垂直同期期間カウンタ １２２…垂直バックポーチ期間カウンタ １２３…垂直映像有効期間カウンタ １２４…垂直フロントポーチ期間カウンタ １２５…垂直リセットカウンタ １２６…ＡＮＤゲート １３１〜１３３…許可信号生成回路 １３４…水平表示開始期間カウンタ １３５…水平表示領域期間カウンタ １３６…ＡＮＤゲート １３７…垂直表示開始期間カウンタ １３８…垂直表示領域期間カウンタ １３９…ＡＮＤゲート １４１…Ｈ−ＰＬＬ部 １４２…Ｖ−ＰＬＬ部 １４３〜１４５…波形整形部 １４６…ＮＡＮＤゲート １４７…インバータ １４８…アドレス生成回路 １５１，１５２…Ｄフリップフロップ １５３…ＡＮＤゲート １６０…ランダム読出／書込制御部 １６１…シリアル読出制御部 １６２…メモリ １６５…メモリセルアレイ １６６…セレクタ １６７，１６８…３ステートバッファ １７１〜１７４…アドレスレジスタ １７６…デコーダ １８０，１８２，１８４…加算器 １８６，１８８…ラッチ １９０…水平カウンタ １９２，１９４，１９６，１９８…ＡＮＤゲート １９９…Ｄフリップフロップ ２００…ＤＲＨ−ＰＬＬ部 ２０１…垂直映像開始位置カウンタ ２０２…垂直映像領域期間カウンタ ２０３…ＡＮＤゲート ２１１…水平映像開始位置カウンタ ２１２…水平映像領域期間カウンタ ２１３…ＡＮＤゲート ２２１…ＤＶ−ＰＬＬ部 ２２２…垂直書込開始カウンタ ２２３…垂直書込領域カウンタ ２２４…ＡＮＤゲート ２３１…ＤＨ−ＰＬＬ部 ２３２…水平書込開始カウンタ ２３３…水平書込領域カウンタ ２４１〜２４３…波形整形部 ２４４…ＮＡＮＤゲート ２５０…制御クロック切換部 ２６０…シリアル書込制御部 ２６１…ランダム読出／書込制御部 ２６２…シリアル読出制御部 ２７１…メモリセルアレイ ２７２，２７３…セレクタ ２７４…ＡＮＤゲート ２７５，２７６…３ステートバッファ ３２０…ＰＬＬ回路 ３２１…分周器 ＡHＡL…始点アドレス ＡＤＢＵＳ…アドレスバス ＡＤＳＥＬ…アドレス選択信号 ＡＥＮ…アドレス有効信号 ＡＲ，ＡＧ，ＡＢ…アナログ映像信号 ＢHＢL…加算アドレス ＣＬＫ１〜ＣＬＫ３…クロック信号 ＤＡＣＬＫ…クロック信号 ＤＤＣＬＫ…クロック信号 ＤＨＳＹＮＣ…水平同期信号 ＤＲＣＬＫ…クロック信号 ＤＴＣＬＫ…ドットクロック信号 ＤＶＳＹＮＣ…垂直同期信号 ＨＢ…水平バックポーチ期間 ＨＣＬＲ…水平リセット信号 ＨＥ…水平映像有効期間 ＨＦ…水平フロントポーチ期間 ＨＰＩＥ，ＨＰＩＥ１〜ＨＰＩＥ３…垂直読出許可信号 ＨＲ…水平リセット期間 ＨＳ…水平同期期間 ＨＳＹＮＣ…水平同期信号 ＨＹＥＮＢ…水平有効イネーブル信号 ＩＮＣ…垂直インクリメント信号 Ｍh …水平倍率 Ｍv …垂直倍率 ＭＰＸ…マルチプレクス信号 Ｐｉ…アドレス基準点 ＲＡＤＤＲＳ…ランダムアドレス ＲＤＡＴＡ…ランダムデータ ＲＥ…リードイネーブル信号 ＲＧＢ０１〜０３，ＲＧＢＩ０…映像信号 ＲＲＤ…ランダム読出信号 ＲＷＲ…ランダム書込信号 ＳＡＤＤＲＳ…シリアルアドレス ＳＲＤ…シリアル読出許可信号 ＳＷＥ０…書込許可信号 ＶＢ…垂直バックポーチ期間 ＶＣＬＫ…クロック信号 ＶＣＬＲ…垂直リセット信号 ＶＥ…垂直映像有効期間 ＶＦ…垂直フロントポーチ期間 ＶＰＩＥ，ＶＰＩＥ１〜ＶＰＩＥ３…水平読出許可信号 ＶＲ…垂直リセット期間 ＶＳ…垂直同期期間 ＶＳＹＮＣ…垂直同期信号 ＶＹＥＮＢ…垂直有効イネーブル信号 Ｗ０１〜Ｗ０３…映像領域 ＷＥ０…ライトイネーブル信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 ５３０ Ｆ 9471−5Ｇ Ｈ０４Ｎ 5/265 5/45 5/937

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 １つの表示画面に複数の映像を重ねて表
    示する映像表示装置であって、 複数の映像信号をそれぞれ記憶する複数の映像メモリ
    と、 前記複数の映像メモリから複数の映像信号をそれぞれ読
    み出すタイミングを示す複数の読出許可信号を生成する
    映像制御信号発生手段と、 前記複数の読出許可信号にそれぞれ応じて、前記複数の
    映像信号を読み出すための複数の読出制御信号を前記複
    数の映像メモリにそれぞれ与えるとともに、前記複数の
    映像メモリから読み出された前記複数の映像信号にそれ
    ぞれ同期する複数のクロック信号を生成するメモリ制御
    手段と、 前記複数の映像信号の１つを、前記表示部の画面内の所
    定の複数の位置において切換えつつ選択するための映像
    選択信号を生成する選択信号生成手段と、 前記選択信号生成部から与えられた映像選択信号に応じ
    て前記複数の映像信号の１つと前記複数のクロック信号
    の１つとを選択する選択手段と、 前記選択手段で選択された映像信号とクロック信号とに
    従って映像を表示する表示手段と、を備える映像表示装
    置。
  2. 【請求項２】 請求項１記載の映像表示装置であって、 前記選択信号生成手段は、 前記表示手段の画面上の所定の領域内に含まれる複数の
    画素のそれぞれに対応する所定のビット数のメモリ領域
    を有し、前記複数の画素のそれぞれについて前記複数の
    映像信号のいずれを選択するかを表わす映像選択データ
    を記憶するメモリと、 前記メモリから前記映像選択データを前記映像選択信号
    として読出すための選択データ読出制御信号を、前記メ
    モリに供給する制御信号供給手段と、を含む映像表示装
    置。
  3. 【請求項３】 請求項２記載の映像表示装置であって、 前記制御信号供給手段は、前記複数の読出制御信号のう
    ちの１つを前記選択データ読出制御信号として前記メモ
    リに転送する転送路である、映像表示装置。
  4. 【請求項４】 請求項１記載の映像表示装置であって、 前記表示手段は、前記選択手段で選択されたクロック信
    号に従って前記選択手段で選択されたデジタル映像信号
    をアナログ映像信号に変換するＤ−Ａ変換器を含む、映
    像表示装置。
  5. 【請求項５】 請求項１記載の映像表示装置であって、 前記映像制御信号発生手段は、 前記表示手段の画面上の１本の走査線の走査期間に相当
    する第１の周期を有する第１の信号を生成する手段を含
    み、 前記メモリ制御手段は、 前記映像制御信号発生手段から与えられた前記第１の信
    号に基づいて前記第１の周期のＮ1 倍（Ｎ1 は整数）の
    周期を有する第１のクロック信号を生成する第１のＰＬ
    Ｌ回路と、 前記複数の映像メモリの１つである第１の映像メモリの
    水平アドレスを生成する水平アドレス生成手段と、 前記第１の映像メモリの垂直アドレスを生成する垂直ア
    ドレス生成手段と、 前記水平アドレスと前記垂直アドレスとを加算すること
    によって、前記第１の映像メモリに与えられるアドレス
    を生成する加算器と、を含むとともに、 前記水平アドレス生成手段は、前記第１のクロック信号
    のパルスに応じて前記水平アドレスを増加させる水平ア
    ドレス更新手段を含む、映像表示装置。
  6. 【請求項６】 請求項６記載の映像表示装置であって、
    さらに、 算術論理演算が可能なプロセッサと、 前記プロセッサと前記複数の映像メモリとを接続すると
    ともに、前記プロセッサと前記メモリ制御部とを接続す
    るバスとを備え、 前記プロセッサは、前記第１のＰＬＬ回路における前記
    整数Ｎ1 の値を変更することによって、前記第１の映像
    メモリから読出される第１の映像信号によって前記表示
    手段に表示される第１の映像を水平方向に変倍する、映
    像表示装置。
  7. 【請求項７】 請求項６記載の映像表示装置であって、 前記映像制御信号発生手段は、 前記表示手段の１画面分の走査期間に相当する第２の周
    期を有する第２の信号を生成する手段を含み、 前記第１のメモリ制御手段は、さらに、 前記映像制御信号発生手段から与えられた前記第１の信
    号に基づいて、前記第１の映像メモリから読出される第
    １の映像信号に関する走査線の終端に相当するタイミン
    グを示す第１の走査線更新信号を生成する手段と、 前記第１および第２の信号のいずれか一方に基づいて、
    前記第２の周期のＮ2倍（Ｎ2 は整数）の周期を有する
    第２の走査線更新信号を生成する第２のＰＬＬ回路とを
    含み、 前記水平アドレス生成手段は、前記第１の走査線更新信
    号の１パルスに応じて前記水平アドレスを所定の初期値
    にリセットする手段を含み、 前記垂直アドレス生成手段は、前記第１の走査線更新信
    号の１パルスに応じて、前記第１の走査線更新信号の最
    新の２つのパルスの間に与えられた前記第２の走査線更
    新信号のパルス数と、前記表示手段における所定の数の
    走査線に相当するアドレスの差分とを乗算した結果に相
    当する垂直アドレス増分を、前記垂直アドレスに加算す
    ることによって前記垂直アドレスを更新する垂直アドレ
    ス更新手段を含む、映像表示装置。
  8. 【請求項８】 請求項７記載の映像表示装置であって、 前記プロセッサは、前記第２のＰＬＬ回路における前記
    整数Ｎ2 の値を変更することによって、前記第１の映像
    メモリから読出される第１の映像信号によって前記表示
    手段に表示される第１の映像を垂直方向に変倍する、映
    像表示装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7034792B2 (en) 1999-11-29 2006-04-25 Seiko Epson Corporation RAM-incorporated driver, and display unit and electronic equipment using the same
US7050032B2 (en) 1999-11-29 2006-05-23 Seiko Epson Corporation Ram-incorporated driver, and display unit and electronic equipment using the same
JP2006184912A (ja) * 2000-09-26 2006-07-13 Samsung Electronics Co Ltd 移動端末における画面表示装置及びその使用方法
WO2007037531A1 (ja) * 2005-09-30 2007-04-05 Nec Corporation 記録ストリーム再生装置
US7840793B2 (en) 2005-09-07 2010-11-23 Getac Technology Corporation Method of fast booting for computer multimedia playing from standby mode

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1016021A4 (en) * 1997-01-27 2004-05-19 Benjamin Slotznick SYSTEM FOR DELIVERING AND SIMULTANEOUSLY PLAYING PRIMARY AND SECONDARY INFORMATION AND FOR PLAYING ONLY SECONDARY INFORMATION DURING THE INTERSTITIAL TIME
EP0908827B8 (en) * 1997-10-03 2007-05-09 Matsushita Electric Industrial Co., Ltd. Memory interface device and memory address generation device
TW417404B (en) * 1998-02-03 2001-01-01 Seiko Epson Corp Projection display device and method therefor, and an image display device
US7148909B2 (en) * 1998-05-27 2006-12-12 Canon Kabushiki Kaisha Image display system capable of displaying and scaling images on plurality of image sources and display control method therefor
US6473088B1 (en) 1998-06-16 2002-10-29 Canon Kabushiki Kaisha System for displaying multiple images and display method therefor
US6292225B1 (en) * 1999-05-07 2001-09-18 Sony Corporation Precision horizontal positioning system
JP4395223B2 (ja) * 1999-09-24 2010-01-06 株式会社日立製作所 表示装置、表示方法、および、ナビゲーション装置
JP2003114806A (ja) * 2001-10-04 2003-04-18 Hitachi Ltd Ｏｓ更新方法及びセキュリティ制御方法並びにその実施装置
JP2004334295A (ja) * 2003-04-30 2004-11-25 Yamaha Corp 記憶装置
US7782340B2 (en) * 2006-07-10 2010-08-24 Aten International Co., Ltd. Multiple video signals coexisting system and method thereof
US8209223B2 (en) 2007-11-30 2012-06-26 Google Inc. Video object tag creation and processing
US11087424B1 (en) 2011-06-24 2021-08-10 Google Llc Image recognition-based content item selection
US8688514B1 (en) 2011-06-24 2014-04-01 Google Inc. Ad selection using image data
US10972530B2 (en) 2016-12-30 2021-04-06 Google Llc Audio-based data structure generation
US11093692B2 (en) 2011-11-14 2021-08-17 Google Llc Extracting audiovisual features from digital components
US10586127B1 (en) 2011-11-14 2020-03-10 Google Llc Extracting audiovisual features from content elements on online documents
US9953085B1 (en) 2013-05-31 2018-04-24 Google Llc Feed upload for search entity based content selection
US11030239B2 (en) 2013-05-31 2021-06-08 Google Llc Audio based entity-action pair based selection

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4602286A (en) * 1982-01-15 1986-07-22 Quantel Limited Video processing for composite images
US4509043A (en) * 1982-04-12 1985-04-02 Tektronix, Inc. Method and apparatus for displaying images
US4559533A (en) * 1983-11-03 1985-12-17 Burroughs Corporation Method of electronically moving portions of several different images on a CRT screen
JPS62278683A (ja) * 1986-05-27 1987-12-03 Nec Corp 複数ウインドウ画面表示制御方式
US4992781A (en) * 1987-07-17 1991-02-12 Sharp Kabushiki Kaisha Image synthesizer
CA2061700C (en) * 1991-02-20 1999-01-12 Makoto Hasegawa Video signal synthesizing system for synthesizing system's own signal and external signal

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7034792B2 (en) 1999-11-29 2006-04-25 Seiko Epson Corporation RAM-incorporated driver, and display unit and electronic equipment using the same
US7050032B2 (en) 1999-11-29 2006-05-23 Seiko Epson Corporation Ram-incorporated driver, and display unit and electronic equipment using the same
JP2006184912A (ja) * 2000-09-26 2006-07-13 Samsung Electronics Co Ltd 移動端末における画面表示装置及びその使用方法
US7840793B2 (en) 2005-09-07 2010-11-23 Getac Technology Corporation Method of fast booting for computer multimedia playing from standby mode
WO2007037531A1 (ja) * 2005-09-30 2007-04-05 Nec Corporation 記録ストリーム再生装置

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