JPH0786420A - Semiconductor device - Google Patents
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- JPH0786420A JPH0786420A JP5226218A JP22621893A JPH0786420A JP H0786420 A JPH0786420 A JP H0786420A JP 5226218 A JP5226218 A JP 5226218A JP 22621893 A JP22621893 A JP 22621893A JP H0786420 A JPH0786420 A JP H0786420A
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り、特
に、ＭＯＳ構造の素子を用いた半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device using a MOS structure element.
【０００２】近年のＭＯＳ構造素子を用いた半導体装置
では微細化が進み、これに伴ないｎ型ポリシリコンでｐ
ｃｈトランジスタのゲートとｎｃｈトランジスタのゲー
トとを接続した、いわゆるシングルゲート構造から、ｐ
ｃｈトランジスタにはｐ型ポリシリコンゲート、ｎｃｈ
トランジスタにはｎ型ポリシリコンゲートを用いたいわ
ゆるデュアルゲート構造に変わりつつある。In recent years, semiconductor devices using MOS structure elements have been miniaturized, and along with this, p-type n-type polysilicon has been added.
From the so-called single gate structure in which the gate of the ch transistor and the gate of the nch transistor are connected, p
A p-type polysilicon gate for the ch transistor, nch
Transistors are changing to a so-called dual gate structure using an n-type polysilicon gate.
【０００３】これはｎ型ポリシリコンゲートによるｐｃ
ｈトランジスタが微細化には不利なためで、特にゲート
長が０．３μｍ以下の素子を形成しようとする場合デュ
アルゲート構造が一般的となっている。This is a pc with an n-type polysilicon gate.
This is because the h-transistor is unfavorable for miniaturization, and a dual-gate structure is generally used especially when an element having a gate length of 0.3 μm or less is to be formed.
【０００４】[0004]
【従来の技術】図８に従来の一例の平面図、図９に従来
の一例の断面図を示す。同図中、Ｑ21はｐｃｈＭＯＳト
ランジスタ、Ｑ22はｎｃｈＭＯＳトランジスタを示し、
ｐｃｈＯＳトランジスタＱ21及びｎｃｈＭＯＳトランジ
スタＱ22を用い、シングルゲート構造で、ＣＭＯＳイン
バータ回路を構成している。2. Description of the Related Art FIG. 8 is a plan view of a conventional example, and FIG. 9 is a sectional view of the conventional example. In the figure, Q 21 is a pchMOS transistor, Q 22 is an nchMOS transistor,
The pchOS transistor Q 21 and the nchMOS transistor Q 22 are used to form a CMOS inverter circuit with a single gate structure.
【０００５】ｐｃｈＭＯＳトランジスタＱ21及びｎｃｈ
ＭＯＳトランジスタＱ22は例えばｐ型基板１０１上に形
成される。ｐｃｈＭＯＳトランジスタＱ21はｎウェル領
域１０２上にｐ型ドレイン領域１０３及びｐ型ソース領
域１０４を形成し、チャネル領域１０５上にゲート酸化
膜１０６を介してｎ型ポリシリコンゲート電極１０７を
形成した構成とされている。Pch MOS transistor Q 21 and nch
The MOS transistor Q 22 is formed on the p-type substrate 101, for example. The pchMOS transistor Q 21 has a structure in which a p-type drain region 103 and a p-type source region 104 are formed on an n-well region 102, and an n-type polysilicon gate electrode 107 is formed on a channel region 105 via a gate oxide film 106. Has been done.
【０００６】ドレイン領域１０３はコンタクトホール１
０８を通して酸化膜１０９上に形成された出力配線１１
０に接続されている。ソース領域１０４はコンタクトホ
ール１１１を通して接続配線１１２に接続される。接続
配線１１２はコンタクトホール１１３を通して接続用ウ
ェル領域１１４に接続され、接続用ウェル領域１１４を
介して電源配線１１５に接続される。このようにしてソ
ース領域１０４は電源配線１１５に接続される。The drain region 103 is a contact hole 1
Output wiring 11 formed on the oxide film 109 through 08
It is connected to 0. The source region 104 is connected to the connection wiring 112 through the contact hole 111. The connection wiring 112 is connected to the connection well region 114 through the contact hole 113, and is connected to the power supply wiring 115 through the connection well region 114. In this way, the source region 104 is connected to the power supply line 115.
【０００７】ｎｃｈＭＯＳトランジスタＱ22はｐウェル
領域１１６上にｎ型ドレイン領域１１７及びｎ型ソース
領域１１８を形成し、チャネル領域１１９上にゲート酸
化膜１０６を介してｎ型ポリシリコンゲート電極１２０
を形成した構成とされている。ｎ型ポリシリコンゲート
電極１２０はｐｃｈＭＯＳトランジスタＱ21のｎ型ポリ
シリコンゲート電極１０７と一体に形成されており、ｐ
ｃｈＭＯＳトランジスタＱ21とｎｃｈＭＯＳトランジス
タＱ22との間にコンタクト部１２１を有する。In the nchMOS transistor Q 22 , an n-type drain region 117 and an n-type source region 118 are formed on the p-well region 116, and an n-type polysilicon gate electrode 120 is formed on the channel region 119 via the gate oxide film 106.
Is formed. The n-type polysilicon gate electrode 120 is formed integrally with the n-type polysilicon gate electrode 107 of the pchMOS transistor Q 21 , and p
A contact portion 121 is provided between the chMOS transistor Q 21 and the nchMOS transistor Q 22 .
【０００８】ドレイン領域１１６はコンタクトホール１
２２を通して酸化膜１０９上に形成された出力配線１１
０に接続されている。ソース領域１１８はコンタクトホ
ール１２３を通して接続配線１２４に接続される。接続
配線１２４はコンタクトホール１２５を通して接続用ウ
ェル領域１２６に接続され、接続用ウェル領域１２６を
介してＧＮＤ配線１２７に接続される。このようにして
ソース領域１１８はＧＮＤ配線１２７に接続される。The drain region 116 is the contact hole 1
Output wiring 11 formed on oxide film 109 through 22
It is connected to 0. The source region 118 is connected to the connection wiring 124 through the contact hole 123. The connection wiring 124 is connected to the connection well region 126 through the contact hole 125, and is connected to the GND wiring 127 through the connection well region 126. In this way, the source region 118 is connected to the GND wiring 127.
【０００９】ｐｃｈＭＯＳトランジスタＱ21のｎ型ポリ
シリコンゲート電極１０７とｎｃｈＭＯＳトランジスタ
Ｑ22のｎ型ポリシリコンゲート電極１２０はｐｃｈＭＯ
ＳトランジスタＱ21とｎｃｈＭＯＳトランジスタＱ22と
の間に配設された接続部１２１を介して一体に形成され
ている。接続部１２１はコンタクトホール１２８を介し
て酸化膜１０９上に形成された入力配線１２９と接続さ
れる。このようにしてｐｃｈＭＯＳトランジスタＱ21の
ｎ型ポリシリコンゲート電極１０７とｎｃｈＭＯＳトラ
ンジスタＱ22のｎ型ポリシリコンゲート電極１２０とは
入力配線１２９とに接続される。[0009] n-type polysilicon gate electrode 120 of the pchMOS transistor Q n-type polysilicon gate electrode 107 of the 21 and nchMOS transistor Q 22 is pchMO
It is integrally formed via a connecting portion 121 arranged between the S transistor Q 21 and the nch MOS transistor Q 22 . The connection portion 121 is connected to the input wiring 129 formed on the oxide film 109 through the contact hole 128. In this way, the n-type polysilicon gate electrode 107 and the n-chMOS n-type polysilicon gate electrode 120 of the transistor Q 22 of pchMOS transistor Q 21 is connected to the input wiring 129.
【００１０】入力配線１２９のレベルに応じてそれに接
続されたｎ型ポリシリコンゲート電極１０７，１２０の
レベルが変化し、ｐｃｈＭＯＳトランジスタＱ21及びｎ
ｃｈＭＯＳトランジスタＱ22の導通が制御される。According to the level of the input wiring 129, the levels of the n-type polysilicon gate electrodes 107 and 120 connected thereto change, and the pchMOS transistors Q 21 and n are connected.
The conduction of the chMOS transistor Q 22 is controlled.
【００１１】入力配線１２９がハイレベルのときはｐｃ
ｈＭＯＳトランジスタＱ21はオフ、ｎｃｈＭＯＳトラン
ジスタＱ22はオンするため、出力配線１１０はｎｃｈＭ
ＯＳトランジスタＱ22を介してＧＮＤ配線１２７に接続
され、ローレベルとなる。また、入力配線１２９がロー
レベルのときはｐｃｈＭＯＳトランジスタＱ21はオン、
ｎｃｈＭＯＳトランジスタＱ22はオフするため、出力配
線１２７はｐｃｈＭＯＳトランジスタＱ22を介して電源
配線１１５に接続され、ハイレベルとなる。When the input wiring 129 is at high level, pc
Since the hMOS transistor Q 21 is off and the nch MOS transistor Q 22 is on, the output wiring 110 is nchM
It is connected to the GND wiring 127 via the OS transistor Q 22 and becomes a low level. When the input wiring 129 is at the low level, the pchMOS transistor Q 21 turns on,
Since the nchMOS transistor Q 22 is turned off, the output wiring 127 is connected to the power supply wiring 115 via the pchMOS transistor Q 22 and becomes high level.
【００１２】このように、入力に対して反転した出力が
得られ、インバータとして動作していた。In this way, an output inverted from the input is obtained, and it operates as an inverter.
【００１３】図１０に従来の他の一例の平面図、図１１
に従来の他の一例の断面図を示す。同図中、Ｑ23はｐｃ
ｈＭＯＳトランジスタ、Ｑ24はｎｃｈＭＯＳトランジス
タを示し、ｐｃｈＯＳトランジスタＱ23及びｎｃｈＭＯ
ＳトランジスタＱ24を用い、デュアルゲート構造で、Ｃ
ＭＯＳインバータ回路を構成している。FIG. 10 is a plan view of another conventional example, and FIG.
A sectional view of another conventional example is shown in FIG. In the figure, Q 23 is pc
hMOS transistor, Q 24 is an nchMOS transistor, and is a pchOS transistor Q 23 and nchMO transistor.
It uses an S-transistor Q 24 and has a dual gate structure
It constitutes a MOS inverter circuit.
【００１４】ｐｃｈＭＯＳトランジスタＱ23及びｎｃｈ
ＭＯＳトランジスタＱ24は例えばｐ型基板２０１上に形
成される。ｐｃｈＭＯＳトランジスタＱ23はｎウェル領
域２０２上にｐ型ドレイン領域２０３及びｐ型ソース領
域２０４を形成し、チャネル領域２０５上にゲート酸化
膜２０６を介してｐ型ポリシリコンゲート電極２０７を
形成した構成とされている。Pch MOS transistor Q 23 and nch
The MOS transistor Q 24 is formed on the p-type substrate 201, for example. The pchMOS transistor Q 23 has a structure in which a p-type drain region 203 and a p-type source region 204 are formed on an n-well region 202, and a p-type polysilicon gate electrode 207 is formed on a channel region 205 via a gate oxide film 206. Has been done.
【００１５】ドレイン領域２０３はコンタクトホール２
０８を通して酸化膜２０９上に形成された出力配線２１
０に接続されている。ソース領域２０４はコンタクトホ
ール２１１を通して接続配線２１２に接続される。接続
配線２１２はコンタクトホール２１３を通して接続用ウ
ェル領域２１４に接続され、接続用ウェル領域２１４を
介して電源配線２１５に接続される。このようにしてソ
ース領域２０４は電源配線２１５に接続される。The drain region 203 is the contact hole 2
Output wiring 21 formed on oxide film 209 through 08
It is connected to 0. The source region 204 is connected to the connection wiring 212 through the contact hole 211. The connection wiring 212 is connected to the connection well region 214 through the contact hole 213, and is connected to the power supply wiring 215 through the connection well region 214. In this way, the source region 204 is connected to the power supply wiring 215.
【００１６】ｎｃｈＭＯＳトランジスタＱ24はｐウェル
領域２１６上にｎ型ドレイン領域２１７及びｎ型ソース
領域２１８を形成し、チャネル領域２１９上にゲート酸
化膜２０６を介してｎ型ポリシリコンゲート電極２２０
を形成した構成とされている。In the nchMOS transistor Q 24 , an n-type drain region 217 and an n-type source region 218 are formed on a p-well region 216, and an n-type polysilicon gate electrode 220 is formed on a channel region 219 via a gate oxide film 206.
Is formed.
【００１７】ドレイン領域２１６はコンタクトホール２
１５を通して酸化膜２０９上に形成された出力配線２１
０に接続されている。ソース領域２１８はコンタクトホ
ール２２１を通して接続配線２２２に接続される。接続
配線２２２はコンタクトホール２２３を通して接続用ウ
ェル領域２２４に接続され、接続用ウェル領域２２４を
介してＧＮＤ配線２２５に接続される。このようにして
ソース領域２１８はＧＮＤ配線２２５に接続される。The drain region 216 is the contact hole 2
Output wiring 21 formed on oxide film 209 through 15
It is connected to 0. The source region 218 is connected to the connection wiring 222 through the contact hole 221. The connection wiring 222 is connected to the connection well region 224 through the contact hole 223, and is connected to the GND wiring 225 through the connection well region 224. In this way, the source region 218 is connected to the GND wiring 225.
【００１８】ｐｃｈＭＯＳトランジスタＱ23のｐ型ポリ
シリコンゲート電極２０７はコンタクトホール２２６を
介して入力配線２２７に接続され、ｎｃｈＭＯＳトラン
ジスタＱ24のｎ型ポリシリコンゲート電極２２０はコン
タクトホール２２８を介して入力配線２２９に接続され
る。The p-type polysilicon gate electrode 207 of the pchMOS transistor Q 23 is connected to the input wiring 227 through the contact hole 226, and the n-type polysilicon gate electrode 220 of the nchMOS transistor Q 24 is input wiring through the contact hole 228. 229 is connected.
【００１９】このようにしてｐｃｈＭＯＳトランジスタ
Ｑ23のｐ型ポリシリコンゲート電極２０７とｎｃｈＭＯ
ＳトランジスタＱ24のｎ型ポリシリコンゲート電極２２
０とは夫々別に入力配線２２７と接続される。In this way, the p-type polysilicon gate electrode 207 of the pchMOS transistor Q 23 and the nchMO are formed.
N-type polysilicon gate electrode 22 of S transistor Q 24
0 is connected to the input wiring 227 separately.
【００２０】入力配線２２７のレベルに応じてそれに接
続されたｐ型ポリシリコンゲート電極２０７及びｎ型ポ
リシリコンゲート電極２２０のレベルが変化し、ｐｃｈ
ＭＯＳトランジスタＱ23及びｎｃｈＭＯＳトランジスタ
Ｑ24の導通が制御される。According to the level of the input wiring 227, the levels of the p-type polysilicon gate electrode 207 and the n-type polysilicon gate electrode 220 connected thereto change, and the pch
The conduction of the MOS transistor Q 23 and the nch MOS transistor Q 24 is controlled.
【００２１】入力配線２２７がハイレベルのときはｐｃ
ｈＭＯＳトランジスタＱ23はオフ、ｎｃｈＭＯＳトラン
ジスタＱ24はオンするため、出力配線２１０はｎｃｈＭ
ＯＳトランジスタＱ24を介してＧＮＤ配線２２５に接続
され、ローレベルとなる。また、入力配線２２７がロー
レベルのときはｐｃｈＭＯＳトランジスタＱ23はオン、
ｎｃｈＭＯＳトランジスタＱ24はオフするため、出力配
線２１０はｐｃｈＭＯＳトランジスタＱ23を介して電源
配線２１５に接続され、ハイレベルとなる。When the input wiring 227 is at high level, pc
Since the hMOS transistor Q 23 is off and the nch MOS transistor Q 24 is on, the output wiring 210 is nchM
It is connected to the GND wiring 225 via the OS transistor Q 24 and becomes a low level. When the input wiring 227 is at the low level, the pchMOS transistor Q 23 is turned on,
Since the nchMOS transistor Q 24 is turned off, the output wiring 210 is connected to the power supply wiring 215 via the pchMOS transistor Q 23 and becomes high level.
【００２２】このように、入力に対して反転した出力が
得られ、インバータとして動作する。In this way, an output inverted from the input is obtained and operates as an inverter.
【００２３】[0023]
【発明が解決しようとする課題】しかるに、従来のシン
グルゲート構造のＣＭＯＳインバータではｐｃｈＭＯＳ
トランジスタ及びｎｃｈＭＯＳトランジスタのゲート電
極を共にｎ型ポリシリコンで構成していた。However, in the conventional CMOS inverter having the single gate structure, the pchMOS is used.
The gate electrodes of the transistor and the nchMOS transistor are both made of n-type polysilicon.
【００２４】ｎ型ポリシリコンの場合、基板に対する仕
事関数φμｓはｎｃｈｓＭＯＳ構造では、０．８
〔Ｖ〕：ｐｃｈＭＯＳ構造では０．３〔Ｖ〕となり、ｐ
ｃｈＭＯＳ構造では小さくなってしまう。このため、し
きい値電圧を合わせ込むためにｐｃｈＭＯＳ構造のチャ
ネル表面を若干ｐ型化するいわゆる埋込チャネル形とす
る必要があった。しかし、ｐｃｈＭＯＳ構造においてチ
ャネル表面をｐ型化してしまうと、表面付近でソース、
ドレインから空乏層が伸びやすくなり、サブスレッショ
ルドでのリーク増大の原因となり、微細化にとって不利
となる等の問題点があった。In the case of n-type polysilicon, the work function φμs for the substrate is 0.8 in the nchsMOS structure.
[V]: 0.3 [V] in pchMOS structure, p
It becomes smaller in the chMOS structure. Therefore, in order to adjust the threshold voltage, it is necessary to make the channel surface of the pchMOS structure slightly p-type so-called buried channel type. However, if the channel surface is made p-type in the pchMOS structure, the source,
The depletion layer easily extends from the drain, which causes an increase in leakage at the subthreshold, which is disadvantageous for miniaturization.
【００２５】また、従来のデュアルゲート構造のＣＭＯ
Ｓインバータではシングルゲート構造の問題点は解決で
きるものの、各トランジスタのゲート電極を夫々に第１
層の配線パターンに接続する必要があり、各ゲート電極
に対してコンタクトホール等を設け配線を行なう必要が
あるため、ゲート電極配線のための面積が大きくなり、
小型化を防げると共に、トランジスタ間に配線が配設で
きない等の問題点があった。Also, a conventional CMO having a dual gate structure is used.
Although the problem of the single gate structure can be solved in the S inverter, the gate electrode of each transistor is
It is necessary to connect to the wiring pattern of the layer, and it is necessary to provide a contact hole or the like for each gate electrode to perform wiring, which increases the area for the gate electrode wiring,
There is a problem that miniaturization can be prevented and wiring cannot be arranged between the transistors.
【００２６】本発明は上記の点に鑑みてなされたもの
で、小型化、微細化を容易に行なえる半導体装置を提供
することを目的とするThe present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device which can be easily miniaturized and miniaturized.
【００２７】[0027]
【課題を解決するための手段】請求項１の発明は、半導
体素子Ｑ1 ，Ｑ2 ；Ｑ11〜Ｑ14が形成されるバルク３；
４３と、前記バルク３；４３上に絶縁層３２；８３を介
して配設され、該絶縁層３２；８３を貫通して形成され
たコンタクトホール１６；６１，６５を介して前記半導
体素子Ｑ1 ，Ｑ2 ；Ｑ11〜Ｑ14と接続され、回路を構成
する配線パターン１７；６２，６６と、前記バルク３；
４３と前記絶縁層３２；８３との間に形成され、前記半
導体素子Ｑ1 ，Ｑ2 ；Ｑ11〜Ｑ14と前記配線パターン１
７；６２，６６とを接続する配線層１５；６０，６４と
を有してなる。Of claim 1 the invention SUMMARY OF THE INVENTION A semiconductor device Q 1, Q 2; Q 11 bulk 3 to Q 14 are formed;
43, and the semiconductor element Q 1 through the contact holes 16; 61, 65 formed on the bulk 3; 43 via the insulating layers 32; 83 and penetrating the insulating layers 32; 83. , Q 2 ; wiring patterns 17; 62, 66 connected to Q 11 to Q 14 to form a circuit; and the bulk 3;
43 and the insulating layer 32; 83, the semiconductor elements Q 1 , Q 2 ; Q 11 to Q 14 and the wiring pattern 1
7; 62, 66 and wiring layers 15; 60, 64.
【００２８】請求項２は請求項１において、前記バルク
３；４３と前記絶縁層３２；８３との間に形成され、前
記半導体素子Ｑ1 ，Ｑ2 ；Ｑ11〜Ｑ14と前記配線１５；
６０，６４とを接続するポリシリコン配線１４，２８；
５９，６３，７９，８０を有してなる。[0028] In a second aspect according to claim 1, wherein the bulk 3; 43 and the insulating layer 32; are formed between 83, the semiconductor element Q 1, Q 2; Q 11 ~Q 14 and the wiring 15;
Polysilicon wirings 14, 28 connecting 60, 64;
59, 63, 79, 80.
【００２９】請求項３は請求項２において、前記半導体
素子Ｑ1 ，Ｑ2 ；Ｑ11〜Ｑ14は互いのゲート電極が接続
されたｐチャネルＭＯＳ電界効果トランジスタＱ1 ；Ｑ
11，Ｑ12と、ｎチャネルＭＯＳ電界効果トランジスタＱ
2 ；Ｑ13，Ｑ14とより構成され、前記ポリシリコン配線
１４，２８；５９，６３，７９，８０はｐ型の伝導型を
有し、前記ｐチャネルＭＯＳ電界効果トランジスタ
Ｑ1 ；Ｑ11，Ｑ12のゲート電極を構成するｐ型ポリシリ
コンゲート１４；５９，６３と、ｎ型の伝導型を有し、
前記ｎチャネルＭＯＳ電界効果トランジスタＱ2 ；
Ｑ13，Ｑ14のゲート電極を構成するｎ型ポリシリコンゲ
ート２８；７９，８０とより構成され、前記配線層１
５；６０，６４は前記ｐ型ポリシリコンゲート１４；５
９，６３及び前記ｎ型ポリシリコンゲート２８；７９，
８０とを接続し、前記配線パターン１７；６２，６６と
の接続を行なう構成としてなる。According to a third aspect of the present invention, in the second aspect, the semiconductor elements Q 1 , Q 2 ; Q 11 to Q 14 are p-channel MOS field effect transistors Q 1 ; Q whose gate electrodes are connected to each other.
11 , Q 12 and n-channel MOS field effect transistor Q
2 ; Q 13 and Q 14 , the polysilicon wirings 14 , 28; 59, 63, 79 and 80 have p-type conductivity, and the p-channel MOS field effect transistors Q 1 and Q 11 ; P-type polysilicon gates 14 and 59 and 63, which form the gate electrode of Q 12 , and n-type conductivity,
The n-channel MOS field effect transistor Q 2 ;
The wiring layer 1 is composed of n-type polysilicon gates 28; 79 and 80 which form the gate electrodes of Q 13 and Q 14.
5; 60 and 64 are the p-type polysilicon gates 14; 5
9, 63 and the n-type polysilicon gate 28; 79,
80, and the wiring patterns 17; 62, 66 are connected.
【００３０】請求項４は請求項１乃至３のいずれかにお
いて、前記配線層１７；６２，６６は前記バルク３；４
３上に形成された半導体素子間を接続するローカルイン
タコネクタと同一の材料でかつ、該ローカルインタコネ
クタと同一工程で形成されることを特徴とする。According to a fourth aspect of the present invention, in any one of the first to third aspects, the wiring layers 17; 62 and 66 are the bulks 3; 4 respectively.
It is characterized in that it is formed of the same material as that of the local interconnector for connecting the semiconductor elements formed on the surface 3 and in the same process as the local interconnector.
【００３１】請求項５は請求項３又は４において、前記
配線層１５；６０，６４が前記ｐチャネルＭＯＳ電界効
果トランジスタＱ1 ；Ｑ11，Ｑ12と前記ｎチャネルＭＯ
Ｓ電界効果トランジスタＱ2 ，Ｑ13，Ｑ14との間に設け
られたことを特徴とする。According to a fifth aspect of the present invention, in the third or fourth aspect, the wiring layers 15; 60 and 64 are the p-channel MOS field effect transistors Q 1 ; Q 11 and Q 12 and the n-channel MO.
It is characterized in that it is provided between the S field effect transistors Q 2 , Q 13 and Q 14 .
【００３２】[0032]
【作用】請求項１によれば、半導体素子間の接続を配線
層により取りまとめた後に配線パターンと接続すること
ができるため、配線パターンを簡単にでき、配線パター
ンと半導体素子との接続用の専有面積を小さくでき、し
たがって、半導体装置を小型化できる。According to the present invention, since the connection between the semiconductor elements can be connected with the wiring pattern after the connection between the semiconductor elements is collected by the wiring layer, the wiring pattern can be simplified, and the wiring pattern and the semiconductor element are exclusively connected. The area can be reduced, and therefore the semiconductor device can be downsized.
【００３３】請求項２によれば、半導体素子の電極とな
るポリシリコン配線を配線層により取りまとめて配線パ
ターンに接続するため、配線パターンを簡単にでき、配
線パターンと半導体素子との接続用の専有面積を小さく
でき、従って半導体装置を小型化できる。According to the second aspect, since the polysilicon wirings serving as the electrodes of the semiconductor element are gathered by the wiring layer and connected to the wiring pattern, the wiring pattern can be simplified, and the wiring pattern and the semiconductor element are exclusively connected. The area can be reduced and therefore the semiconductor device can be miniaturized.
【００３４】請求項３によれば、ｐチャネルＭＯＳ電界
効果トランジスタのゲート電極をｐ型ポリシリコンゲー
トで構成し、ｎチャネルＭＯＳ電界効果トランジスタの
ゲート電極をｎ型ポリシリコンゲートで構成し、ｐ型ポ
リシリコンゲートとｎ型ポリシリコンゲートとを配線層
を介して接続し、配線パターンと接続できるため、デュ
アルゲート構造を省スペースで実現でき、小型化及び微
細化が実現できる。According to a third aspect of the present invention, the gate electrode of the p-channel MOS field effect transistor is composed of a p-type polysilicon gate, and the gate electrode of the n-channel MOS field effect transistor is composed of an n-type polysilicon gate. Since the polysilicon gate and the n-type polysilicon gate can be connected via the wiring layer and can be connected to the wiring pattern, a dual gate structure can be realized in a space-saving manner, and miniaturization and miniaturization can be realized.
【００３５】請求項４によれば、配線層をローカルイン
タコネクタと同一材料で、かつ、同一工程で形成するた
め、ローカルインタコネクトを有する接続装置に適用し
た場合には配線層形成のための専用の工程が不要とな
る。According to the fourth aspect, since the wiring layer is formed of the same material as the local interconnector in the same process, it is dedicated for forming the wiring layer when applied to a connecting device having a local interconnect. The process of is unnecessary.
【００３６】請求項５によれば、ｐチャネルＭＯＳ電界
効果トランジスタとｎチャネルＭＯＳ電界効果トランジ
スタとの間に配線層を設けることによりｐチャネルＭＯ
Ｓ電界効果トランジスタとｎチャネルＭＯＳ電界効果ト
ランジスタとにより構成される回路の外部に、接続のた
めのスペースが延在することがなく、装置を小型に構成
できる。According to the present invention, a wiring layer is provided between the p-channel MOS field effect transistor and the n-channel MOS field effect transistor, whereby the p-channel MO field effect transistor is provided.
The space for connection does not extend outside the circuit formed by the S field effect transistor and the n-channel MOS field effect transistor, and the device can be made compact.
【００３７】[0037]
【実施例】図１に本発明の第１実施例の平面図を示す。
本実施例ではＣＭＯＳインバータを例に説明を行なう。FIG. 1 is a plan view of the first embodiment of the present invention.
In this embodiment, a CMOS inverter will be described as an example.
【００３８】Ｑ1 はｐチャネルＭＯＳ電界効果トランジ
スタ、Ｑ2 はｎチャネルＭＯＳ電界効果トランジスタ、
１は電源配線、２はＧＮＤ配線を示す。ｐチャネルＭＯ
Ｓ電界効果トランジスタＱ1 、ｎチャネルＭＯＳ電界効
果トランジスタ、電源配線１、ＧＮＤ配線２は同一の基
板３上に形成される。Q 1 is a p-channel MOS field effect transistor, Q 2 is an n-channel MOS field effect transistor,
Reference numeral 1 is a power supply wiring, and 2 is a GND wiring. p channel MO
The S field effect transistor Q 1 , the n-channel MOS field effect transistor, the power supply wiring 1, and the GND wiring 2 are formed on the same substrate 3.
【００３９】基板３は例えば、シリコン単結晶基板にホ
ウ素を拡散し、伝導型がｐ型に形成されている。ｐチャ
ネルＭＯＳトランジスタＱ1 は基板３上にリンを拡散す
ることにより形成さたｎ型のｎウェル領域４上に形成さ
れる。ｎウェル領域４上にはｐ型のドレイン領域５、及
びソース領域６が形成され、ｐ型のドレイン領域５とｐ
型のソース領域６との間がｎ型のチャネル領域７とされ
る。The substrate 3 is formed of, for example, a p-type conductivity type by diffusing boron in a silicon single crystal substrate. The p-channel MOS transistor Q 1 is formed on the n-type n-well region 4 formed by diffusing phosphorus on the substrate 3. A p-type drain region 5 and a source region 6 are formed on the n-well region 4, and the p-type drain region 5 and the p-type drain region 5 are formed.
An n-type channel region 7 is formed between the n-type source region 6 and the n-type source region 6.
【００４０】ｐ型のドレイン領域５は、コンタクトホー
ル８を通して出力配線パターン９に接続され、ｐ型のソ
ース領域６はコンタクトホール１０を通して接続配線パ
ターン１１に接続される。接続配線パターン１１はコン
タクトホール１２を通して電源接続用ウェル領域１３に
接続される。電源接続用ウェル領域１３は電源配線パタ
ーン１に接続されている。このようにして、ソース領域
６と電源配線パターン１とが接続される。The p-type drain region 5 is connected to the output wiring pattern 9 through the contact hole 8, and the p-type source region 6 is connected to the connection wiring pattern 11 through the contact hole 10. The connection wiring pattern 11 is connected to the power supply connection well region 13 through the contact hole 12. The power supply well region 13 is connected to the power supply wiring pattern 1. In this way, the source region 6 and the power supply wiring pattern 1 are connected.
【００４１】また、チャネル領域７上には絶縁層を介し
てゲート電極１４が配設される。ゲート電極１４はチャ
ネル領域７の伝導性と逆の伝導性を有するｐ型ポリシリ
コンにより形成され、薄膜配線１５に接続される。薄膜
配線１５はチタン（Ｔｉ）や窒化チタン（ＴｉＮ）等の
導電材より構成され、コンタクトホール１６を通して第
１層目の配線パターンとなる入力配線パターン１７と接
続される。A gate electrode 14 is provided on the channel region 7 with an insulating layer interposed therebetween. The gate electrode 14 is formed of p-type polysilicon having a conductivity opposite to that of the channel region 7, and is connected to the thin film wiring 15. The thin film wiring 15 is made of a conductive material such as titanium (Ti) or titanium nitride (TiN), and is connected to the input wiring pattern 17 which is the wiring pattern of the first layer through the contact hole 16.
【００４２】一方、ｎチャネルＭＯＳトランジスタＱ2
は基板３上にリンを拡散することにより形成されたｎ型
のｎウェル領域１８上に形成される。ｎウェル領域１８
上にはホウ素を拡散することにより形成されるｐ型のｐ
ウェル領域１９が形成される。このｐウェル領域１９上
にリンを拡散することによりｎ型のドレイン領域２０、
及びｎ型のソース領域２１が形成される。ｎ型のドレイ
ン領域２０とｎ型のソース領域２１との間にｐ型のチャ
ネル領域２２が形成される。On the other hand, the n-channel MOS transistor Q 2
Is formed on the n-type n-well region 18 formed by diffusing phosphorus on the substrate 3. n-well region 18
Above it is a p-type p formed by diffusing boron.
Well region 19 is formed. By diffusing phosphorus on the p-well region 19, an n-type drain region 20,
And an n-type source region 21 are formed. A p-type channel region 22 is formed between the n-type drain region 20 and the n-type source region 21.
【００４３】ｎ型のドレイン領域２０はコンタクトホー
ル２３を通して第１層目の配線パターンとなる出力配線
パターン９に接続される。The n-type drain region 20 is connected to the output wiring pattern 9 serving as the wiring pattern of the first layer through the contact hole 23.
【００４４】ｎ型のソース領域２１はコンタクトホール
２４を通して接続配線パターン２５に接続される。接続
配線パターン２５はコンタクトホール２６を通してＧＮ
Ｄ接続用ウェル領域２７に接続される。ＧＮＤ接続用ウ
ェル領域２７はＧＮＤ配線２に接続される。このように
して、ソース領域２１はＧＮＤ配線２に接続される。The n-type source region 21 is connected to the connection wiring pattern 25 through the contact hole 24. The connection wiring pattern 25 is GN through the contact hole 26.
The well region 27 for D connection is connected. The GND connection well region 27 is connected to the GND wiring 2. In this way, the source region 21 is connected to the GND wiring 2.
【００４５】また、チャネル領域２２上には絶縁層を介
してゲート電極２８が配設されるゲート電極２８はチャ
ネル領域２２と同一の伝導性を有するｎ型ポリシリコン
により形成され、薄膜配線１５に接続される。薄膜配線
１５は前述の如くチタン（Ｔｉ）や窒化チタン（Ｔｉ
Ｎ）等の導電材よりなり、コンタクトホール１６を介し
て入力配線パターン１７と接続される。The gate electrode 28 is provided on the channel region 22 with an insulating layer interposed therebetween. The gate electrode 28 is made of n-type polysilicon having the same conductivity as that of the channel region 22, and is formed on the thin film wiring 15. Connected. The thin film wiring 15 is made of titanium (Ti) or titanium nitride (Ti) as described above.
It is made of a conductive material such as N) and is connected to the input wiring pattern 17 through the contact hole 16.
【００４６】図２に本発明の第１実施例の要部の断面図
を示す。図２に示すようにｐ型基板３上はチャネル領域
７，２２上部以外はシリコン酸化（ＳｉＯ2 ）膜２９で
覆われる。FIG. 2 is a sectional view of the essential parts of the first embodiment of the present invention. As shown in FIG. 2, the p-type substrate 3 is covered with a silicon oxide (SiO 2 ) film 29 except the upper portions of the channel regions 7 and 22.
【００４７】また、チャネル領域７，２２上には酸化シ
リコン（ＳｉＯ2 ）等よりなるゲート酸化膜３０，３１
が形成される。ゲート電極１４，２８はこのゲート酸化
膜３０，３１上に配設される。Gate oxide films 30 and 31 made of silicon oxide (SiO 2 ) or the like are formed on the channel regions 7 and 22.
Is formed. The gate electrodes 14 and 28 are provided on the gate oxide films 30 and 31.
【００４８】薄膜配線１５はｐｃｈＭＯＳトランジスタ
Ｑ1 とｎｃｈＭＯＳトランジスタＱ 2 との間に形成さ
れ、ｐｃｈＳＭＯトランジスタＱ1 のｐ型ポリシリコン
よりなるゲート電極１４とｎｃｈＭＯＳトランジスタＱ
2 のｎ型ポリシリコンよりなるゲート電極２８とに接続
される。ゲート電極１４，２８及び薄膜配線１５上には
酸化シリコン（ＳｉＯ2 ）よりなるシリコン酸化膜３２
が形成される。このシリコン酸化膜３２上に出力配線パ
ターン９や入力配線パターン１７、接続配線パターン１
１，２５等の回路の配線を行なう第１層目の配線パター
ンが形成される。The thin film wiring 15 is a pch MOS transistor.
Q1And nch MOS transistor Q 2Formed between
Pch SMO transistor Q1P-type polysilicon
Composed of the gate electrode 14 and the nch MOS transistor Q
2Connected to the gate electrode 28 made of n-type polysilicon of
To be done. On the gate electrodes 14 and 28 and the thin film wiring 15,
Silicon oxide (SiO2) Made of silicon oxide film 32
Is formed. An output wiring pattern is formed on the silicon oxide film 32.
Turn 9, input wiring pattern 17, connection wiring pattern 1
First layer wiring pattern for wiring circuits such as 1, 25
Are formed.
【００４９】入力配線パターン１７はシリコン酸化膜３
２をエッチングすることにより形成されたコンタクトホ
ール１６を通して薄膜配線１５に接続される。ゲート電
極１４，２８は共に薄膜配線１５に接続されているた
め、入力配線パターン１７は薄膜配線１５に接続するこ
とにより異なる導電性を有するゲート電極３０，３１に
接続できる。The input wiring pattern 17 is the silicon oxide film 3
2 is connected to the thin film wiring 15 through a contact hole 16 formed by etching. Since the gate electrodes 14 and 28 are both connected to the thin film wiring 15, the input wiring pattern 17 can be connected to the gate electrodes 30 and 31 having different conductivity by connecting to the thin film wiring 15.
【００５０】このように、異なる伝導性のｎ型ポリシリ
コン及びｎ型ポリシリコンよりなるゲート電極３０，３
１で構成したデュアルゲート構造の回路において、従来
のようにゲート電極夫々に対してコンタクトホール８を
形成し、入力配線パターンとの接続を計る必要がなく、
共通のコンタクトホールにより接続が行なえるため、パ
ターンが簡単になると共に、接続のための占有面積を小
さく構成できる。このため、装置の小型化が計れる。As described above, the n-type polysilicon having different conductivity and the gate electrodes 30 and 3 made of n-type polysilicon are used.
In the circuit having the dual gate structure configured by 1, it is not necessary to form the contact holes 8 for each gate electrode and measure the connection with the input wiring pattern as in the conventional case.
Since the connection can be made through the common contact hole, the pattern can be simplified and the occupied area for the connection can be reduced. Therefore, the device can be downsized.
【００５１】次に回路の動作について説明する。図３に
本発明の第１実施例の等価回路図を示す。Next, the operation of the circuit will be described. FIG. 3 shows an equivalent circuit diagram of the first embodiment of the present invention.
【００５２】入力配線パターン１７に接続された入力端
子ＴINがハイレベルのときにはｐｃｈＭＯＳトランジス
タＱ1 はオフ、ｎｃｈＭＯＳトランジスタＱ2 はオンと
なるため、出力配線パターン９に接続された出力端子Ｔ
OUT はＧＮＤ配線２と接続され、ローレベルとなる。When the input terminal T IN connected to the input wiring pattern 17 is at a high level, the pchMOS transistor Q 1 is turned off and the nchMOS transistor Q 2 is turned on. Therefore, the output terminal T connected to the output wiring pattern 9 is turned on.
OUT is connected to the GND wiring 2 and becomes low level.
【００５３】また、入力端子ＴINがローレベルのときに
は逆にｐｃｈＭＯＳトランジスタＱ 1 はオン、ｎｃｈＭ
ＯＳトランジスタＱ2 はオフとなり出力端子ＴOUT は電
源配線１と接続されハイレベルとなる。The input terminal TINIs low level
On the contrary, pchMOS transistor Q 1Is on, nchM
OS transistor Q2Turns off and the output terminal TOUTIs electric
It is connected to the source wiring 1 and becomes high level.
【００５４】このとき、入力配線パターン１７に供給さ
れた信号は薄膜配線１５に供給され、薄膜配線１５によ
りｐｃｈＭＯＳトランジスタＱ1 のｐ型ポリシリコンゲ
ート電極１４とｎｃｈＭＯＳトランジスタＱ2 のｎ型ポ
リシリコンゲート電極２８とに分配され、ｐｃｈＭＯＳ
トランジスタＱ1 及びｎｃｈＭＯＳトランジスタＱ2の
導通が制御される。[0054] At this time, the input lines supplied signal pattern 17 is supplied to the thin-film wiring 15, n-type polysilicon gate of the p-type polysilicon gate electrode 14 and the nchMOS transistor Q 2 of pchMOS transistor Q 1 by thin-film wiring 15 Electrode 28 and pchMOS
The conduction of the transistor Q 1 and the nchMOS transistor Q 2 is controlled.
【００５５】図４に本発明の第２実施例の平面図を示
す。本実施例では２入力ＮＡＮＤゲートを例に説明を行
なう。FIG. 4 shows a plan view of the second embodiment of the present invention. In this embodiment, a 2-input NAND gate will be described as an example.
【００５６】Ｑ11，Ｑ12はｐｃｈＭＯＳトランジスタＱ
13，Ｑ14はｎｃｈＭＯＳトランジスタ、４１は電源配
線、４２はＧＮＤ配線を示す。Q 11 and Q 12 are pch MOS transistors Q
Reference numerals 13 and Q 14 are nch MOS transistors, 41 is a power supply wiring, and 42 is a GND wiring.
【００５７】ｐｃｈＭＯＳトランジスタＱ11，Ｑ12、ｎ
ｃｈＭＯＳトランジスタＱ13，Ｑ14、電源配線４１、Ｇ
ＮＤ配線４２は同一の基板４３上に形成される。基板４
３はシリコン単結晶基板にホウ素を拡散し、伝導型がｐ
型に形成されている。Pch MOS transistors Q 11 , Q 12 , n
chMOS transistors Q 13 , Q 14 , power supply wiring 41, G
The ND wiring 42 is formed on the same substrate 43. Board 4
3 diffuses boron into a silicon single crystal substrate and has a conductivity type of p
It is formed into a mold.
【００５８】基板４３上にはｐｃｈＭＯＳトランジスタ
Ｑ11，Ｑ12を形成する領域としてリンを拡散することに
より形成された伝導型がｎ型のｎウェル領域４４が形成
される。On the substrate 43, an n-well region 44 of n-type conductivity formed by diffusing phosphorus is formed as a region for forming the pchMOS transistors Q 11 and Q 12 .
【００５９】ｐｃｈＭＯＳトランジスタＱ11，Ｑ12はｎ
ウェル領域４４上に形成される。ｎウェル領域４４上の
所定の位置にホウ素を拡散することにより伝導型がｐ型
のドレイン領域４５、ソース領域４６，４７が形成さ
れ、ドレイン領域４５とソース領域４６，４７との間に
各トランジスタのチャネル領域４８，４９が形成され
る。The pch MOS transistors Q 11 and Q 12 are n
It is formed on the well region 44. By diffusing boron at a predetermined position on the n-well region 44, a drain region 45 and source regions 46 and 47 having a p-type conductivity are formed, and each transistor is provided between the drain region 45 and the source regions 46 and 47. Channel regions 48 and 49 are formed.
【００６０】ｐ型のドレイン領域４５は、コンタクトホ
ール５０を通して出力配線パターン５１に接続され、ｐ
型のソース領域４６，４７はコンタクトホール５２，５
３を通して接続配線パターン５４，５５に接続される。
接続配線パターン５４，５５はコンタクトホール５６，
５７を通して電源接続用ウェル領域５８に接続される。
電源接続用ウェル領域５８は電源配線パターン４１に接
続されている。このようにし、ソース領域４６，４７と
電源配線パターン４１とが接続される。The p-type drain region 45 is connected to the output wiring pattern 51 through the contact hole 50, and p
The source regions 46, 47 of the mold are contact holes 52, 5
3 to the connection wiring patterns 54 and 55.
The connection wiring patterns 54 and 55 are contact holes 56,
It is connected to the power supply connection well region 58 through 57.
The power supply well region 58 is connected to the power supply wiring pattern 41. In this way, the source regions 46 and 47 and the power supply wiring pattern 41 are connected.
【００６１】また、チャネル領域４８上には絶縁層を介
してゲート電極５９が配設される。ゲート電極５９はチ
ャネル領域４８の伝導性と逆の伝導性を有するｐ型ポリ
シリコンにより形成され、薄膜配線６０に接続される。
薄膜配線６０はチタン（Ｔｉ）や窒化チタン（ＴｉＮ）
等の導電材より構成され、コンタクトホール６１を通し
て第２の入力配線パターン６２と接続される。A gate electrode 59 is provided on the channel region 48 with an insulating layer interposed therebetween. The gate electrode 59 is formed of p-type polysilicon having a conductivity opposite to that of the channel region 48, and is connected to the thin film wiring 60.
The thin film wiring 60 is made of titanium (Ti) or titanium nitride (TiN).
And the like, and is connected to the second input wiring pattern 62 through the contact hole 61.
【００６２】さらに、チャネル領域４９上には絶縁層を
介してゲート電極６３が配設される。ゲート電極６３は
チャネル領域４９の伝導性とは逆の伝導性を有するｐ型
ポリシリコンより形成され、薄膜配線６４に接続され
る。薄膜配線６４はチタンや窒化チタン等の導電材より
構成され、コンタクトホール６５を通して第１の入力配
線パターン６６と接続される。Further, a gate electrode 63 is provided on the channel region 49 with an insulating layer interposed therebetween. The gate electrode 63 is made of p-type polysilicon having a conductivity opposite to that of the channel region 49, and is connected to the thin film wiring 64. The thin film wiring 64 is made of a conductive material such as titanium or titanium nitride, and is connected to the first input wiring pattern 66 through the contact hole 65.
【００６３】一方、ｎチャネルＭＯＳトランジスタ
Ｑ13，Ｑ14は基板４３上にリンを拡散することにより形
成されたｎ型のｎウェル領域６７上にさらに、ホウ素を
拡散することにより形成されたｐ型のｐウェル領域６８
が形成される。このｐウェル領域６８上にリンを拡散す
ることによりｎ型のｎｃｈＭＯＳトランジスタＱ13，Ｑ
14の共有領域６９、ｎｃｈＭＯＳトランジスタＱ13のド
レイン領域７０、ｎｃｈＭＯＳトランジスタＱ14のソー
ス領域７１が形成される。共有領域６９とｎ型のソース
領域７０及びドレイン領域７１との間にチャネル領域７
２，７３が形成される。On the other hand, the n-channel MOS transistors Q 13 and Q 14 are p-type formed by further diffusing boron on the n-type n-well region 67 formed by diffusing phosphorus on the substrate 43. P-well region 68
Is formed. By diffusing phosphorus on the p-well region 68, n-type nch MOS transistors Q 13 and Q are formed.
14 shared regions 69, nchMOS transistor Q 13 drain regions 70, and nchMOS transistor Q 14 source regions 71 are formed. The channel region 7 is provided between the shared region 69 and the n-type source region 70 and the drain region 71.
2, 73 are formed.
【００６４】共有領域６９はｎｃｈＭＯＳトランジスタ
Ｑ13のソース領域として動作すると共に、ｎｃｈＭＯＳ
トランジスタＱ14のドレイン領域として動作し、ｎｃｈ
ＭＯＳトランジスタＱ13のソース領域とｎｃｎＭＯＳト
ランジスタＱ14のドレイン領域とを接続する。ドレイン
領域７０はコンタクトホール７４を通して出力配線パタ
ーン５１に接続される。The shared region 69 operates as the source region of the nchMOS transistor Q 13 and at the same time, the nchMOS
It operates as the drain region of the transistor Q 14 and
The source region of the MOS transistor Q 13 and the drain region of the ncnMOS transistor Q 14 are connected. The drain region 70 is connected to the output wiring pattern 51 through the contact hole 74.
【００６５】ｎ型のソース領域７１はコンタクトホール
７５を通して接続配線パターン７６に接続される。接続
配線パターン７６はコンタクトホール７７を通してＧＮ
Ｄ接続用ウェル領域７８に接続される。ＧＮＤ接続用ウ
ェル領域７８はＧＮＤ配線４２に接続される。このよう
にして、ソース領域７１はＧＮＤ配線４２に接続され
る。The n-type source region 71 is connected to the connection wiring pattern 76 through the contact hole 75. The connection wiring pattern 76 is GN through the contact hole 77.
It is connected to the D connection well region 78. The GND connection well region 78 is connected to the GND wiring 42. In this way, the source region 71 is connected to the GND wiring 42.
【００６６】また、チャネル領域７２上には絶縁層を介
してゲート電極７９が配設され、ゲート電極７９はチャ
ネル領域７２と逆の伝導性を有するｎ型ポリシリコンに
より形成され、薄膜配線６０に接続され、第２の入力配
線パターン６２と接続される。A gate electrode 79 is provided on the channel region 72 via an insulating layer, and the gate electrode 79 is formed of n-type polysilicon having a conductivity opposite to that of the channel region 72, and is formed on the thin film wiring 60. And is connected to the second input wiring pattern 62.
【００６７】さらに、チャネル領域７３上には絶縁層を
介してゲート電極８０が配設される。ゲート電極８０は
チャネル領域７３の伝導性とは逆の伝導性を有するｎ型
ポリシリコンより形成され、薄膜配線６４に接続され、
コンタクトホール６５を通して第１の入力配線パターン
６６と接続される。Further, a gate electrode 80 is provided on the channel region 73 with an insulating layer interposed therebetween. The gate electrode 80 is formed of n-type polysilicon having a conductivity opposite to that of the channel region 73, and is connected to the thin film wiring 64.
It is connected to the first input wiring pattern 66 through the contact hole 65.
【００６８】図５，図６に本発明の第２実施例の要部の
断面図を示す。図５はｐｃｈＭＯＳトランジスタＱ11、
ｎｃｈＭＯＳトランジスタＱ13の断面図を示し、ｐ型基
板４３上はチャネル領域上部以外はシリコン酸化（Ｓｉ
Ｏ2 ）膜８１、ゲート酸化膜８２で覆われる。ゲート電
極５９，７９はこのゲート酸化膜８２上に配設される。5 and 6 are sectional views of the essential parts of the second embodiment of the present invention. FIG. 5 shows a pch MOS transistor Q 11 ,
A cross-sectional view of the nch MOS transistor Q 13 is shown, in which silicon oxide (Si
It is covered with an O 2 ) film 81 and a gate oxide film 82. Gate electrodes 59 and 79 are provided on this gate oxide film 82.
【００６９】薄膜配線６０はｐｃｈＭＯＳトランジスタ
Ｑ11とｎｃｈＭＯＳトランジスタＱ 13との間に形成さ
れ、ｐｃｈＭＯＳトランジスタＱ11のｐ型ポリシリコン
よりなるゲート電極５９とｎｃｈＭＯＳトランジスタＱ
13のｎ型ポリシリコンよりなるゲート電極７９とに接続
される。ゲート電極５９，７９及び薄膜配線６０上には
酸化シリコン（ＳｉＯ2 ）よりなるシリコン酸化膜８３
が形成される。このシリコン酸化膜８３上に出力配線パ
ターン５１や第２の入力配線パターン５１等の回路の配
線を行なう第１層目の配線パターンが形成される。The thin film wiring 60 is a pch MOS transistor.
Q11And nch MOS transistor Q 13Formed between
PchMOS transistor Q11P-type polysilicon
Composed of a gate electrode 59 and an nch MOS transistor Q
13Connected to the gate electrode 79 made of n-type polysilicon of
To be done. On the gate electrodes 59 and 79 and the thin film wiring 60,
Silicon oxide (SiO2) Made of silicon oxide film 83
Is formed. An output wiring pattern is formed on the silicon oxide film 83.
Arrangement of circuits such as the turn 51 and the second input wiring pattern 51
A first-layer wiring pattern for forming lines is formed.
【００７０】第２の入力配線パターン６２はシリコン酸
化膜８３をエッチングすることにより形成されたコンタ
クトホール６１を通して薄膜配線６０に接続される。ゲ
ート電極５９，７９は共に薄膜配線６０に接続されてい
るため、第２の入力配線パターン６２は薄膜配線６０に
接続することにより異なる導電性を有するゲート電極５
９，７９に接続でき、第２の入力配線パターン６２に供
給された信号はこの薄膜配線６２によりゲート電極５
９，７９に分配される。The second input wiring pattern 62 is connected to the thin film wiring 60 through a contact hole 61 formed by etching the silicon oxide film 83. Since the gate electrodes 59 and 79 are both connected to the thin film wiring 60, the second input wiring pattern 62 is connected to the thin film wiring 60, so that the gate electrode 5 having different conductivity.
The signal supplied to the second input wiring pattern 62 can be connected to the gate electrodes 5 and 9 by the thin film wiring 62.
It is distributed to 9,79.
【００７１】図６はｐｃｈＭＯＳトランジスタＱ12から
ｎｃｈＭＯＳトランジスタＱ14にかけての断面図を示
す。FIG. 6 shows a sectional view from the pch MOS transistor Q 12 to the nch MOS transistor Q 14 .
【００７２】同図中、図６と同一構成部分には同一符号
を付し、その説明は省略する。薄膜配線６４はｐｃｈＭ
ＯＳトランジスタＱ12とｎｃｈＭＯＳトランジスタＱ14
との間に形成され、ｐｃｈＭＯＳトランジスタＱ12のｐ
型ポリシリコンよりなるゲート電極６３とｎｃｈＭＯＳ
トランジスタＱ14のｎ型ポリシリコンよりなるゲート電
極８０とに接続される。ゲート電極６３，８０及び薄膜
配線６４上には酸化シリコン（ＳｉＯ2 ）よりなるシリ
コン酸化膜８３が形成される。このシリコン酸化膜８３
上に第１の入力配線パターン６６、第２の入力配線パタ
ーン６２等の回路の配線を行なう第１層目の配線パター
ンが形成される。In the figure, the same components as those in FIG. 6 are designated by the same reference numerals, and the description thereof will be omitted. Thin film wiring 64 is pchM
OS transistor Q 12 and nch MOS transistor Q 14
And p of the pchMOS transistor Q 12 are formed between
Electrode 63 and nchMOS made of p-type polysilicon
It is connected to the gate electrode 80 of n-type polysilicon of the transistor Q 14 . A silicon oxide film 83 made of silicon oxide (SiO 2 ) is formed on the gate electrodes 63, 80 and the thin film wiring 64. This silicon oxide film 83
A first layer wiring pattern for wiring circuits such as the first input wiring pattern 66 and the second input wiring pattern 62 is formed thereon.
【００７３】第１の入力配線パターン６６はシリコン酸
化膜８３をエッチングすることにより形成されたコンタ
クトホール６５を通して薄膜配線６４に接続される。ゲ
ート電極６３，８０は共に薄膜配線６４に接続されてい
るため、第１の入力配線パターン６６は薄膜配線６４に
接続することにより異なる導電性を有するゲート電極６
３，８０に接続できる。The first input wiring pattern 66 is connected to the thin film wiring 64 through a contact hole 65 formed by etching the silicon oxide film 83. Since the gate electrodes 63 and 80 are both connected to the thin film wiring 64, the first input wiring pattern 66 is connected to the thin film wiring 64, so that the gate electrode 6 having different conductivity.
3,80 can be connected.
【００７４】このように、異なる伝導性のｎ型ポリシリ
コン及びｐ型ポリシリコンよりなるゲート電極５９，６
３，７９，８０で構成されたデュアルゲート構造の回路
において、従来のようにゲート電極夫々に対してコンタ
クトホールを形成し、入力配線パターンとの接続を計る
必要がなく、共通のコンタクトホール６１，６５により
配線パターンとの接続が行なえるため、パターンが簡単
になると共に、接続のための専有面積を小さく構成でき
る。このため、装置の小型化が計れる。As described above, the gate electrodes 59 and 6 made of n-type polysilicon and p-type polysilicon having different conductivity.
In the circuit having a dual gate structure composed of 3, 79 and 80, it is not necessary to form a contact hole for each gate electrode and measure the connection with the input wiring pattern as in the conventional case, and the common contact hole 61, Since the wiring pattern 65 can be connected to the wiring pattern, the pattern can be simplified and the occupied area for the connection can be reduced. Therefore, the device can be downsized.
【００７５】次に本実施例の回路の動作を説明する。図
７に本発明の第２実施例の等価回路図を示す。Next, the operation of the circuit of this embodiment will be described. FIG. 7 shows an equivalent circuit diagram of the second embodiment of the present invention.
【００７６】第１の入力配線パターン６６に接続された
第１の入力端子ＴIN1 、第２の入力配線パターン６２に
接続された第２の入力端子ＴIN2 が共にハイレベルのと
きにはｐｃｈＭＯＳトランジスタＱ11，Ｑ12が共にオ
フ、ｎｃｈＭＯＳトランジスタＱ13，Ｑ14が共にオンす
るため、出力配線パターン５１に接続された出力端子Ｔ
OUT はｎｃｈＭＯＳトランジスタＱ13，Ｑ14を介してＧ
ＮＤ配線４２に接続され、ローとなる。Connected to the first input wiring pattern 66
First input terminal TIN1, To the second input wiring pattern 62
Second input terminal T connectedIN2Are both high level
PchMOS transistor Q11, Q12Together
N, nch MOS transistor Q13, Q14Together turn on
Therefore, the output terminal T connected to the output wiring pattern 51
OUTIs an nch MOS transistor Q13, Q14Through G
It is connected to the ND wiring 42 and becomes low.
【００７７】また、第１の入力端子ＴIN1 がハイレベ
ル、第２の入力端子ＴIN2 がローレベルのときにはｐｃ
ｈＭＯＳトランジスタＱ12及びｎｃｈＭＯＳトランジス
タＱ13はオフ、ｐｃｈＭＯＳトランジスタＱ11及びｈｃ
ｎＭＯＳトランジスタＱ14はオンするため、出力端子Ｔ
OUT はｐｃｈＭＯＳトランジスタＱ11を介して電源配線
４１と接続され、ハイレベルとなる。When the first input terminal T IN1 is at the high level and the second input terminal T IN2 is at the low level, pc
The hMOS transistor Q 12 and the nchMOS transistor Q 13 are off, and the pchMOS transistor Q 11 and hc
Since the nMOS transistor Q 14 turns on, the output terminal T
OUT is connected to the power supply wiring 41 via the pchMOS transistor Q 11 and becomes high level.
【００７８】また、第１の入力端子ＴIN1 がローレベ
ル、第２の入力端子ＴIN2 がハイレベルのときにはｐｃ
ｈＭＯＳトランジスタＱ11及びｎｃｈＭＯＳトランジス
タＱ14はオフとなり、ｐｃｈＭＯＳトランジスタＱ12及
びｎｃｈＭＯＳトランジスタＱ 14はオンとなるため、出
力端子ＴOUT はｐｃｈＭＯＳトランジスタＱ12を介して
電源配線４１と接続され、ハイレベルとなる。Further, the first input terminal TIN1Is Lorebe
Second input terminal TIN2Is high level, pc
hMOS transistor Q11And nchMOS transistor
Q14Turns off, and the pchMOS transistor Q12Over
And nch MOS transistor Q 14Is turned on,
Force terminal TOUTIs a pch MOS transistor Q12Through
It is connected to the power supply wiring 41 and becomes high level.
【００７９】また、第１の入力端子ＴIN1 及び第２の入
力端子ＴIN2 が共にローレベルとなったときにはｐｃｈ
ＭＯＳトランジスタＱ11，Ｑ12はオン、ｎｃｈＭＯＳト
ランジスタＱ13，Ｑ14はオフするため、出力端子ＴOUT
はｐｃｈＭＯＳトランジスタＱ11，Ｑ12を介して電源配
線４１と接続され、ハイレベルとなる。When both the first input terminal T IN1 and the second input terminal T IN2 become low level, pch
Since the MOS transistors Q 11 and Q 12 are on and the nch MOS transistors Q 13 and Q 14 are off, the output terminal T OUT
Is connected to the power supply line 41 via the pch MOS transistors Q 11 and Q 12 , and becomes high level.
【００８０】このように、２入力レベルが共にハイレベ
ルのときだけ出力がローレベルとなる２入力ＮＡＮＤ出
力を得ている。このとき、第１の入力配線パターン６６
に供給された信号は１つのコンタクトホールを配して薄
膜配線６４に供給され薄膜配線６４によりｐｃｈＭＯＳ
トランジスタＱ12のｐ型ポリシリコンゲート電極８０と
に分配されｐｃｈＭＯＳトランジスタＱ12及びｎｃｈＭ
ＯＳトランジスタＱ14の導通を制御する。In this way, a 2-input NAND output whose output is low only when both 2-input levels are high is obtained. At this time, the first input wiring pattern 66
The signal supplied to the thin film wiring 64 is arranged in one contact hole and is supplied to the thin film wiring 64.
It is distributed in the p-type polysilicon gate electrode 80 of the transistor Q 12 p-chMOS transistors Q 12 and nchM
It controls the conduction of the OS transistor Q 14 .
【００８１】また、第２の入力配線パターン６２に供給
された信号は１つのコンタクトホールを通して薄膜配線
６０に供給され、薄膜配線６０によりｐｃｈＭＯＳトラ
ンジスタＱ11のｐ型ポリシリコンゲート電極５９とｎｃ
ｈＭＯＳトランジスタＱ13のｎ型ポリシリコンゲート電
極７９に分配され、ｐｃｎＭＯＳトランジスタＱ11及び
ｎｃｈＭＯＳトランジスタＱ13の導通を制御する。Further, the signal supplied to the second input wiring pattern 62 is supplied to the thin film wiring 60 through one contact hole, and the thin film wiring 60 causes the p-type polysilicon gate electrode 59 and nc of the pchMOS transistor Q 11 to nc.
It is distributed to the n-type polysilicon gate electrode 79 of the hMOS transistors Q 13, controls the conduction of pcnMOS transistors Q 11 and nchMOS transistor Q 13.
【００８２】また、第１，第２実施例の回路がＣＭＯＳ
スタティックＲＡＭを含む半導体集積回路に搭載される
ときに、ＣＭＯＳスタティックＲＡＭがセル内配線をロ
ーカルインタコネクタ化している場合には〔ローカルイ
ンタコネクトについてはThomas Tang; Che-Chia Wei, K
oger Haken, Thomas Hollowoy, Chang-Feng Wan andMon
te Douglas ‘VLSI LOCAL INTERCONNECT LEVEL USING T
ITANIUM NITRIDE' (IEDM85 P.590 〜593 25.2) を参
照〕、薄膜配線１５，６０，６４はローカルインタコネ
クト工程と同一材料の窒化チタン（ＴｉＮ）等で、しか
も、同一工程でパターニングが行なえる層として形成で
きるため、ローカルインタコネクトと同一工程で形成で
き、薄膜配線１５，６０，６４を形成する専用の工程は
不要となる。The circuits of the first and second embodiments are CMOS
When mounted in a semiconductor integrated circuit including a static RAM, if the CMOS static RAM makes the intra-cell wiring into a local interconnector [for local interconnect, Thomas Tang; Che-Chia Wei, K
oger Haken, Thomas Hollowoy, Chang-Feng Wan and Mon
te Douglas' VLSI LOCAL INTERCONNECT LEVEL USING T
ITANIUM NITRIDE '(see IEDM85 P.590 to 593 25.2)], the thin film wirings 15, 60 and 64 are made of titanium nitride (TiN) or the like made of the same material as the local interconnect process, and can be patterned in the same process. Since it can be formed in the same process as the local interconnect, a dedicated process for forming the thin film wirings 15, 60, 64 is unnecessary.
【００８３】なお、第１，第２実施例ではポリシリコン
ゲート間を薄膜配線１５，６０，６４で接続する構成と
したが、ゲートとドレインとを接続する素子構造を取る
場合などにはポリシリコンゲートとドレイン領域を薄膜
配線で接続し、薄膜配線を介して酸化膜上の配線パター
ンと接続する構成としても、第１，第２実施例と同様に
夫々別々に配線パターンとの接続を行なうためのコンタ
クトホールを設ける必要がないため、省スペース化が実
現できる。In the first and second embodiments, the polysilicon gates are connected by the thin film wirings 15, 60, 64. However, in the case where an element structure for connecting the gate and the drain is adopted, polysilicon is used. Even if the gate and the drain region are connected by the thin film wiring and connected to the wiring pattern on the oxide film through the thin film wiring, the wiring pattern is separately connected as in the first and second embodiments. Since it is not necessary to provide the contact hole of, the space can be saved.
【００８４】[0084]
【発明の効果】上述の如く、本発明の請求項１によれ
ば、配線層により接続をまとめた後に配線パターンとの
接続が行なえるため、配線パターンを簡略化でき、接続
時の占有面積を低減でき、装置を小型化できる等の特長
を有する。As described above, according to claim 1 of the present invention, since the connection with the wiring pattern can be performed after the connection is organized by the wiring layer, the wiring pattern can be simplified and the occupied area at the time of connection can be reduced. It has features such as reduction in size and miniaturization of the device.
【００８５】請求項２によれば、ポリシリコン配線を有
する半導体装置において、小型化が可能となる等の特長
を有する。According to the second aspect, the semiconductor device having the polysilicon wiring has features such as miniaturization.
【００８６】請求項３によれば、ｐチャネルＭＯＳ電界
効果トランジスタのゲート電極をｐ型ポリシリコンゲー
トで構成し、ｎチャネルＭＯＳ電界効果のゲート電極を
ｎ型ポリシリコンゲートで構成し、ｐ型ポリシリコンゲ
ートとｎ型ポリシリコンゲートとｎ型ポリシリコンゲー
トとを配線層を介して配線パターンと接続するため、省
スペースでデュアルゲート構造を実現できる等の特長を
有する。According to the third aspect of the present invention, the gate electrode of the p-channel MOS field effect transistor is formed of a p-type polysilicon gate, the gate electrode of the n-channel MOS field effect is formed of an n-type polysilicon gate, and the p-type polysilicon gate is formed. Since the silicon gate, the n-type polysilicon gate, and the n-type polysilicon gate are connected to the wiring pattern via the wiring layer, there is a feature that a dual gate structure can be realized in a space-saving manner.
【００８７】請求項４によれば、ローカルインタコネク
タと同一材料でかつ、同一工程で配線層を形成すること
により専用の工程が不要となるため、配線層形成を容易
に行なうことができる等の特長を有する。According to the fourth aspect, since the wiring layer is formed of the same material as that of the local interconnector in the same step, a dedicated step is not required, so that the wiring layer can be easily formed. Has features.
【００８８】請求項５によれば、配線層をｐチャネルＭ
ＯＳ電界効果トランジスタとｎチャネルＭＯＳ電界効果
トランジスタとの間にスペースを取ることなく配するこ
とができるため、装置全体を小型化、微細化できる等の
特長を有する。According to the fifth aspect, the wiring layer is formed by the p-channel M.
Since it can be arranged between the OS field effect transistor and the n-channel MOS field effect transistor without taking a space, it has features such as miniaturization and miniaturization of the entire device.
【図１】本発明の第１実施例の平面図である。FIG. 1 is a plan view of a first embodiment of the present invention.
【図２】本発明の第１実施例の要部の断面図である。FIG. 2 is a sectional view of an essential part of the first embodiment of the present invention.
【図３】本発明の第１実施例の等価回路図である。FIG. 3 is an equivalent circuit diagram of the first embodiment of the present invention.
【図４】本発明の第２実施例の平面図である。FIG. 4 is a plan view of a second embodiment of the present invention.
【図５】本発明の第２実施例の要部の断面図である。FIG. 5 is a sectional view of an essential part of a second embodiment of the present invention.
【図６】本発明の第２実施例の要部の断面図である。FIG. 6 is a sectional view of an essential part of a second embodiment of the present invention.
【図７】本発明の第２実施例の等価回路図である。FIG. 7 is an equivalent circuit diagram of the second embodiment of the present invention.
【図８】従来の一例の平面図である。FIG. 8 is a plan view of a conventional example.
【図９】従来の一例の断面図である。FIG. 9 is a cross-sectional view of a conventional example.
【図１０】従来の他の一例の平面図である。FIG. 10 is a plan view of another example of the related art.
【図１１】従来の他の一例の断面図である。FIG. 11 is a cross-sectional view of another example of the related art.
１ 電源配線 ２ ＧＮＤ配線 ３ 基板 １４ ｐ型ポリシリコンゲート １５ 薄膜配線 １６ コンタクトホール １７ 入力配線パターン ２８ 入力ｎ型ポリシリコンゲート Ｑ1 ｐｃｈＭＯＳトランジスタ Ｑ2 ｎｃｈＭＯＳトランジスタ1 power supply wiring 2 GND wiring 3 substrate 14 p type polysilicon gate 15 thin film wiring 16 contact hole 17 input wiring pattern 28 input n type polysilicon gate Q 1 pchMOS transistor Q 2 nchMOS transistor
Claims (5)
が形成されるバルク（３；４３）と、 前記バルク（３；４３）上に絶縁層（３２；８３）を介
して配設され、該絶縁層（３２；８３）を貫通して形成
されたコンタクトホール（１６；６１，６５）を介して
前記半導体素子（Ｑ1 ，Ｑ2 ；Ｑ11〜Ｑ14）と接続さ
れ、回路を構成する配線パターン（１７；６２，６６）
と、 前記バルク（３；４３）と前記絶縁層（３２；８３）と
の間に形成され、前記半導体素子（Ｑ1 ，Ｑ2 ；Ｑ11〜
Ｑ14）と前記配線パターン（１７；６２，６６）とを接
続する配線層（１５；６０，６４）とを有することを特
徴とする半導体装置。1. A semiconductor device (Q 1 , Q 2 ; Q 11 to Q 14 )
Is formed on the bulk (3; 43) via an insulating layer (32; 83) and is formed so as to penetrate the insulating layer (32; 83). Wiring patterns (17; 62, 66) connected to the semiconductor elements (Q 1 , Q 2 ; Q 11 to Q 14 ) through contact holes (16; 61, 65) to form a circuit.
And between the bulk (3; 43) and the insulating layer (32; 83), the semiconductor element (Q 1 , Q 2 ; Q 11 ~).
Q 14 ) and a wiring layer (15; 60, 64) for connecting the wiring pattern (17; 62, 66) to the semiconductor device.
（３２；８３）との間に形成され、前記半導体素子（Ｑ
1 ，Ｑ2 ；Ｑ11〜Ｑ14）と前記配線層（１５；６０，６
４）とを接続するポリシリコン配線（１４，２８；５
９，６３，７９，８０）を有することを特徴とする請求
項１記載の半導体装置。2. The semiconductor device (Q) formed between the bulk (3; 43) and the insulating layer (32; 83).
1 , Q 2 ; Q 11 to Q 14 ) and the wiring layer (15; 60, 6)
4) Polysilicon wiring (14, 28; 5)
9. 63, 79, 80), The semiconductor device according to claim 1, wherein
14）は互いのゲート電極が接続されたｐチャネルＭＯＳ
電界効果トランジスタ（Ｑ1 ；Ｑ11，Ｑ12）と、ｎチャ
ネルＭＯＳ電界効果トランジスタ（Ｑ2 ；Ｑ13，Ｑ14）
とより構成され、 前記ポリシリコン配線（１４，２８；５９，６３，７
９，８０）はｐ型の伝導型を有し、前記ｐチャネルＭＯ
Ｓ電界効果トランジスタ（Ｑ1 ；Ｑ11，Ｑ12）のゲート
電極を構成するｐ型ポリシリコンゲート（１４；５９，
６３）と、ｎ型の伝導型を有し、前記ｎチャネルＭＯＳ
電界効果トランジスタ（Ｑ2 ；Ｑ13，Ｑ14）のゲート電
極を構成するｎ型ポリシリコンゲート（２８；７９，８
０）とより構成され、 前記配線層（１５；６０，６４）は前記ｐ型ポリシリコ
ンゲート（１４；５９，６３）及び前記ｎ型ポリシリコ
ンゲート（２８；７９，８０）とを接続し、前記配線パ
ターン（１７；６２，６６）との接続を行なう構成とさ
れたことを特徴とする請求項２記載の半導体装置。3. The semiconductor element (Q 1 , Q 2 ; Q 11 to Q)
14 ) is a p-channel MOS transistor whose gate electrodes are connected to each other
Field effect transistors (Q 1 ; Q 11 , Q 12 ) and n-channel MOS field effect transistors (Q 2 ; Q 13 , Q 14 ).
And the polysilicon wiring (14, 28; 59, 63, 7).
9, 80) has a p-type conductivity, and the p-channel MO
A p-type polysilicon gate (14; 59, which constitutes the gate electrode of the S field effect transistor (Q 1 ; Q 11 , Q 12 ).
63) and n-type conductivity,
N-type polysilicon gate (28; 79, 8 ) forming the gate electrode of the field effect transistor (Q 2 ; Q 13 , Q 14 ).
0), the wiring layer (15; 60, 64) connects the p-type polysilicon gate (14; 59, 63) and the n-type polysilicon gate (28; 79, 80), The semiconductor device according to claim 2, wherein the semiconductor device is configured to be connected to the wiring pattern (17; 62, 66).
バルク（３；４３）上に形成された半導体素子間を接続
するローカルインタコネクタと同一の材料でかつ、該ロ
ーカルインタコネクタと同一工程で形成されることを特
徴とする請求項１乃至３のいずれか一項記載の半導体装
置。4. The wiring layer (17; 62, 66) is made of the same material as the local interconnector for connecting the semiconductor elements formed on the bulk (3; 43) and is the same as the local interconnector. The semiconductor device according to claim 1, wherein the semiconductor device is formed by a process.
ｐチャネルＭＯＳ電界効果トランジスタ（Ｑ1 ；Ｑ11，
Ｑ12）と前記ｎチャネルＭＯＳ電界効果トランジスタ
（Ｑ2 ，Ｑ13，Ｑ14）との間に設けられたことを特徴と
する請求項３又は４記載の半導体装置。5. The wiring layer (15; 60, 64) is provided in the p-channel MOS field effect transistor (Q 1 ; Q 11 ,
5. The semiconductor device according to claim 3, wherein the semiconductor device is provided between Q 12 ) and the n-channel MOS field effect transistor (Q 2 , Q 13 , Q 14 ).
Priority Applications (2)
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5226218A JPH0786420A (en) | 1993-09-10 | 1993-09-10 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786420A true JPH0786420A (en) | 1995-03-31 |
Family
ID=16841750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5226218A Withdrawn JPH0786420A (en) | 1993-09-10 | 1993-09-10 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0786420A (en) |
| KR (1) | KR950010066A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049903A (en) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | Cmos element with improved performance, and manufacturing method of the same |
| JP2006332687A (en) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Cmos semiconductor device |
| JP2009105233A (en) * | 2007-10-24 | 2009-05-14 | Sony Corp | Semiconductor device and manufacturing method therefor |
| CN108169485A (en) * | 2017-11-20 | 2018-06-15 | 无锡市人民医院 | A kind of bigrid regulation and control hypersensitivity biosensor based on metal-oxide-semiconductor |
-
1993
- 1993-09-10 JP JP5226218A patent/JPH0786420A/en not_active Withdrawn
-
1994
- 1994-09-10 KR KR1019940022836A patent/KR950010066A/en not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049903A (en) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | Cmos element with improved performance, and manufacturing method of the same |
| JP2006332687A (en) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Cmos semiconductor device |
| JP2009105233A (en) * | 2007-10-24 | 2009-05-14 | Sony Corp | Semiconductor device and manufacturing method therefor |
| CN108169485A (en) * | 2017-11-20 | 2018-06-15 | 无锡市人民医院 | A kind of bigrid regulation and control hypersensitivity biosensor based on metal-oxide-semiconductor |
| CN108169485B (en) * | 2017-11-20 | 2019-04-23 | 无锡市人民医院 | A kind of bigrid regulation hypersensitivity biosensor based on metal-oxide-semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950010066A (en) | 1995-04-26 |
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Legal Events
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| A300 | Withdrawal of application because of no request for examination |
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