JPH0783271B2 - 符号変換方式 - Google Patents
符号変換方式Info
- Publication number
- JPH0783271B2 JPH0783271B2 JP61038353A JP3835386A JPH0783271B2 JP H0783271 B2 JPH0783271 B2 JP H0783271B2 JP 61038353 A JP61038353 A JP 61038353A JP 3835386 A JP3835386 A JP 3835386A JP H0783271 B2 JPH0783271 B2 JP H0783271B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- conversion
- bits
- parallel
- conversion circuit
- Prior art date
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- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，高速光端局装置における符号変換に関し，特
に，例えばmBnB符号変換のように変換の際にROMを使用
するような変換方式に関する。
に，例えばmBnB符号変換のように変換の際にROMを使用
するような変換方式に関する。
従来,mBnB符号変換（m,nは正の整数）の際には，第３図
に示すように直並列（以下,S/Pと呼ぶ）（１ビット→ｍ
ビット）変換部31,保持回路32,mビットからｎビットへ
の符号変換則を有するROM33及び並直列（以下P/Sと呼
ぶ）（ｎビット→１ビット）変換部34により構成され
る。一方，逆変換の際には，第４図に示すように,S/P
（１ビット→ｎビット）変換部41,nビットからｍビット
への符号変換則を有するROM43,P/S（ｍビット→１ビッ
ト）変換部44及び不均一情報検出部47により構成され
る。
に示すように直並列（以下,S/Pと呼ぶ）（１ビット→ｍ
ビット）変換部31,保持回路32,mビットからｎビットへ
の符号変換則を有するROM33及び並直列（以下P/Sと呼
ぶ）（ｎビット→１ビット）変換部34により構成され
る。一方，逆変換の際には，第４図に示すように,S/P
（１ビット→ｎビット）変換部41,nビットからｍビット
への符号変換則を有するROM43,P/S（ｍビット→１ビッ
ト）変換部44及び不均一情報検出部47により構成され
る。
上述した構成を用いた場合には,ROM33から帰還されるス
テート情報35を次のブロック情報と共に保持回路32を通
じてROM33に供給しなければならない。このため,ROM33
のアクセス時間は （T0＝1/f0:1タイムスロット時間）以下である必要があ
る。
テート情報35を次のブロック情報と共に保持回路32を通
じてROM33に供給しなければならない。このため,ROM33
のアクセス時間は （T0＝1/f0:1タイムスロット時間）以下である必要があ
る。
しかしながら，伝送路ビットレートは高速化しつつあ
り，アクセス時間が のROMが存在しない場合には，従来のブロック構成によ
るmBnB変換は不可能であった。
り，アクセス時間が のROMが存在しない場合には，従来のブロック構成によ
るmBnB変換は不可能であった。
本発明はこのような欠点を解消した符号変換方式を提供
しようとするものである。
しようとするものである。
本発明によるmBnB符号変換方式は、１ビットからｍビッ
トへの変換を行うシリアル−パラレル変換回路と、該シ
リアル−パラレル変換回路の出力に対して１ビットから
ａビットへの変換を行う複数のシリアル−パラレル変換
回路と、ｍビットからｎビットへのmBnB符号変換則を有
し、しかも前記複数のシリアル−パラレル変換回路のそ
れぞれからの同じビット番号出力をアドレス入力とする
ａ個のROMと、これらａ個のROMのそれぞれからの同じビ
ット番号出力を入力とし、ａビットから１ビットへの変
換を行うｎ個のパラレル−シリアル変換回路と、これら
ｎ個のパラレル−シリアル変換回路の各出力を入力とし
てｎビットから１ビットへの変換を行うパラレル−シリ
アル変換回路とから成り、mBnB符号変換を並列化して行
うようにしたことを特徴とする。すなわち，伝送路速度
が高速化しても複数のROMがこれを分周化して処理する
ので，従来同様のROMを使用できる。
トへの変換を行うシリアル−パラレル変換回路と、該シ
リアル−パラレル変換回路の出力に対して１ビットから
ａビットへの変換を行う複数のシリアル−パラレル変換
回路と、ｍビットからｎビットへのmBnB符号変換則を有
し、しかも前記複数のシリアル−パラレル変換回路のそ
れぞれからの同じビット番号出力をアドレス入力とする
ａ個のROMと、これらａ個のROMのそれぞれからの同じビ
ット番号出力を入力とし、ａビットから１ビットへの変
換を行うｎ個のパラレル−シリアル変換回路と、これら
ｎ個のパラレル−シリアル変換回路の各出力を入力とし
てｎビットから１ビットへの変換を行うパラレル−シリ
アル変換回路とから成り、mBnB符号変換を並列化して行
うようにしたことを特徴とする。すなわち，伝送路速度
が高速化しても複数のROMがこれを分周化して処理する
ので，従来同様のROMを使用できる。
次に，本発明の実施例について説明する。
第１図は本発明のmBnB符号変換回路のブロック図であ
る。11は従来同様のS/P（１ビット→ｍビット）変換回
路,12はステート情報送出部16からのステート情報を保
持する回路,18-1〜18-(m+1)は本発明により新たに加え
られたS/P（１ビット→ａビット）変換回路（ａは正の
整数）,13-1〜13-aはｍビットからｎビットへの符号変
換則を有し，従来同様のアクセス時間のROM,19-1〜19-n
はP/S（ａビット→１ビット）変換回路,14は従来同様の
P/S（ｎビット→１ビット）変換回路である。なお,S/P
変換回路18-1〜18-(m+1)とROM13-1〜13-aとの間，及びR
OM13-1〜13-aとP/S変換回路19-1〜19-nとの間は，図示
（一部を示す）のように対応し合う符号同士が接続され
る。ROMの個数ａはそのアクセス時間と伝送路速度との
関係で設定される。すなわち，各ROMは符号変換を並列
化して行なうので見かけ上分周機能を有することによ
り，伝送路速度が高速化してもこれを分担し得る個数ａ
が選択される。
る。11は従来同様のS/P（１ビット→ｍビット）変換回
路,12はステート情報送出部16からのステート情報を保
持する回路,18-1〜18-(m+1)は本発明により新たに加え
られたS/P（１ビット→ａビット）変換回路（ａは正の
整数）,13-1〜13-aはｍビットからｎビットへの符号変
換則を有し，従来同様のアクセス時間のROM,19-1〜19-n
はP/S（ａビット→１ビット）変換回路,14は従来同様の
P/S（ｎビット→１ビット）変換回路である。なお,S/P
変換回路18-1〜18-(m+1)とROM13-1〜13-aとの間，及びR
OM13-1〜13-aとP/S変換回路19-1〜19-nとの間は，図示
（一部を示す）のように対応し合う符号同士が接続され
る。ROMの個数ａはそのアクセス時間と伝送路速度との
関係で設定される。すなわち，各ROMは符号変換を並列
化して行なうので見かけ上分周機能を有することによ
り，伝送路速度が高速化してもこれを分担し得る個数ａ
が選択される。
以上の構成により，アクセス時間が従来のものと同じRO
Mを用いれば，従来（第１図）に比べて本実施例の伝送
路速度をａ倍に上げることができることは容易に理解で
きよう。
Mを用いれば，従来（第１図）に比べて本実施例の伝送
路速度をａ倍に上げることができることは容易に理解で
きよう。
第２図は第１図のmBnB変換回路に対応させた逆変換回路
のブロック図例であり，従来同様のS/P（１ビット→ｍ
ビット）変換回路21,保持回路22,n個のS/P（１ビット→
ａビット）変換回路28-1〜28-n,a個のROM23-1〜23-a,m
個のP/S（ａビット→１ビット）変換回路29-1〜29-m,従
来同様のP/S（ｍビット→１ビット）変換回路24及び連
続符号検出部27とからなる。なお，連続符号検出部27で
はｎビット毎に検出するようにしている。
のブロック図例であり，従来同様のS/P（１ビット→ｍ
ビット）変換回路21,保持回路22,n個のS/P（１ビット→
ａビット）変換回路28-1〜28-n,a個のROM23-1〜23-a,m
個のP/S（ａビット→１ビット）変換回路29-1〜29-m,従
来同様のP/S（ｍビット→１ビット）変換回路24及び連
続符号検出部27とからなる。なお，連続符号検出部27で
はｎビット毎に検出するようにしている。
以上説明したように本発明は，複数のROMと複数のS/P変
換回路及びP/S変換回路を追加することにより，従来同
様のROMであっても伝送路速度を数倍高くすることがで
きる効果がある。
換回路及びP/S変換回路を追加することにより，従来同
様のROMであっても伝送路速度を数倍高くすることがで
きる効果がある。
第１図は，本発明のmBnB符号変換回路のブロック図，第
２図は，本発明のmBnB逆符号変換回路のブロック図，第
３図は，従来のmBnB符号変換回路のブロック図，第４図
は，同じく従来のmBnB逆符号変換回路のブロック図。 図中,11:S/P（１ビット→ｍビット）変換回路,14:P/S
（ｎビット→１ビット）変換回路,18-1〜18-(m+1),28-1
〜28-n:S/P（１ビット→ａビット）変換回路,19-1〜19
-n,29-1〜29-m:P/S（ａビット→１ビット）変換回路。
２図は，本発明のmBnB逆符号変換回路のブロック図，第
３図は，従来のmBnB符号変換回路のブロック図，第４図
は，同じく従来のmBnB逆符号変換回路のブロック図。 図中,11:S/P（１ビット→ｍビット）変換回路,14:P/S
（ｎビット→１ビット）変換回路,18-1〜18-(m+1),28-1
〜28-n:S/P（１ビット→ａビット）変換回路,19-1〜19
-n,29-1〜29-m:P/S（ａビット→１ビット）変換回路。
Claims (1)
- 【請求項１】１ビットからｍビットへの変換を行うシリ
アル−パラレル変換回路と、該シリアル−パラレル変換
回路の出力に対して１ビットからａビットへの変換を行
う複数のシリアル−パラレル変換回路と、ｍビットから
ｎビットへのmBnB符号変換則を有し、しかも前記複数の
シリアル−パラレル変換回路のそれぞれからの同じビッ
ト番号出力をアドレス入力とするａ個のROMと、これら
ａ個のROMのそれぞれからの同じビット番号出力を入力
とし、ａビットから１ビットへの変換を行うｎ個のパラ
レル−シリアル変換回路と、これらｎ個のパラレル−シ
リアル変換回路の各出力を入力としてｎビットから１ビ
ットへの変換を行うパラレル−シリアル変換回路とから
成り、mBnB符号変換を並列化して行うようにしたことを
特徴とするmBnB符号変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038353A JPH0783271B2 (ja) | 1986-02-25 | 1986-02-25 | 符号変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038353A JPH0783271B2 (ja) | 1986-02-25 | 1986-02-25 | 符号変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62196924A JPS62196924A (ja) | 1987-08-31 |
| JPH0783271B2 true JPH0783271B2 (ja) | 1995-09-06 |
Family
ID=12522913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61038353A Expired - Lifetime JPH0783271B2 (ja) | 1986-02-25 | 1986-02-25 | 符号変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783271B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167846A (ja) * | 1990-10-31 | 1992-06-15 | Nec Corp | 列変換方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246155A (ja) * | 1984-05-21 | 1985-12-05 | Matsushita Electric Ind Co Ltd | 符号変換方法 |
-
1986
- 1986-02-25 JP JP61038353A patent/JPH0783271B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62196924A (ja) | 1987-08-31 |
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