JPH0783227B2

JPH0783227B2 - ディジタル信号のレベル処理装置

Info

Publication number: JPH0783227B2
Application number: JP1098126A
Authority: JP
Inventors: 美昭田中
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1989-04-18
Filing date: 1989-04-18
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPH02277307A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は例えばPCMオーディオ信号等のディジタルオー
ディオ信号をリミッタ処理、あるいはコンプレッサを処
理する場合に用いて好適なディジタル信号のレベル処理
装置に関する。

〔従来の技術〕

従来オーディオ信号はアナログ的に記録再生されていた
が、近年コンパクトディスク、８ミリVTR、Ｒ−DATとい
った装置が普及し、これらの装置においてはオーディオ
信号がディジタル的に記録再生されるので、より高品質
の音を楽しむことができるようになってきた。

〔発明が解決しようとする課題〕

しかしながらこれらの装置においても、オーディオ信号
を例えばリミッタ処理したり、コンプレッサ処理する場
合、これをアナログ的に行っていた。従って信号が劣化
し、ディジタル的に信号を記録再生するといった本来の
機能が損なわれる欠点があった。また信号を異なる特性
に処理する場合、多数のフィルタが必要になるばかりで
なく、特性の設定や切り換えをプログラムで制御すると
き、プログラムも複数用意しなければならず、装置が複
雑かつ高価になる欠点がある。さらにフィルタの切り換
えに比較的長い時間を要するため、音切れが発生するこ
とがあった。

本発明は斯かる状況に鑑みなされたもので、同一のプロ
グラムで特性の設定や変更を確実かつ迅速に行うことが
できるようにし、音切れの発生を防止するものである。

〔課題を解決するための手段〕

本発明のディジタル信号のレベル処理装置は、入力信号
のレベルを処理するときに用いる複数のパラメータの記
憶するメモリ手段と、メモリ手段に記憶されたパラメー
タに対応して入力信号を演算する演算手段と、入力ポー
トを有し、パラメータを一時的に記憶するバッファ手段
と、メモリ手段に記憶されているパラメータの変更が指
令されたとき，入力信号の次の１サンプリング期間内
に，バッファ手段に記憶されているパラメータをメモリ
手段に転送させるとともに，演算手段にも出力させる制
御手段と、入力ポートを介して所定のパラメータを記憶
させ、かつ制御手段にパラメータの変更を指令する切換
手段とを備える。

〔作用〕

例えば初期設定時にパラメータがバッファ手段からメモ
リ手段に転送、記憶され、以後メモリ手段から読み出さ
れたパラメータが乗算器等の演算手段に出力される。

一方特性の変更時においては、バッファ手段のパラメー
タがメモリ手段に転送されると同時に、演算手段にも出
力される。

従って初期設定時と同一のプログラムでパラメータの更
新を行うことが可能になる。

〔実施例〕

第２図は本発明のディジタル信号のレベル処理装置を応
用したオーディオ信号のレベル処理装置のブロック図で
ある。

端子11より入力されたディジタル信号は受信部12におい
て例えばNRZ信号に復調される。所謂セルフクロック方
式の場合、受信部12は受信データからクロック成分を抽
出し、PLL回路13に供給する。PLL回路13はこの入力され
たクロックに同期して連続するクロックパルスを生成
し、受信部12に供給する。PLL回路13はこのクロックパ
ルスに同期して復調を行い、復調したデータをディジタ
ルシグナルプロセッサ（DSP）14L₁、14R₁、14L₂、14R₂
の各入力端子a₁に供給する（この実施例の場合他の入力
端子a₂は使用されていない）。DSP14L₁は左右ステレオ
信号のうち左チャンネルのオーディオ信号を、DSP14R₁
は右チャンネルのオーディオ信号を、各々遅延処理し、
端子ｃより出力する。

DSP14L₁と14R₁の出力端子ｃより出力されたデータは、D
SP14R₂と14L₂の入力端子a₂に各々供給される。DSP14L₂
と14R₂は、各々左右チャンネルの信号をリミッタ処理又
はコンプレッサ処理して出力端子ｃより出力する。これ
らのDSP14L₂、14R₂より出力されたデータは送信部20に
入力され、再び伝送に適した所定のフォーマットに変調
（例えばバイフェイズ変調）され、端子21より図示せぬ
回路（例えばディジタルアンプ）にシリアルに出力され
る。

受信部12はDSP14L₁乃至14R₂と送信部20に、処理に必要
なシステムクロックXCLK、同期信号SYNC等を供給する。

操作部15は複数の押釦スイッチ（図示せず）を有してお
り、所望のイコライザ特性やリミッタ特性、あるいはコ
ンプレッサ特性を得るために操作される。CPU17はの操
作に対応した表示をCRT、ランプ、LED等よりなる表示部
16に表示させるとともに、ROM18から所定のプログラム
を読み出し、指定された特性を実現させるべくDSP14L₁
乃至14R₂に種々の制御信号を出力し、それらを制御す
る。このときRAM19に必要なデータが記憶され、また読
み出される。

第３図はCPU17の動作を表わすフローチャートである。
同図（ａ）に示すように、スタートすると先ずCPU17が
初期設定され（ステップ101）、次いでDSP14L₁乃至14R₂
が初期設定される（ステップ102）。次に操作部15にお
ける複数の押釦スイッチの操作状態が判定され（ステッ
プ103）、オフのとき一定時間待機する状態が繰り返さ
れる（ステップ104）。

押釦スイッチがオンされているとき、その押釦スイッチ
による設定値が読み込まれる（ステップ105）。次いでR
OM18に予め記憶されているパラメータ（信号処理に用い
る）のうち、押釦スイッチの操作に対応するものが選択
され、それが順次DSP14L₁乃至14R₂に内蔵されているパ
ラメータメモリ79（後述する第７図参照）にアドレス情
報とともに書き込まれる（ステップ106、107、108）。
続いてCPU17は切換信号ADを発生し（ステップ109）、さ
らに表示部16にデータを送出する（ステップ110）。

第３図（ｂ）は割込みルーチンを表わしている。割込み
が発生するとCPU17はパルスCSdを発生し（ステップ20
1）、メインルーチンに戻る。このパルスがCPU17から受
信部12に所定の時間間隔毎に送出される。

なお、DSP14L₁乃至14R₂内のパラメータメモリ37が256バ
イトであると、それを指定するアドレス情報は１バイト
であり、またパラメータは３バイトで構成されているも
のとすると、CPU17はステップ106で１回（８ビットバ
ス）のライトアクセスを行い、ステップ106でMSB側のデ
ータからLSB側のデータまで３回の連続ライトアクセス
を行う。

第４図はDSP14L₁（又は14R₁）及び14L₂（又は14R₂）に
おいて実行される遅延処理及びリミッタ処理又はコンプ
レッサ処理の機能ブロック図である。

この実施例の場合、前段のDSP14L₁（14R₁）が遅延回路8
1として、また後段のDSP14L₂（14R₂）が整流平滑回路8
2、ループフィルタ83、処理部84、オーバーフロー検出
回路（OVF）85からなる処理回路として、各々動作す
る。

整流平滑回路82は例えば第５図に示すように、絶対値回
路121と、２つの入力のうち大きい方を選択するスイッ
チ122、123、124と、入力された信号に所定の係数Cc
（０＜Cc＜１）を乗算する乗算器125、126、127と、１
サンプリング期間だけデータを遅延する遅延回路（Ts）
128、129、130と、入力された信号に所定の係数（１−C
c）を乗算する乗算器131、132と、加算回路133、134に
より構成される。

絶対値回路121は入力信号ｘinの絶対値を検出し、出力
する。検出された絶対値レベルはスイッチ122の一方の
入力端子に供給される。スイッチ122の他方の入力端子
には、スイッチ122により選択され、遅延回路128により
１サンプリング期間だけ遅延されたデータが、乗算器12
5により係数Ccだけ乗算されて入力されている。スイッ
チ122は２つの入力のうち大きい方を選択し、出力す
る。この選択出力が遅延回路128と乗算器125を介して再
びスイッチ122の他方の入力端子に供給されるととも
に、乗算器131により係数（１−Cc）が乗算された後、
加算回路133に入力される。

加算回路133にはまた、スイッチ123の出力が遅延回路12
9と乗算器126を介して入力されている。加算回路133は
２つの入力を加算してスイッチ123の一方の入力端子に
供給する。スイッチ123の他方の入力端子には絶対値回
路121の出力が供給されている。スイッチ123は２つの入
力のうち大きい方を選択、出力する。

スイッチ123の出力は遅延回路129と乗算器126を介して
再び加算回路133に供給されるとともに、乗算器132を介
して加算回路134に入力される。加算回路134にはまた、
スイッチ124の出力が遅延回路130と乗算器127を介して
入力されている。加算回路134は２つの入力を加算して
スイッチ124の一方の入力端子に供給する。スイッチ124
の他方の入力端子には絶対値回路121の出力が供給され
ており、スイッチ124は２つの入力のうち大きい方を選
択し、出力する。

このようにスイッチ（122、123、124）、遅延回路（12
8、129、130）及び乗算器（125、126、127）からなる回
路が３段に継続接続されて、整流平滑回路が構成されて
いる。

原理的には１段でもよいが、１段では後述するリリース
時間を充分確保することが困難である。

ループフィルタ83は、例えば第６図に示すように、デー
タを１サンプリング期間だけ遅延させる遅延回路（Ts）
91乃至96と、入力されたデータに所定の係数Ｂ（０）、
Ｂ（１）、Ｂ（２）、B1（０）、B1（１）、B1（２）を
各々乗算して出力する乗算器101乃至106と、入力された
データに、所定の係数Ａ（１）、Ａ（２）、A1（１）、
A1（２）を各々乗算して出力する乗算器107乃至110と、
入力されたデータを加算する加算回路111、112とよりな
るIIRフィルタにより構成される。

入力されたデータは乗算器101を介して、また遅延回路9
1と乗算器102を介して、さらに遅延回路91、92と乗算器
103を介して、各々加算回路111に入力される。加算回路
111にはまた、その出力が遅延回路93と乗算器107を介し
て、さらに遅延回路93、94と乗算器108を介して、各々
入力されている。加算回路111はこれらの入力を加算し
て出力する。

加算回路111の出力データは、乗算器104を介して、また
遅延回路93と乗算器105を介して、さらに遅延回路96、9
4と乗算器106を介して、各々加算回路112に入力され
る。加算回路112にはまた、その出力が遅延回路95と乗
算器109を介して、さらに遅延回路95、96と乗算器110を
介して、各々入力されている。加算回路112はこれらの
入力を加算して出力する。このようにループフィルタ83
は２段のステージにより構成されている。

さらに処理部84は例えば第７図に示すように構成され
る。

遅延回路81の出力は入力端子51に、ループフィルタ83の
出力は入力端子61に、各々供給される。

入力端子51に入力された入力信号（ディジタルデータ）
は、アッテネータ（ATT）52により所定レベルだけ減衰
された後、加減算回路53に入力される。また極性判別回
路（SIGN）56は入力端子51から入力される信号の極性
（正負）を判別し、その極性が正のときスイッチ57を図
中右側に、負のとき左側に、各々切り換える。

入力端子61に入力された信号は、入力信号を整流平滑し
た信号であるので、入力信号のレベルLinを表わしてい
る。

このレベルLinがコンパレータ62及び63において基準レ
ベルL₁₁及びL₁₂（L₁₁＜L₁₂）と各々比較される。レベル
Linが基準レベルL₁₁より小さいとき、コンパレータ62は
係数回路71を動作状態にし、乗算器68の係数を値k₀（＝
０）に設定させる。これのより加減算回路53は、アッテ
ネータ52により所定レベルだけ減衰された入力信号をそ
のまま出力する。その結果加減算回路53の出力特性は第
８図（ａ）における領域β（線形領域）となる。

レベルLinが基準レベルL₁₁より大きく、基準レベルL₁₂
より小さいとき（L₁₁≦Lin≦L₁₂）、コンパレータ62の
出力により基準レベル発生回路64、係数回路58、69が動
作状態にされる。これにより減算回路66からレベルLin
と、基準レベル発生回路64が出力する基準レベル（REF
1）Lth₁（＝L₁₁）との差（Δ）が出力される。乗算器67
はこの差を２乗し、乗算器68は乗算器67の出力に係数k₁
を乗算した値（k₁Δ^２）を出力する。加減算回路53にお
いてアッテネータ52の出力と乗算器68の出力との差が演
算されるので、その出力特性は第８図（ａ）において領
域α_１（第１コンプレッサ又はリミッタ領域）で示すよ
うになる。すなわち入力信号は若干量コンプレス又はリ
ミットされる。

レベルLinが基準レベルL₁₂より大きいとき、基準レベル
発生回路65、係数回路59、70が動作状態にされる。これ
により減算回路66は、レベルLinと、基準レベル発生回
路65が出力する基準レベル（REF2）Lth₂（＝L₁₂）との
差（Δ）を出力し、乗算器68はこの差の２乗に係数k₂を
乗算して出力する。この係数k₂は係数_１より大きい値に
設定されているので、第８図（ａ）の領域α_２（第２の
コンプレッサ又はリミッタ領域）に示すように、加減算
回路53は領域α_１における場合より、入力信号をより強
くコンプレス又はリミットして出力する。

加減算回路53の出力は増幅器54により所定の利得係数g₁
又はg₂だけ乗算される。領域βとα_１における利得係数
はg₁、領域α_２における利得係数はg₂とされる。係数g₁
はアッテネータ52における減衰量（ATT）に対応してい
る。一方係数g₂は次式で定められる値に設定される。

g₂＝ATT×（yc/Lth₂）ここで値ycは、レベルLinが基準レベルL₁₂と等しい場合
の領域α_１における加減算回路53の出力レベルである。
利得係数g₁、g₂をこのように設定することにより、第８
図（ｂ）に示すように、増幅器54の出力の特性を連続的
な所望の値に設定することができる。

増幅器54の出力はさらに乗算器55に入力され、係数回路
60の係数g₃が乗算される。この係数g₃により入力信号の
レベルLinに拘らず、出力信号のレベルを調整すること
ができる。

基準レベル発生回路64、65の基準レベルや、係数回路5
8、59、60、69、70、71の係数等のパラメータは、操作
部15を操作することによりパラメータメモリ72に記憶さ
せることができる。この記憶されたパラメータが読み出
され、各回路に設定される。

乗算器55の出力はオーバーフロー検出回路85に入力され
る。オーバーフロー検出回路85は、入力された信号のレ
ベルが所定値未満のとき、その信号をそのまま出力し、
所定値以上になったとき（オーバーフローしたとき）、
所定の値を出力する。このようにして第８図（ｂ）に示
す如き出力特性が得られる。

処理するのが音楽信号である場合、そのレベルは時々刻
々と変化する。従ってこのレベルの変化に対応してコン
プレッサ又はリミッタ特性を時々刻々と変化させると、
音質が本来のものと異なったものになってしまう。そこ
で予め設定した一定時間は特性を変化させないようにし
ておくことができる。

一般に人は音声信号が急激に大きくなる変化に対しては
敏感であるが、急激に小さくなる変化に対しては鈍感で
ある。従って常に予め定めた一定の時間だけ特性を一定
に保持しておくと、急激に大きくなる音声信号が不自然
に聞こえる。そこで急激に大きくなる変化に対しては、
比較的短い時間で特性を変化させ、急激に小さくなる変
化に対しては比較的長い時間特性を一定にしておくのが
好ましい。

ループフィルタ83は、このレベルが急激に大きくなる変
化に対応してアタック時間を比較的短い時間に設定する
ために、フィードフォワードループ系に挿入されたフィ
ルタである。このフィルタは信号の急激な変化を瞬時に
検出するため、信号を微分する特性を有している。その
結果整流平滑回路82より、例えば第９図（ａ）に示すよ
うな信号が入力された場合（便宜上信号はアナログ的に
表わされている）、ループフィルタ83の出力は同図
（ｂ）に示すようになる。すなわちレベルが急激に大き
くなった部分が強調された信号になる。この部分的に強
調された信号に対応して決定された係数g₁、g₂、g₃、
k₀、k₁、k₂や、レベルLth₁、Lth₂等のパラメータに従っ
て、処理部84で信号処理を行うと、誤った信号処理が行
われることになる。そこで第９図（ｃ）に示すように、
遅延回路81により入力信号を所定時間Ｔだけ遅延させ
る。この遅延時間Ｔは、第９図（ｂ）に示す部分的に強
調された波形が消滅するのに充分な時間に設定してあ
る。その結果処理部84において入力信号を処理するタイ
ミングにおいて、部分的に強調された波形は消滅してい
ることになり、誤った信号処理は防止される。

一方整流平滑回路82は、ループフィルタ83を動作させる
ため入力信号を直流化する機能とともに、レベルが急激
に小さくなる変化に対応して、比較的長いリリース時間
を設定する機能を有している。すなわちこの回路は信号
を積分する特性を有している。

従って第10図（ａ）に示すような入力信号は、同図
（ｂ）に示すように、遅延回路81により所定時間Ｔだけ
遅延されるとともに、ループフィルタ83によって規定さ
れるアタック時間と、整流平滑回路82によって規定され
るリリース時間とを有するように処理される。ループフ
ィルタ83によってもリリース時間が設定されるが、その
値はアタック時間に対応して小さいため、整流平滑回路
82による設定が必要になる。また整流平滑回路82によっ
てもアタック時間が設定されるが、その時間はループフ
ィルタ83によるアタック時間に較べ充分大きいので、ル
ープフィルタ83のアタック時間が優先される。

第１図は基準レベルや係数等のパラメータの設定、変更
に着目した、DSP14L₂、14R₂の機能ブロック図である。
パラメータ制御部31にはCPU17からの切換信号AD、チッ
プセレクト信号CS、書込みイネーブル信号WE並びにデー
タＤが入力される。切換信号ADはデータの転送先を指定
する信号、チップセレクト信号CSはDSP14L₁乃至14R₂の
いずれかを選択する信号、書込みイネーブル信号WEは転
送バッファ36へのデータの書込みを制御する信号であ
る。

切換信号ADでRAM（スタティックRAM）33が指定されたと
き、パラメータ制御部31はCPU17から送られてきたプロ
グラムデータをRAM33に供給し、記憶させる。プログラ
ムカウンタ32は入力されるシステムクロックXCLKを計数
し、その計数値は同期信号SYNCが入力されたときリセッ
トされるようになっている。

RAM33はプログラムカウンタ32から入力される計数値に
対応するアドレスからプログラムデータを読み出し、デ
コーダ34に出力する。デコーダ34は入力されたプログラ
ムデータ（命令）をデコードし、DSP14L₂、14R₂内の各
回路に対応する制御信号を出力する。制御信号の一部は
制御手段の一部を構成する一致回路35にも出力される。

一方初期設定時には、切換信号ADによりパラメータメモ
リ（スタティックRAM）37が指定される。このときパラ
メータ制御部31は、CPU17から送られてきたパラメータ
データをパラメータメモリ37に出力し、記憶させる。通
常スイッチ38は図中左側に切り換えられており、パラメ
ータメモリ37より読出されたパラメータデータが乗算器
39又はALU40に出力される。乗算器39は図示せぬ回路か
ら入力される入力信号にこのパラメータを乗算し、ALU4
0は減算等を行い、出力する。

また更新（アップデート）時においては、切換信号ADに
より転送バッファ36が指定される。このときパラメータ
制御部31は、CPU17から入力されたパラメータデータを
転送バッファ36に出力する。転送バッファ36は入力され
たパラメータデータを一時記憶する。このCPU17から転
送バッファ36へのパラメータデータの転送は、任意の速
度で行われる。

転送バッファ36への転送が完了した後（第11図
（ａ））、次のサンプリング周期fs（SYNC）が開始され
る１サンプリング期間（第11図（ｂ））、一致回路35は
デコーダ34から入力されるプログラムアドレス（データ
に含まれる）と、転送バッファ36から入力されるプログ
ラムアドレス（データに含まれる）とを比較する。２つ
のプログラムアドレスが一致したとき（第11図（ｃ）、
（ｃ′））、一致回路35は次の１システムクロック期間
（第11図（ｅ））、スイッチ38を図中右側に切り換えさ
せる（第11図（ｄ））、（ｄ′））。このときプログラ
ムアドレスで指定されたパラメータメモリ37のアドレス
に転送バッファ36からパラメータデータが転送されると
同時に、スイッチ38を介して乗算部39、ALU40にもパラ
メータデータが転送される。これにより乗算器39は異な
るパラメータで乗算を行うことができ、ALU40は異なる
パラメータで減算を行うことができる。例えば転送バッ
ファ36からのパラメータデータを、パラメータメモリ37
に一旦記憶させた後、乗算器39に出力するようにする
と、パラメータ更新のプログラムを初期設定の場合のプ
ログラムと異なるものにしなければならず、好ましくな
い。

更新動作完了後は、前述した初期設定後の場合と同様の
動作が実行される。

尚第１図の実施例におけるパラメータメモリ37と乗算器
39とALU40は、例えば第７図の実施例におけるパラメー
タメモリ72と乗算器68と減算回路66に各々対応する。

〔発明の効果〕

以上の如く本発明によれば、更新時に、転送バッファの
パラメータデータを、パラメータメモリだけでなく乗算
器及びALUにも出力するようにしたので、プログラムを
変更することなく、信号も異なる特性で処理することが
可能になる。またパラメータデータの変更が瞬時に（１
サンプリング期間内に）行われるので、音切れが発生す
るようなことが防止される。さらにパラメータメモリの
容量が小さくても、多くの特性を得ることが可能にな
る。

【図面の簡単な説明】

第１図は本発明のDSPのパラメータに関する機能ブロッ
ク図、第２図は本発明のオーディオ信号のレベル処理装
置のブロック図、第３図は本発明のCPUのフローチャー
ト、第４図は本発明のDSPの信号処理に関する機能ブロ
ック図、第５図は本発明の整流平滑回路の機能ブロック
図、第６図は本発明のループフィルタの機能ブロック
図、第７図は本発明の処理部の機能ブロック図、第８図
は第７図の装置の入出力特性図、第９図及び第10図は本
発明のループフィルタと整流平滑回路の動作を説明する
波形図、第11図は第１図の装置のタイミングチャートで
ある。14L₁,14L₂,14R₁,14R₂……DSP、31……パラメータ
制御部、32……プログラムカウンタ、33……RAM、34…
…デコーダ、35……一致回路、36……転送バッファ、3
7,72……パラメータメモリ、39,55,67,68……乗算器、5
1,61……入力端子、52……アッテネータ、53……加減算
回路、56……極性判別回路、58,59,60,69,70,71……係
数回路、62,63……コンパレータ、64,65……基準レベル
発生回路、81,91乃至96,128,129,130……遅延回路、82
……整流平滑回路、83……ループフィルタ、84……処理
部、85……オーバーフロー検出回路。

Claims

【特許請求の範囲】

【請求項１】入力信号のレベル処理用の複数のパラメー
タを記憶するためのメモリ手段と、該メモリ手段に記憶
された複数のパラメータに対応して入力信号を演算処理
する演算手段と、入力ポートより供給される上記パラメ
ータと異なるパラメータを一時記憶するバッファ手段
と、レベル処理用のプログラムを記憶する記憶手段と、
上記メモリ手段に記憶されているパラメータをレベル処
理で指定されるパラメータに変更するために上記プログ
ラムにより指定されたパラメータのアドレスと上記バッ
ファ手段に一時記憶されたパラメータのアドレスとが一
致した際に判別信号を出力する一致回路と、該判別信号
が供給された際に上記バッファ手段に一時記憶されてい
るパラメータを上記演算手段と上記メモリ手段に供給す
る制御手段と、上記入力ポートを介して上記バッファ手
段及び上記メモリ手段に所定のパラメータを記憶させ、
かつ上記制御手段にパラメータの変更を指令する切換え
手段とを備えたディジタル信号のレベル処理装置。