JPH077980B2 - パケット処理装置 - Google Patents
パケット処理装置Info
- Publication number
- JPH077980B2 JPH077980B2 JP62258459A JP25845987A JPH077980B2 JP H077980 B2 JPH077980 B2 JP H077980B2 JP 62258459 A JP62258459 A JP 62258459A JP 25845987 A JP25845987 A JP 25845987A JP H077980 B2 JPH077980 B2 JP H077980B2
- Authority
- JP
- Japan
- Prior art keywords
- packet
- code
- crv
- packet processing
- reception
- Prior art date
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- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケット処理装置に関し、特に伝送路異常等に
よる異常パターンの発生を検出してその入力を防止する
パケット処理装置に関する。
よる異常パターンの発生を検出してその入力を防止する
パケット処理装置に関する。
従来、この種のパケット処理装置では、伝送路異常、特
にビット誤り又は送信側モジュールクロック異常による
伝送路符号ジッタが発生した場合、又はループ伝送路を
有するシステムでは、伝送路接続モードがノーマルから
バイパスに切り替わることによる伝送路符号位相の急転
による受信側モジュール受信クロックジッタが発生した
場合等において、伝送路符号化けを発生する。この回避
手段として通常ではパケット自体の有するFCS（FRAME C
HECK SEQUENCE）を用い、正常性チェックによる異常デ
ータの廃棄が行なわれている。
にビット誤り又は送信側モジュールクロック異常による
伝送路符号ジッタが発生した場合、又はループ伝送路を
有するシステムでは、伝送路接続モードがノーマルから
バイパスに切り替わることによる伝送路符号位相の急転
による受信側モジュール受信クロックジッタが発生した
場合等において、伝送路符号化けを発生する。この回避
手段として通常ではパケット自体の有するFCS（FRAME C
HECK SEQUENCE）を用い、正常性チェックによる異常デ
ータの廃棄が行なわれている。
〔発明が解決しようとする問題点〕 上述した従来のパケット処理装置は、パケット自体の論
理的正常性チェックのみ検出する方式をとっているた
め、通常では異常を検出できるが、ランダムに発生する
ビット化けやクロックの揺らぎによる論理回路の異常動
作があった場合には、通常のシーケンスでは発生しない
正常性チェック回路の誤動作や規定できないアナログ的
な論理回路の誤動作の発生を防止することができないと
いう問題がある。
理的正常性チェックのみ検出する方式をとっているた
め、通常では異常を検出できるが、ランダムに発生する
ビット化けやクロックの揺らぎによる論理回路の異常動
作があった場合には、通常のシーケンスでは発生しない
正常性チェック回路の誤動作や規定できないアナログ的
な論理回路の誤動作の発生を防止することができないと
いう問題がある。
本発明は、伝送路上のアナログ的なデータの揺らぎ等に
よるパケット受信回路の誤動作を防止することができる
パケット処理装置を提供することを目的としている。
よるパケット受信回路の誤動作を防止することができる
パケット処理装置を提供することを目的としている。
本発明のパケット処理装置は、２以上のパケット処理モ
ジュールを伝送路で接続し、この伝送路を通して相互に
CRV符号付のCMI符号により非同期のパケット送受信を行
う構成において、パケットを１ビットのCRV符号とｎビ
ットの固定フラグパターンの組合せからなるフラグを用
いて先頭又は末尾を示すパケットフレームを構成してお
り、一方パケット処理モジュールは、前記CRV符号とフ
ラグパターン以外のｎビットの任意パターンとの組合せ
を検出する異常パターン検出回路と、この異常パターン
検出回路が所定時間の間に所定数以上の異常を検出した
ときに受信したデータ列を一定時間の間無効にする回路
とを備え、前記パケット処理モジュール内に異常パター
ンが入力することを防止するように構成している。
ジュールを伝送路で接続し、この伝送路を通して相互に
CRV符号付のCMI符号により非同期のパケット送受信を行
う構成において、パケットを１ビットのCRV符号とｎビ
ットの固定フラグパターンの組合せからなるフラグを用
いて先頭又は末尾を示すパケットフレームを構成してお
り、一方パケット処理モジュールは、前記CRV符号とフ
ラグパターン以外のｎビットの任意パターンとの組合せ
を検出する異常パターン検出回路と、この異常パターン
検出回路が所定時間の間に所定数以上の異常を検出した
ときに受信したデータ列を一定時間の間無効にする回路
とを備え、前記パケット処理モジュール内に異常パター
ンが入力することを防止するように構成している。
次に、本発明を図面を参照して説明する。
第２図は本発明に用いるCMI（CODED MARK INVERSION）
符号の符号則である。
符号の符号則である。
“0"符号は、１タイムスロットの中で、前半“L",後半
“H"の信号である。
“H"の信号である。
“1"符号は、１タイムスロットの中で、“L"又は“H"と
なるが、但し本レベルは前回の“1"符号の反転レベルと
なる。
なるが、但し本レベルは前回の“1"符号の反転レベルと
なる。
“0"CRV（CODING ROULE VIOLATION）符号は“0"符号の
バイオレーション即ち、１タイムスロットの中で前半
“H",後半“L"の信号である。
バイオレーション即ち、１タイムスロットの中で前半
“H",後半“L"の信号である。
“1"CRV符号は“1"符号のバイオレーション即ち前回の
“1"符号と同レベルが１タイムスロット間続く信号であ
る。
“1"符号と同レベルが１タイムスロット間続く信号であ
る。
第３図は本発明で用いるパケットフレームで、先頭及び
末尾を２つのフラグに囲まれた領域をパケットフレーム
として定義する。
末尾を２つのフラグに囲まれた領域をパケットフレーム
として定義する。
第４図は本発明で用いるパケットのフラグを示すビット
パターンの一実施例である。LSBより１ビット目が“0"C
RV符号で、その後段に“1"符号の６ビット連続と、“0"
符号１ビットの計８ビットで定義されるフラグとなって
いる。
パターンの一実施例である。LSBより１ビット目が“0"C
RV符号で、その後段に“1"符号の６ビット連続と、“0"
符号１ビットの計８ビットで定義されるフラグとなって
いる。
第１図は本発明方式の一実施例を示す機能ブロック構成
図である。100,200は夫々パケット処理モジュールを示
しており、両者は全く等しい機能をし、以下夫々の処理
モジュールにおいて対応する同一部分には下位２桁の数
字を、同一にした符号を付してある。そして、ここでは
両モジュールを300,400の一方向性の伝送路によりパケ
ットを送受するシステム方式として構成している。
図である。100,200は夫々パケット処理モジュールを示
しており、両者は全く等しい機能をし、以下夫々の処理
モジュールにおいて対応する同一部分には下位２桁の数
字を、同一にした符号を付してある。そして、ここでは
両モジュールを300,400の一方向性の伝送路によりパケ
ットを送受するシステム方式として構成している。
ここで、パケット処理モジュール100からパケット処理
モジュール200へパケットを送信する場合について、正
常，異常の各状態にて説明する。
モジュール200へパケットを送信する場合について、正
常，異常の各状態にて説明する。
先ず、正常時について、送信すべきパケットが発生した
場合、パケット処理部110はパケット送信部120に対し、
送信すべきパケットデータと送信要求を出力する。パケ
ット送信部120ではパケット送出可能な状態となった場
合、発振器180の出力に同期したパケット化された送信
データ121と送信CRV122をCMI符号化部130へ出力する。
送信クロック123は常時出力しておく。CMI符号化部130
では、入力された送信データ121と送信CRV122の通りにC
MI符号化し、伝送部300へ出力する。伝送路300から入力
されたCMI符号化されたパケットはCMI符号化部240に入
力され、受信されたCMI符号列から抽出された受信クロ
ック243に同期して受信データ241と受信CRV242として出
力される。CMI符号化部240から出力された受信データ24
1はゲート273と異常パターン検出回路260へ、受信CRV24
2はゲート272と異常パターン検出回路260へ、受信クロ
ック243はパケット受信部250と異常パターン検出回路26
0と入力データ制御部270へ各々入力される。
場合、パケット処理部110はパケット送信部120に対し、
送信すべきパケットデータと送信要求を出力する。パケ
ット送信部120ではパケット送出可能な状態となった場
合、発振器180の出力に同期したパケット化された送信
データ121と送信CRV122をCMI符号化部130へ出力する。
送信クロック123は常時出力しておく。CMI符号化部130
では、入力された送信データ121と送信CRV122の通りにC
MI符号化し、伝送部300へ出力する。伝送路300から入力
されたCMI符号化されたパケットはCMI符号化部240に入
力され、受信されたCMI符号列から抽出された受信クロ
ック243に同期して受信データ241と受信CRV242として出
力される。CMI符号化部240から出力された受信データ24
1はゲート273と異常パターン検出回路260へ、受信CRV24
2はゲート272と異常パターン検出回路260へ、受信クロ
ック243はパケット受信部250と異常パターン検出回路26
0と入力データ制御部270へ各々入力される。
異常パターン検出回路260では、常時受信データ241と受
信CRV242を監視しており、受信CRV242の発生時、本CRV
信号を含む８ビットのパターンがフラグパターンと一致
するか否かを判定している。フラグパターンが一致しな
い場合、入力データ制御部270へ受信クロック243の１サ
イクル分のパルスを出力する。また一致する正常時はパ
ルス出力は無い。
信CRV242を監視しており、受信CRV242の発生時、本CRV
信号を含む８ビットのパターンがフラグパターンと一致
するか否かを判定している。フラグパターンが一致しな
い場合、入力データ制御部270へ受信クロック243の１サ
イクル分のパルスを出力する。また一致する正常時はパ
ルス出力は無い。
入力データ制御部270では、異常パターン検出回路260か
らのパルスを発振器の出力クロックから生成したタイマ
により所定時間ａ毎に計数しており、この所定時間ａの
間に計数値が所定数のｎ個以上あった場合、同様に発振
器280の出力クロックから生成したタイマにより一定時
間ｂ（ｂ≫ａ）の間、論理“0"を生成し、受信クロック
243に同期させ、入力禁止制御信号として出力する。逆
に所定時間ａの間に計数値がｎ個未満であった場合、計
数値をクリアし、次回の計数を始める。よって、正常時
は入力禁止制御信号271は、継続的に論理“1"を出力し
ている。
らのパルスを発振器の出力クロックから生成したタイマ
により所定時間ａ毎に計数しており、この所定時間ａの
間に計数値が所定数のｎ個以上あった場合、同様に発振
器280の出力クロックから生成したタイマにより一定時
間ｂ（ｂ≫ａ）の間、論理“0"を生成し、受信クロック
243に同期させ、入力禁止制御信号として出力する。逆
に所定時間ａの間に計数値がｎ個未満であった場合、計
数値をクリアし、次回の計数を始める。よって、正常時
は入力禁止制御信号271は、継続的に論理“1"を出力し
ている。
ゲート272とゲート273は、アンド論理の機能を有し、入
力禁止制御信号271が論理“0"を出力時のみ、受信CRV27
4と受信データ信号275を“0"論理に強制する。よって、
入力禁止制御信号271が論理“0"を出力中は、受信デー
タ241を論理“0"に、受信CRV242をCRV無しの論理“0"に
強制設定することになる。
力禁止制御信号271が論理“0"を出力時のみ、受信CRV27
4と受信データ信号275を“0"論理に強制する。よって、
入力禁止制御信号271が論理“0"を出力中は、受信デー
タ241を論理“0"に、受信CRV242をCRV無しの論理“0"に
強制設定することになる。
正常時は、入力禁止制御信号271が論理“1"を継続出力
しているため、受信データ241と受信データ275及び受信
CRV242と受信CRV274とは全く等しい論理がバケット受信
部250へ入力される。よって、前記パケットは正常にパ
ケット受信部250へ入力され、パケット解読誤データが
パケット処理部210へ入力され、パケット処理モジュー
ル100からパケット処理モジュール200へのデータの転送
が完了する。
しているため、受信データ241と受信データ275及び受信
CRV242と受信CRV274とは全く等しい論理がバケット受信
部250へ入力される。よって、前記パケットは正常にパ
ケット受信部250へ入力され、パケット解読誤データが
パケット処理部210へ入力され、パケット処理モジュー
ル100からパケット処理モジュール200へのデータの転送
が完了する。
次に、異常時について、発振器180が電源変動又は電源
雑音又は、発振器自体の間欠障害にて出力の周波数の揺
らぎを発生している場合、CMI符号化部130から出力され
るCMI符号列は、周波数方向の揺らぎをもって伝送路300
に出力される。伝送路300からCMI復号化部240へ入力さ
れたCMI符号列から抽出されるクロック243は、CMI符号
列の揺らぎにより、ジッタを有しているため、CMI復号
化部240で復号される場合、任意のデータに化ける。そ
のデータ化けは、任意と考えられるため、“0"又は“1"
のCRV符号へのデータ化けも等しい確率で発生する。
雑音又は、発振器自体の間欠障害にて出力の周波数の揺
らぎを発生している場合、CMI符号化部130から出力され
るCMI符号列は、周波数方向の揺らぎをもって伝送路300
に出力される。伝送路300からCMI復号化部240へ入力さ
れたCMI符号列から抽出されるクロック243は、CMI符号
列の揺らぎにより、ジッタを有しているため、CMI復号
化部240で復号される場合、任意のデータに化ける。そ
のデータ化けは、任意と考えられるため、“0"又は“1"
のCRV符号へのデータ化けも等しい確率で発生する。
よって、異常パターン検出回路260では上記ジッタが発
生している期間、一定確率で異常CRV信号を受信CRV信号
242から受けることになり、入力データ制御部270では異
常パターン検出回路出力パルス260の計数値が一定時間
ａの間にｍ以上となり、ゲート272及びゲート273に対
し、一定時間ｂの間，論理“0"を出力する。一定時間ｂ
終了時点で再度異常パターンが発生しているなら、継続
的に再度一定時間ｂの間論理“0"が出力され、ジッタが
消滅するまで継続される。
生している期間、一定確率で異常CRV信号を受信CRV信号
242から受けることになり、入力データ制御部270では異
常パターン検出回路出力パルス260の計数値が一定時間
ａの間にｍ以上となり、ゲート272及びゲート273に対
し、一定時間ｂの間，論理“0"を出力する。一定時間ｂ
終了時点で再度異常パターンが発生しているなら、継続
的に再度一定時間ｂの間論理“0"が出力され、ジッタが
消滅するまで継続される。
よって、受信CRV274と受信データ275はジッタが発生中
は共に“0"論理に強制され異常パターンのパケット受信
部250への入力が防止される。
は共に“0"論理に強制され異常パターンのパケット受信
部250への入力が防止される。
なお、上述したパケット処理モジュール100からパケッ
ト処理モジュール200へのデータ送信と同時に、伝送路4
00を通して逆方向のデータ送信が行われることは言うま
でもない。
ト処理モジュール200へのデータ送信と同時に、伝送路4
00を通して逆方向のデータ送信が行われることは言うま
でもない。
また、本実施例では２つのパケット処理モジュールが２
つの一方向性の伝送路によって接続される構成方式で説
明したが、他に双方向バス，ループ型バス等でも同様の
効果を有する。
つの一方向性の伝送路によって接続される構成方式で説
明したが、他に双方向バス，ループ型バス等でも同様の
効果を有する。
以上説明したように本発明は、CRV符号とフラグパター
ン以外のｎビットの任意パターンとの組合せの異常を、
異常パターン検出回路において所定時間の間に所定数以
上の異常を検出したときに、受信したデータ列を一定時
間の間無効にするように構成しているので、伝送路上の
アナログ的なデータの揺らぎ等によるパケット受信回路
の誤動作を防止する効果がある。
ン以外のｎビットの任意パターンとの組合せの異常を、
異常パターン検出回路において所定時間の間に所定数以
上の異常を検出したときに、受信したデータ列を一定時
間の間無効にするように構成しているので、伝送路上の
アナログ的なデータの揺らぎ等によるパケット受信回路
の誤動作を防止する効果がある。
第１図は本発明の一実施例の機能ブロック図、第２図は
CMI符号則を示す説明図、第３図はパケットフレームを
示すデータストリーム、第４図はフラグを示すビットパ
ターン図である。 100,200……パケット処理モジュール、110,210……パケ
ット処理部、120,220……パケット送信部、130,230……
CMI符号化部、140,240……CMI復号化部、150,250……パ
ケット受信部、160,260……異常パターン検出回路、17
0,270……入力データ制御部、180,280……発振器、300,
400……伝送路、121,221……送信データ、122,222……
送信CRV、123,223……送信クロック、141,241……受信
データ、142,242……受信CRV、143,243……受信クロッ
ク、171,271……入力禁止制御信号、172,272……ゲー
ト、173,273……ゲート、174,274……受信CRV、175,275
……受信データ。
CMI符号則を示す説明図、第３図はパケットフレームを
示すデータストリーム、第４図はフラグを示すビットパ
ターン図である。 100,200……パケット処理モジュール、110,210……パケ
ット処理部、120,220……パケット送信部、130,230……
CMI符号化部、140,240……CMI復号化部、150,250……パ
ケット受信部、160,260……異常パターン検出回路、17
0,270……入力データ制御部、180,280……発振器、300,
400……伝送路、121,221……送信データ、122,222……
送信CRV、123,223……送信クロック、141,241……受信
データ、142,242……受信CRV、143,243……受信クロッ
ク、171,271……入力禁止制御信号、172,272……ゲー
ト、173,273……ゲート、174,274……受信CRV、175,275
……受信データ。
Claims (1)
- 【請求項１】２以上のパケット処理モジュールを伝送路
で接続し、この伝送路を通して相互にCRV符号付のCMI符
号により非同期のパケット送受信を行うパケット処理装
置において、前記パケットは１ビットのCRV符号とｎビ
ットの固定フラグパターンの組合せからなるフラグを用
いて先頭又は末尾を示すパケットフレームを構成し、前
記パケット処理モジュールは、前記CRV符号とフラグパ
ターン以外のｎビットの任意のパターンとの組合せを検
出する異常パターン検出回路と、この異常パターン検出
回路が所定時間の間に所定数以上の異常を検出したとき
に受信したデータ列を一定時間の間無効にする回路とを
備えることを特徴とするパケット処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258459A JPH077980B2 (ja) | 1987-10-15 | 1987-10-15 | パケット処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258459A JPH077980B2 (ja) | 1987-10-15 | 1987-10-15 | パケット処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101760A JPH01101760A (ja) | 1989-04-19 |
| JPH077980B2 true JPH077980B2 (ja) | 1995-01-30 |
Family
ID=17320516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258459A Expired - Lifetime JPH077980B2 (ja) | 1987-10-15 | 1987-10-15 | パケット処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077980B2 (ja) |
-
1987
- 1987-10-15 JP JP62258459A patent/JPH077980B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01101760A (ja) | 1989-04-19 |
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