JPH0778992A

JPH0778992A - Thin film transistor and fabrication thereof

Info

Publication number: JPH0778992A
Application number: JP22257893A
Authority: JP
Inventors: Norio Nagahiro; 紀雄長廣; Tomotaka Matsumoto; 友孝松本; Mari Hodate; 真理甫立
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-07
Filing date: 1993-09-07
Publication date: 1995-03-20
Anticipated expiration: 2017-09-17
Also published as: JP3325664B2

Abstract

PURPOSE:To provide a thin film transistor, and a fabrication method thereof, in which the ON/OFF ratio can be increased by decreasing the OFF current significantly while enhancing the ON current characteristics. CONSTITUTION:An OFF current reducing layer 12 is formed of a polysilicon layer of 450nm thick on a transparent insulating substrate 10 using a material containing no hydrogen and an atmospheric gas and a channel layer 14 is formed thereon of a polysilicon layer of 50nm thick using a material or an atmospheric gas containing hydrogen. The OFF current reducing layer 12 and the channel layer 14 constitute a semiconductor active layer 26. An n+ type source region 22 and an n+ type drain region 24 are formed oppositely on the surface of a channel layer 14 on the semiconductor active layer 26 and a gate electrode 18 is formed on the channel layer 14 surrounded thereby through a gate insulation film 16.

Description

Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に係り、特に半導体活性層に多結晶シリコン
層を用いる多結晶シリコン薄膜トランジスタ及びその製
造方法に関する。近年、薄膜トランジスタは、アクティ
ブマトリクス型の液晶表示パネルやエレクトロルミネッ
センス等の駆動素子として用いられている。特に液晶表
示パネルは、薄型の液晶テレビや情報端末として使用さ
れており、その高精彩化、高性能化のために、多結晶シ
リコン薄膜トランジスタが注目され、開発されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and its manufacturing method, and more particularly to a polycrystalline silicon thin film transistor using a polycrystalline silicon layer as a semiconductor active layer and its manufacturing method. In recent years, thin film transistors have been used as drive elements for active matrix liquid crystal display panels and electroluminescence. In particular, liquid crystal display panels are used as thin liquid crystal televisions and information terminals, and polycrystalline silicon thin film transistors have attracted attention and have been developed for high definition and high performance.

【０００２】[0002]

【従来の技術】従来の多結晶シリコン薄膜トランジスタ
の製造方法を、図１０を用いて説明する。ガラス基板等
からなる透明絶縁性基板７０上に、例えばＳｉＨ₄（シ
ラン）ガス等を原料ガスとするプラズマＣＶＤ（気相成
長）法により、多結晶シリコン層からなる半導体活性層
７２を形成する。2. Description of the Related Art A conventional method for manufacturing a polycrystalline silicon thin film transistor will be described with reference to FIG. A semiconductor active layer 72 made of a polycrystalline silicon layer is formed on a transparent insulating substrate 70 made of a glass substrate or the like by a plasma CVD (vapor phase growth) method using, for example, SiH ₄ (silane) gas as a source gas.

【０００３】次いで、この半導体活性層７２上に、ゲー
ト絶縁膜７４を介してゲート電極７６を形成した後、ゲ
ート電極７６をマスクとして半導体活性層７２に例えば
Ｖ族不純物原子を添加して、半導体活性層７２表面にｎ
+ 型ソース領域７８及びｎ+型ドレイン領域８０を相対
して形成する。次いで、全面に、層間絶縁膜８２を堆積
した後、コンタクト窓を開口し、このコンタクト窓を介
して、ｎ+ 型ソース領域７８及びｎ+ 型ドレイン領域８
０にそれぞれ接続するソース電極８４及びドレイン電極
８６を形成する。こうして図１０に示すような多結晶シ
リコン薄膜トランジスタを作製する。Next, a gate electrode 76 is formed on the semiconductor active layer 72 via a gate insulating film 74, and then, for example, a group V impurity atom is added to the semiconductor active layer 72 using the gate electrode 76 as a mask to form a semiconductor. N on the surface of the active layer 72
The + type source region 78 and the n + type drain region 80 are formed opposite to each other. Next, after depositing an interlayer insulating film 82 on the entire surface, a contact window is opened, and the n + type source region 78 and the n + type drain region 8 are opened through this contact window.
A source electrode 84 and a drain electrode 86 which are respectively connected to 0 are formed. Thus, a polycrystalline silicon thin film transistor as shown in FIG. 10 is manufactured.

【０００４】[0004]

【発明が解決しようとする課題】ところで、上記従来の
多結晶シリコン薄膜トランジスタの製造方法において、
非晶質基板である透明絶縁性基板７０上にプラズマＣＶ
Ｄ法を用いて半導体活性層７２となる多結晶シリコン層
を成長させる場合、透明絶縁性基板７０付近では下地の
影響を受けて結晶性が悪く、膜厚が厚くなるにしたがっ
て結晶性が向上していき、ある程度の膜厚で飽和傾向を
示す。By the way, in the above-mentioned conventional method of manufacturing a polycrystalline silicon thin film transistor,
Plasma CV is formed on the transparent insulating substrate 70 which is an amorphous substrate.
When a polycrystalline silicon layer to be the semiconductor active layer 72 is grown using the D method, the crystallinity is poor near the transparent insulating substrate 70 due to the influence of the base, and the crystallinity improves as the film thickness increases. As a result, the film tends to be saturated at a certain thickness.

【０００５】一般に、半導体活性層７２は、結晶性が悪
くてキャリアの移動度が小さいほどデバイスに用いるの
が不利となり、その結晶性が良いほど、薄膜トランジス
タの特性が良好となるため、通常、半導体活性層７２の
膜厚は５００ｎｍ程度に厚く成長させている。しかし、
結晶性を良くするため、半導体活性層７２の膜厚を厚く
すると、ゲート電極７６から遠く離れて電圧制御の効か
ない領域においては、チャネル導電型と同じキャリアが
流れるため、オフ電流が増大してしまう。Generally, the semiconductor active layer 72 has a poorer crystallinity and a smaller carrier mobility, which is disadvantageous for use in a device. The better the crystallinity, the better the characteristics of a thin film transistor. The active layer 72 is grown to a thickness of about 500 nm. But,
When the film thickness of the semiconductor active layer 72 is increased to improve the crystallinity, the same carrier as the channel conductivity type flows in a region far from the gate electrode 76 and where voltage control does not work, so that the off current increases. I will end up.

【０００６】また、情報端末として使用される液晶ディ
スプレーは、チャネル部に遮光膜を形成する等の特別の
手段を取らない限り、常に外部光やバックライトの光が
入射する環境にあるため、透明絶縁性基板７０裏面等か
ら半導体活性層７２に外部光が入射する。こうした場
合、光リーク電流が発生して薄膜トランジスタのオフ電
流を増加させる原因となるが、この光リーク電流は半導
体活性層７２の膜厚が厚いほど増加してしまう。Further, the liquid crystal display used as an information terminal is transparent because it is always in an environment where external light or backlight is incident unless special measures such as forming a light-shielding film on the channel portion are taken. External light enters the semiconductor active layer 72 from the back surface of the insulating substrate 70 or the like. In such a case, a light leak current is generated, which causes an increase in the off current of the thin film transistor. However, this light leak current increases as the film thickness of the semiconductor active layer 72 increases.

【０００７】このように、半導体活性層７２の膜厚が薄
ければ、良好なオン電流特性を得ることができず、オン
電流特性を向上させるために膜厚を厚くすると、逆にオ
フ電流特性が劣化してしまう。従って、オン／オフ比の
大きな良質の薄膜トランジスタを得ることが困難であっ
た。尚、この問題を解決する方法として、非晶質シリコ
ンを減圧ＣＶＤ法等で成長した後、熱やレーザによるア
ニールで多結晶シリコンを固相成長させる方法がある。
この場合、結晶性の膜厚方向の依存性は少なく、厚さが
５０ｎｍから１００ｎｍ程度の多結晶シリコン層でも必
要な特性を満たすことができる。As described above, if the film thickness of the semiconductor active layer 72 is thin, good on-current characteristics cannot be obtained. If the film thickness is increased to improve the on-current characteristics, on the contrary, the off-current characteristics are reversed. Will deteriorate. Therefore, it is difficult to obtain a high quality thin film transistor having a large on / off ratio. As a method of solving this problem, there is a method of growing amorphous silicon by a low pressure CVD method or the like and then solid-phase growing polycrystalline silicon by annealing with heat or laser.
In this case, the dependence of the crystallinity in the film thickness direction is small, and even a polycrystalline silicon layer having a thickness of about 50 nm to 100 nm can satisfy the required characteristics.

【０００８】しかし、アニール温度は６００℃程度が必
要であることにより、この温度で使用できる透明絶縁性
基板は石英のような高価な基板を用いなければならない
ため、コスト的な問題がある。また、レーザによるアニ
ールは低温で可能だが、大面積に渡って各素子ごとに均
一に結晶化を行うのは再現性の点で困難である。そこで
本発明は、オン電流特性を向上させると共にオフ電流を
大幅に低減して、オン／オフ比を大きくすることができ
る薄膜トランジスタ及びその製造方法を提供することを
目的とする。However, since an annealing temperature of about 600 ° C. is required, an expensive substrate such as quartz must be used as the transparent insulating substrate that can be used at this temperature, which causes a cost problem. Further, laser annealing is possible at a low temperature, but it is difficult in terms of reproducibility to uniformly crystallize each element over a large area. Therefore, it is an object of the present invention to provide a thin film transistor capable of improving the on-current characteristics and significantly reducing the off-current to increase the on / off ratio, and a manufacturing method thereof.

【０００９】[0009]

【課題を解決するための手段】上記課題は、透明絶縁基
板と、前記透明絶縁基板上に形成された半導体活性層
と、前記半導体活性層表面に相対して形成されたソース
領域及びドレイン領域と、前記ソース領域と前記ドレイ
ン領域とに挟まれた前記半導体活性層上にゲート絶縁膜
を介して形成されたゲート電極とを具備する薄膜トラン
ジスタにおいて、前記半導体活性層が、前記透明絶縁基
板上に形成された第１の多結晶シリコン層からなるオフ
電流低減層と、前記オフ電流低減層上に積層された第２
の多結晶シリコン層からなるチャネル層とを有し、前記
ソース領域及び前記ドレイン領域が、それぞれ前記チャ
ネル層内に形成されていることを特徴とする薄膜トラン
ジスタによって達成される。Means for Solving the Problems The above-mentioned problems are a transparent insulating substrate, a semiconductor active layer formed on the transparent insulating substrate, and a source region and a drain region formed facing the surface of the semiconductor active layer. A thin film transistor having a gate electrode formed on the semiconductor active layer sandwiched between the source region and the drain region via a gate insulating film, wherein the semiconductor active layer is formed on the transparent insulating substrate. Off-current reducing layer formed of the first polycrystalline silicon layer and a second over-current reducing layer stacked on the off-current reducing layer.
And a channel layer formed of a polycrystalline silicon layer, wherein the source region and the drain region are formed in the channel layer, respectively.

【００１０】また、上記の薄膜トランジスタにおいて、
前記オフ電流低減層が、水素を含有しない原料及び雰囲
気ガスを用いて前記透明絶縁基板上に形成された第１の
多結晶シリコン層からなり、前記チャネル層が、水素を
含有する原料又は雰囲気ガスを用いて前記オフ電流低減
層上に形成された第２の多結晶シリコン層からなること
を特徴とする薄膜トランジスタによって達成される。In the above thin film transistor,
The off-current reducing layer is made of a first polycrystalline silicon layer formed on the transparent insulating substrate using a hydrogen-free raw material and an atmospheric gas, and the channel layer is a hydrogen-containing raw material or an atmospheric gas. The thin film transistor is characterized by comprising a second polycrystalline silicon layer formed on the off-current reducing layer using.

【００１１】また、上記の薄膜トランジスタにおいて、
前記オフ電流低減層が、チャネル導電型と逆導電型の不
純物が添加された不純物ドープ層を有する第１の多結晶
シリコン層からなり、前記チャネル層が、水素を含有す
る原料又は雰囲気ガスを用いて前記不純物ドープ層上に
形成された第２の多結晶シリコン層からなることを特徴
とする薄膜トランジスタによって達成される。In the above thin film transistor,
The off-current reducing layer is composed of a first polycrystalline silicon layer having an impurity-doped layer doped with an impurity of a channel conductivity type and an opposite conductivity type, and the channel layer uses a raw material containing hydrogen or an atmosphere gas. And a second polycrystalline silicon layer formed on the impurity-doped layer.

【００１２】また、上記の薄膜トランジスタにおいて、
前記チャネル層内の前記ソース領域及び前記ドレイン領
域と前記オフ電流低減層の前記不純物ドープ層とが、３
０ｎｍ以上の間隔を有していることが望ましい。更に、
上記課題は、透明絶縁基板と、前記透明絶縁基板上に形
成された半導体活性層と、前記半導体活性層表面に相対
して形成されたソース領域及びドレイン領域と、前記ソ
ース領域と前記ドレイン領域とに挟まれた前記半導体活
性層上にゲート絶縁膜を介して形成されたゲート電極と
を具備する薄膜トランジスタの製造方法において、前記
透明絶縁基板上に、水素を含有しない原料及び雰囲気ガ
スを用いて、第１の多結晶シリコン層を形成する第１の
工程と、前記第１の多結晶シリコン層表面を大気に晒す
ことなく、前記第１の多結晶シリコン層上に、水素を含
有する原料又は雰囲気ガスを用いて、第２の多結晶シリ
コン層を形成する第２の工程と、前記第１及び第２の多
結晶シリコン層を所定の形状にパターニングして、前記
第１の多結晶シリコン層からなる前記オフ電流低減層と
前記第２の多結晶シリコン層からなる前記チャネル層と
が順に積層された前記半導体活性層を形成する第３の工
程と、前記半導体活性層の前記チャネル層上に、前記ゲ
ート絶縁膜を介して前記ゲート電極を形成した後、前記
ゲート電極を挟む前記半導体活性層に所定の不純物を添
加して、前記チャネル層内に前記ソース領域及び前記ド
レイン領域を形成する第４の工程とを含むことを特徴と
する薄膜トランジスタの製造方法によって達成される。In the above thin film transistor,
The source region and the drain region in the channel layer and the impurity-doped layer of the off-current reducing layer are 3
It is desirable to have an interval of 0 nm or more. Furthermore,
The above problems include a transparent insulating substrate, a semiconductor active layer formed on the transparent insulating substrate, a source region and a drain region formed facing the surface of the semiconductor active layer, the source region and the drain region. In the method of manufacturing a thin film transistor comprising a gate electrode formed via a gate insulating film on the semiconductor active layer sandwiched between, on the transparent insulating substrate, using a raw material and atmosphere gas containing no hydrogen, A first step of forming a first polycrystalline silicon layer, and a raw material or atmosphere containing hydrogen on the first polycrystalline silicon layer without exposing the surface of the first polycrystalline silicon layer to the atmosphere. A second step of forming a second polycrystalline silicon layer using a gas, and patterning the first and second polycrystalline silicon layers into a predetermined shape to form the first polycrystalline silicon layer. A third step of forming the semiconductor active layer in which the off-current reducing layer made of a semiconductor layer and the channel layer made of the second polycrystalline silicon layer are sequentially stacked, and the channel layer of the semiconductor active layer. After forming the gate electrode via the gate insulating film, a predetermined impurity is added to the semiconductor active layer sandwiching the gate electrode to form the source region and the drain region in the channel layer. And a fourth step of manufacturing the thin film transistor.

【００１３】また、透明絶縁基板と、前記透明絶縁基板
上に形成された半導体活性層と、前記半導体活性層表面
に相対して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれた前記半
導体活性層上にゲート絶縁膜を介して形成されたゲート
電極とを具備する薄膜トランジスタの製造方法におい
て、前記透明絶縁基板上に、チャネル導電型と逆導電型
の第１の多結晶シリコン層を形成する第１の工程と、前
記第１の多結晶シリコン層表面を大気に晒すことなく、
前記第１の多結晶シリコン層上に、水素を含有する原料
又は雰囲気ガスを用いて、第２の多結晶シリコン層を形
成する第２の工程と、前記第１及び第２の多結晶シリコ
ン層を所定の形状にパターニングして、前記第１の多結
晶シリコン層からなる前記オフ電流低減層と前記第２の
多結晶シリコン層からなる前記チャネル層とが順に積層
された前記半導体活性層を形成する第３の工程と、前記
半導体活性層の前記チャネル層上に、前記ゲート絶縁膜
を介して前記ゲート電極を形成した後、前記ゲート電極
を挟む前記半導体活性層に所定の不純物を添加して、前
記チャネル層内に前記ソース領域及び前記ドレイン領域
を形成する第４の工程とを含むことを特徴とする薄膜ト
ランジスタの製造方法によって達成される。A transparent insulating substrate, a semiconductor active layer formed on the transparent insulating substrate, and a source region and a drain region formed facing the surface of the semiconductor active layer,
A method of manufacturing a thin film transistor, comprising: a gate electrode formed via a gate insulating film on the semiconductor active layer sandwiched between the source region and the drain region, wherein a channel conductivity type is provided on the transparent insulating substrate. A first step of forming a reverse conductivity type first polycrystalline silicon layer, and exposing the surface of the first polycrystalline silicon layer to the atmosphere,
A second step of forming a second polycrystalline silicon layer on the first polycrystalline silicon layer by using a raw material containing hydrogen or an atmospheric gas; and the first and second polycrystalline silicon layers. Is patterned into a predetermined shape to form the semiconductor active layer in which the off-current reducing layer made of the first polycrystalline silicon layer and the channel layer made of the second polycrystalline silicon layer are sequentially stacked. And a step of forming the gate electrode on the channel layer of the semiconductor active layer via the gate insulating film, and then adding a predetermined impurity to the semiconductor active layer sandwiching the gate electrode. And a fourth step of forming the source region and the drain region in the channel layer.

【００１４】また、上記の薄膜トランジスタの製造方法
において、前記第１の工程が、前記透明絶縁基板上に、
ノンドープの多結晶シリコン層を形成した後、連続し
て、チャネル導電型と逆導電型の不純物ドープ層を形成
し、前記ノンドープの多結晶シリコン層と前記不純物ド
ープ層とが順に積層した第１の多結晶シリコン層を形成
する工程であることを特徴とする薄膜トランジスタの製
造方法によって達成される。In the method of manufacturing a thin film transistor described above, the first step may include forming on the transparent insulating substrate.
After forming a non-doped polycrystalline silicon layer, an impurity doped layer of a channel conductivity type and an opposite conductivity type is continuously formed, and the first doped amorphous silicon layer and the impurity doped layer are sequentially stacked. This is accomplished by a method of manufacturing a thin film transistor, which is a step of forming a polycrystalline silicon layer.

【００１５】また、上記の薄膜トランジスタの製造方法
において、前記第１の工程が、前記第１の多結晶シリコ
ン層を１００ｎｍ以上の厚さに形成する工程であり、前
記第２の工程が、前記第２の多結晶シリコン層を１００
ｎｍ以下の厚さに形成する工程であることが望ましい。
また、上記の薄膜トランジスタの製造方法において、前
記半導体活性層に所定の不純物を添加して前記チャネル
層内に形成する前記ソース領域及び前記ドレイン領域の
接合深さを制御して、前記ソース領域及び前記ドレイン
領域と前記オフ電流低減層との間隔が、３０ｎｍ以上に
なるようにすることが望ましい。In the method of manufacturing a thin film transistor described above, the first step is a step of forming the first polycrystalline silicon layer to a thickness of 100 nm or more, and the second step is the second step. 2 layers of polycrystalline silicon 100
It is desirable that the step is a step of forming to a thickness of nm or less.
In the method of manufacturing a thin film transistor, the semiconductor active layer may be doped with a predetermined impurity to control the junction depth of the source region and the drain region formed in the channel layer, and the source region and the drain region may be controlled. It is desirable that the distance between the drain region and the off-current reducing layer be 30 nm or more.

【００１６】[0016]

【作用】本発明は、透明絶縁基板上に、第１及び第２の
多結晶シリコン層を、途中で大気に晒すことなく連続し
て成長させ、しかも第１の多結晶シリコン層の膜厚を１
００ｎｍ以上とすることにより、また第２の多結晶シリ
コン層を水素を含む原料ガス中で成長させることによ
り、第２の多結晶シリコン層は良好な結晶性を有するこ
とができる。このため、この第２の多結晶シリコン層か
らなるチャネル層は大きな移動度をもつ良好な電気特性
を得ることができる。According to the present invention, the first and second polycrystalline silicon layers are continuously grown on the transparent insulating substrate without being exposed to the atmosphere on the way, and the film thickness of the first polycrystalline silicon layer is set to the same. 1
By setting the thickness to be not less than 00 nm and by growing the second polycrystalline silicon layer in a source gas containing hydrogen, the second polycrystalline silicon layer can have good crystallinity. Therefore, the channel layer made of the second polycrystalline silicon layer can obtain good electric characteristics having a large mobility.

【００１７】他方、透明絶縁基板上に、第１の多結晶シ
リコン層を、水素を含まない原料及び雰囲気ガス中で成
長させることにより、第１の多結晶シリコン層中の多結
晶シリコンのグレインの粒界には未結合手などに起因す
る欠陥が多数存在することになる。このため、第１の多
結晶シリコン層からなるオフ電流低減層に外部からの光
が入射した場合に発生する光リーク電流は、多数の欠陥
により直ちに再結合してしまって外部には流れ出すこと
は殆どなく、膜厚を１００ｎｍ以上に厚くても、光リー
ク電流の増加に寄与することはない。On the other hand, a first polycrystalline silicon layer is grown on a transparent insulating substrate in a hydrogen-free raw material and in an atmosphere gas to remove the grains of polycrystalline silicon in the first polycrystalline silicon layer. Many defects due to dangling bonds and the like are present at the grain boundaries. Therefore, the light leakage current generated when light from the outside is incident on the off-current reducing layer formed of the first polycrystalline silicon layer is recombined immediately due to many defects and does not flow out to the outside. There is hardly any, and even if the film thickness is increased to 100 nm or more, it does not contribute to the increase of the light leak current.

【００１８】或いはまた、透明絶縁基板上に、チャネル
導電型と逆導電型の第１の多結晶シリコン層若しくはノ
ンドープの多結晶シリコン層とチャネル導電型と逆導電
型の不純物ドープ層とが積層した第１の多結晶シリコン
層を成長させることにより、チャネル層の下に逆導電型
の層が接することになるため、ゲート電極から遠く離れ
て電圧制御の効かない領域においてチャネル導電型と同
じキャリアが流れることを防止し、オフ電流を低減する
ことができる。Alternatively, on the transparent insulating substrate, a first polycrystalline silicon layer of a channel conductivity type or an opposite conductivity type or a non-doped polycrystalline silicon layer and an impurity doped layer of a channel conductivity type or an opposite conductivity type are laminated. By growing the first polycrystalline silicon layer, a layer of the opposite conductivity type comes into contact with the bottom of the channel layer, so that the same carrier as the channel conductivity type is generated in a region far from the gate electrode where voltage control is not effective. The current can be prevented from flowing and off current can be reduced.

【００１９】このようにして、多数の欠陥の存在によっ
て光リーク電流の流出を防止したり、チャネル導電型と
逆導電型の層の存在によってリークパスの拡大を阻止し
たりするオフ電流低減層と、良好な結晶性によって移動
度が大きくなるチャネル層とから半導体活性層を構成す
ることにより、オン電流特性を向上させつつオフ電流を
低減することができるため、薄膜トランジスタのオン／
オフ比を大きくすることが可能となる。In this way, an off current reduction layer that prevents the outflow of light leakage current due to the presence of a large number of defects, and prevents the expansion of the leakage path due to the presence of a layer of a channel conductivity type and an opposite conductivity type, By forming a semiconductor active layer from a channel layer having high mobility due to good crystallinity, off current can be reduced while improving on current characteristics.
It is possible to increase the off ratio.

【００２０】[0020]

【実施例】以下、本発明を図示する実施例に基づき具体
的に説明する。図１は本発明の第１の実施例による多結
晶シリコン薄膜トランジスタを示す断面図である。ガラ
ス基板等からなる透明絶縁性基板１０上に、水素を含有
しない原料及び雰囲気ガスを用いて形成された厚さ１０
０ｎｍ以上、例えば４５０ｎｍの多結晶シリコン層から
なるオフ電流低減層１２と、水素を含有する原料又は雰
囲気ガスを用いて形成された厚さ１００ｎｍ以下、例え
ば５０ｎｍの多結晶シリコン層からなるチャネル層１４
とが順に積層され、これらオフ電流低減層１２及びチャ
ネル層１４から半導体活性層２６が構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to illustrated embodiments. FIG. 1 is a sectional view showing a polycrystalline silicon thin film transistor according to a first embodiment of the present invention. A thickness 10 formed on a transparent insulating substrate 10 made of a glass substrate or the like using a raw material containing no hydrogen and an atmospheric gas.
An off-current reduction layer 12 made of a polycrystalline silicon layer having a thickness of 0 nm or more, for example, 450 nm, and a channel layer 14 made of a polycrystalline silicon layer having a thickness of 100 nm or less, for example, 50 nm formed using a raw material containing hydrogen or an atmospheric gas.
Are sequentially stacked, and the semiconductor active layer 26 is composed of the off-current reducing layer 12 and the channel layer 14.

【００２１】この半導体活性層２６のチャネル層１４表
面には、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域
２４が相対して形成されている。尚、ここで、ｎ+ 型ソ
ース領域２２及びｎ+ 型ドレイン領域２４はチャネル層
１４内に形成され、オフ電流低減層１２には達していな
い。ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４
がオフ電流低減層１２にまで達すると、オフ電流低減層
１２に多数存在する欠陥によってオフ電流が増加する悪
影響が現れるからである。On the surface of the channel layer 14 of the semiconductor active layer 26, an n + type source region 22 and an n + type drain region 24 are formed opposite to each other. Here, the n + type source region 22 and the n + type drain region 24 are formed in the channel layer 14 and do not reach the off-current reducing layer 12. n + type source region 22 and n + type drain region 24
This is because, when reaches the off-current reducing layer 12, many defects in the off-current reducing layer 12 have an adverse effect of increasing the off-current.

【００２２】また、ｎ+ 型ソース領域２２とｎ+ 型ドレ
イン領域２４とに挟まれたチャネル層１４上には、例え
ば厚さ１５０ｎｍのＳｉＯ₂（酸化シリコン）膜からな
るゲート絶縁膜１６を介して、例えば厚さ３００ｎｍの
Ａｌ（アルミニウム）膜からなるゲート電極１８が形成
されている。また、全面に、例えば厚さ４００ｎｍのＳ
ｉＮ_x（窒化シリコン）膜からなる層間絶縁膜２８が形
成されている。更に、この層間絶縁膜２８に開口された
コンタクト窓を介して、ｎ+ 型ソース領域２２及びｎ+
型ドレイン領域２４にそれぞれ接続する例えば厚さ６０
０ｎｍのＡｌ膜からなるソース電極３０及びドレイン電
極３２が形成されている。On the channel layer 14 sandwiched between the n + type source region 22 and the n + type drain region 24, a gate insulating film 16 made of, for example, a 150 nm thick SiO ₂ (silicon oxide) film is provided. As a result, the gate electrode 18 made of, for example, an Al (aluminum) film having a thickness of 300 nm is formed. In addition, for example, S having a thickness of 400 nm is formed on the entire surface.
An interlayer insulating film 28 made of an iN _x (silicon nitride) film is formed. Further, through the contact window opened in the interlayer insulating film 28, the n + type source region 22 and the n + type source region 22 are formed.
For example, a thickness 60 connected to each of the mold drain regions 24
A source electrode 30 and a drain electrode 32 made of a 0 nm Al film are formed.

【００２３】次に、図１の多結晶シリコン薄膜トランジ
スタの製造方法を、図２及び図３に示す工程図を用いて
説明する。まず、透明絶縁性基板１０上に、Ａｒ（アル
ゴン）雰囲気中におけるシリコンターゲットを用いた高
周波スパッタ法により、基板温度４５０℃、圧力５×１
０ ^-3Torrの条件で、多結晶シリコン層１２ａを４５０ｎ
ｍの厚さに堆積する。Next, the polycrystalline silicon thin film transistor of FIG.
The manufacturing method of the star will be described with reference to the process diagrams shown in FIGS.
explain. First, on the transparent insulating substrate 10, Ar (Al
Gon) High using silicon target in atmosphere
Frequency sputtering method, substrate temperature 450 ℃, pressure 5 × 1
0 ^-3Under the conditions of Torr, the polycrystalline silicon layer 12a is
Deposit to a thickness of m.

【００２４】続いて、多結晶シリコン層１２ａを大気に
晒すことなく、透明絶縁性基板１０をスパッタ装置から
ＣＶＤ装置に移動させた後、プラズマＣＶＤ法により、
原料ガスとして流量１０sccmのＳｉＨ₄ガス及び流量５
００sccmのＨ₂（水素）ガスを用い、基板温度４５０
℃、圧力０．５Torr、放電電力２００Ｗの条件で、多結
晶シリコン層１２ａ上に、多結晶シリコン層１４ａを５
０ｎｍの厚さに成長させる（図２（ａ）参照）。Subsequently, the transparent insulating substrate 10 is moved from the sputtering apparatus to the CVD apparatus without exposing the polycrystalline silicon layer 12a to the atmosphere, and then the plasma CVD method is used.
SiH ₄ gas with a flow rate of 10 sccm and a flow rate of 5 as raw material gas
Using H ₂ (hydrogen) gas of 00 sccm, the substrate temperature is 450
The polycrystalline silicon layer 14a is formed on the polycrystalline silicon layer 12a at a temperature of 0.5 ° C., a pressure of 0.5 Torr, and a discharge power of 200 W.
It is grown to a thickness of 0 nm (see FIG. 2 (a)).

【００２５】次いで、多結晶シリコン層１４ａ上に、プ
ラズマＣＶＤ法により、ＳｉＯ₂膜１６ａを１５０ｎｍ
の厚さに成長させた後、このＳｉＯ₂膜１６ａ上に、ス
パッタ法により、Ａｌ膜１８ａを３００ｎｍの厚さに堆
積する。そしてこのＡｌ膜１８ａ上に、所定の形状にパ
ターニングしたレジスト２０を形成する（図２（ｂ）参
照）。Then, a SiO ₂ film 16a having a thickness of 150 nm is formed on the polycrystalline silicon layer 14a by a plasma CVD method.
After the growth, the Al film 18a having a thickness of 300 nm is deposited on the SiO ₂ film 16a by the sputtering method. Then, a resist 20 patterned into a predetermined shape is formed on the Al film 18a (see FIG. 2B).

【００２６】次いで、このレジスト２０をマスクとし
て、Ａｌ膜１８ａ及びＳｉＯ₂膜１６ａを順にエッチン
グし、Ａｌ膜１８ａからなるゲート電極１８及びＳｉＯ
₂膜１６ａからなるゲート絶縁膜１６をそれぞれ形成す
る。続いて、レジスト２０を剥離除去した後、ゲート電
極１８をマスクとするイオンシャワー法により、例えば
Ｖ族不純物原子としてのＰ（リン）を多結晶シリコン層
１４ａ内にのみ導入して、ゲート電極１８を挟む多結晶
シリコン層１４ａ表面にｎ+ 型ソース領域２２及びｎ+
型ドレイン領域２４を相対して形成する（図２（ｃ）参
照）。Next, the Al film 18a and the SiO ₂ film 16a are sequentially etched using the resist 20 as a mask to form the gate electrode 18 and the SiO ₂ made of the Al film 18a.
_The gate insulating film 16 including the _two films 16a is formed. Then, after removing the resist 20 by peeling, for example, P (phosphorus) as a group V impurity atom is introduced only into the polycrystalline silicon layer 14a by an ion shower method using the gate electrode 18 as a mask, and the gate electrode 18 is removed. N + type source regions 22 and n + are formed on the surface of the polycrystalline silicon layer 14a sandwiching
The mold drain regions 24 are formed opposite to each other (see FIG. 2C).

【００２７】次いで、多結晶シリコン層１４ａ及び多結
晶シリコン層１２ａを所定の形状にパターニングして、
多結晶シリコン層１４ａからなるチャネル層１４及び多
結晶シリコン層１２ａからなるオフ電流低減層１２を形
成し、これらチャネル層１４及びオフ電流低減層１２か
らなる半導体活性層２６を形成する。続いて、全面に、
ＳｉＮ_x膜を４００ｎｍの厚さに成長させて、ＳｉＮ_x
膜からなる層間絶縁膜２８を形成する（図３（ｄ）参
照）。Next, the polycrystalline silicon layer 14a and the polycrystalline silicon layer 12a are patterned into a predetermined shape,
The channel layer 14 made of the polycrystalline silicon layer 14a and the off-current reducing layer 12 made of the polycrystalline silicon layer 12a are formed, and the semiconductor active layer 26 made of the channel layer 14 and the off-current reducing layer 12 is formed. Then, on the whole surface,
The the SiN _x film is grown to a thickness of 400 nm, SiN _x
An interlayer insulating film 28 made of a film is formed (see FIG. 3D).

【００２８】次いで、ｎ+ 型ソース領域２２及びｎ+ 型
ドレイン領域２４上の層間絶縁膜２８にコンタクト窓を
開口した後、このコンタクト窓を介して、ｎ+ 型ソース
領域２２及びｎ+ 型ドレイン領域２４にそれぞれ接続す
る厚さ６００ｎｍのＡｌ膜からなるソース電極３０及び
ドレイン電極３２を形成する。こうして、図１に示す多
結晶シリコン薄膜トランジスタを完成する（図３（ｅ）
参照）。Next, after opening a contact window in the interlayer insulating film 28 on the n + type source region 22 and the n + type drain region 24, the n + type source region 22 and the n + type drain are opened through this contact window. A source electrode 30 and a drain electrode 32 made of an Al film having a thickness of 600 nm, which are connected to the regions 24, are formed. Thus, the polycrystalline silicon thin film transistor shown in FIG. 1 is completed (FIG. 3E).
reference).

【００２９】このように本実施例によれば、Ａｒ雰囲気
中における高周波スパッタを用いて透明絶縁性基板１０
上に多結晶シリコン層１２ａを堆積することにより、即
ち水素を含まない原料及び雰囲気ガス中で形成すること
により、多結晶シリコン層１２ａには殆ど水素が含まれ
ないため、また成長の際の基板温度が４５０℃と低温で
あるため、多結晶シリコン層１２ａ中の多結晶シリコン
のグレインの粒界には未結合手などに起因する欠陥が多
数存在する。As described above, according to this embodiment, the transparent insulating substrate 10 is formed by using the high frequency sputtering in the Ar atmosphere.
Since the polycrystalline silicon layer 12a contains almost no hydrogen by depositing the polycrystalline silicon layer 12a thereon, that is, by forming the polycrystalline silicon layer 12a in a source material and an atmosphere gas that do not contain hydrogen, the substrate during the growth is also reduced. Since the temperature is as low as 450 ° C., many defects due to dangling bonds and the like exist in the grain boundaries of the polycrystalline silicon grains in the polycrystalline silicon layer 12a.

【００３０】そのため、多結晶シリコン層１２ａからな
るオフ電流低減層１２は、その電気的特性は良くなく、
外部から入射した光によって発生する光リーク電流は、
グレインの粒界に存在する未結合手などの欠陥により直
ちに再結合してしまうため、外部には流れ出すことは殆
どない。従って、多結晶シリコン層１２ａからなるオフ
電流低減層１２の膜厚が４５０ｎｍと厚くても、光リー
ク電流の増加に寄与することはない。Therefore, the off-current reducing layer 12 made of the polycrystalline silicon layer 12a has poor electrical characteristics,
The light leak current generated by the light incident from the outside is
Immediately recombination occurs due to defects such as dangling bonds existing at grain boundaries of the grain, so it hardly flows out. Therefore, even if the film thickness of the off-current reducing layer 12 made of the polycrystalline silicon layer 12a is as thick as 450 nm, it does not contribute to the increase of the light leak current.

【００３１】また、透明絶縁性基板１０上に成長させた
多結晶シリコン層１２ａの結晶性は、その膜厚が厚くな
るに従って向上していき、膜厚が１００ｎｍ以上となる
多結晶シリコン層１２ａ表面近傍では良好な結晶性を得
ることができるため、この結晶性の向上した多結晶シリ
コン層１２ａ上に、途中で大気に晒すことなく、多結晶
シリコン層１４ａを連続して成長させることにより、多
結晶シリコン層１４ａの結晶性を良好なものにすること
ができる。The crystallinity of the polycrystalline silicon layer 12a grown on the transparent insulating substrate 10 increases as the film thickness increases, and the surface of the polycrystalline silicon layer 12a becomes 100 nm or more. Since good crystallinity can be obtained in the vicinity, polycrystalline silicon layer 14a is continuously grown on this polycrystalline silicon layer 12a having improved crystallinity without being exposed to the atmosphere on the way. The crystallinity of the crystalline silicon layer 14a can be improved.

【００３２】しかも、この多結晶シリコン層１４ａは、
ＳｉＨ₄ガス及びＨ₂ガスを用いるプラズマＣＶＤ法に
より成長させることにより、即ち水素を含む原料ガス中
で形成することにより、プラズマで分解した水素ラジカ
ルや水素原子が多結晶シリコン層１４ａ中に取り込ま
れ、グレインの粒界に存在する未結合手を水素が終端し
ているため、欠陥が減少している。Moreover, the polycrystalline silicon layer 14a is
By growing by a plasma CVD method using SiH ₄ gas and H ₂ gas, that is, by forming in a source gas containing hydrogen, hydrogen radicals and hydrogen atoms decomposed by plasma are incorporated into the polycrystalline silicon layer 14a. Since hydrogen is terminated in dangling bonds existing at grain boundaries of grains, defects are reduced.

【００３３】そのため、多結晶シリコン層１４ａからな
るチャネル層１４は、キャリア移動度が大きくなり、良
好な電気特性を得ることができ、従ってオン電流特性を
向上させことができる。尚、このチャネル層１４に発生
する光リーク電流は、その膜厚を１００ｎｍ以下、例え
ば５０ｎｍ程度に薄くすることにより、その増加を抑制
することができる。Therefore, the channel layer 14 made of the polycrystalline silicon layer 14a has a large carrier mobility, and good electrical characteristics can be obtained. Therefore, the on-current characteristics can be improved. The light leak current generated in the channel layer 14 can be suppressed from increasing by reducing the film thickness to 100 nm or less, for example, about 50 nm.

【００３４】こうして、多数の欠陥の存在によって光リ
ーク電流の流出を防止する多結晶シリコン層１２ａから
なるオフ電流低減層１２と、良好な結晶性によって大き
な移動度をもつ多結晶シリコン層１４ａからなるチャネ
ル層１４とから半導体活性層２６が構成されるため、オ
ン電流特性を向上させつつ光リーク電流を従来の約１／
１０に低減することができた。Thus, the off-current reducing layer 12 made of the polycrystalline silicon layer 12a for preventing the outflow of the light leak current due to the presence of many defects, and the polycrystalline silicon layer 14a having a large mobility due to good crystallinity. Since the semiconductor active layer 26 is composed of the channel layer 14, the photo-leakage current is reduced to about 1 / the conventional level while improving the on-current characteristics.
It could be reduced to 10.

【００３５】これにより、多結晶シリコン薄膜トランジ
スタのオン／オフ比を大きくして、アクティブマトリク
スの特性を向上させ、高画質の液晶ディスプレイ等を実
現することが可能となる。更に、多結晶シリコン層１２
ａ及び多結晶シリコン層１４ａは、５００℃以下の基板
温度において形成するため、透明絶縁性基板１０として
高価な石英基板を用いなくてもよく、製造コストの低減
にも寄与することができる。This makes it possible to increase the on / off ratio of the polycrystalline silicon thin film transistor, improve the characteristics of the active matrix, and realize a high-quality liquid crystal display or the like. Further, the polycrystalline silicon layer 12
Since the a and the polycrystalline silicon layer 14a are formed at a substrate temperature of 500 ° C. or lower, it is not necessary to use an expensive quartz substrate as the transparent insulating substrate 10, and the manufacturing cost can be reduced.

【００３６】尚、上記第１の実施例においては、多結晶
シリコン層１２ａをＡｒ雰囲気中における高周波スパッ
タを用いて堆積しているが、この方法に限定されず、例
えば真空蒸着法や、ＳｉＣｌ₄等を用いたプラズマＣＶ
Ｄ法等を用いてもよい。また、多結晶シリコン層１４ａ
の形成方法も、ＳｉＨ₄ガス及びＨ₂ガスを用いるプラ
ズマＣＶＤ法に限定されず、例えばＡｒとＨ₂との混合
ガス雰囲気中での高周波スパッタ法等を用いてもよい。In the first embodiment, the polycrystalline silicon layer 12a is deposited by using high frequency sputtering in an Ar atmosphere. However, the method is not limited to this method, for example, vacuum vapor deposition method or SiCl ₄ Plasma CV using
You may use D method etc. In addition, the polycrystalline silicon layer 14a
The method of forming is not limited to the plasma CVD method using SiH ₄ gas and H ₂ gas, and may be, for example, a high frequency sputtering method in a mixed gas atmosphere of Ar and H ₂ .

【００３７】次に、本発明の第２の実施例による多結晶
シリコン薄膜トランジスタを、図４を用いて説明する。
図４は第２の実施例による多結晶シリコン薄膜トランジ
スタを示す断面図である。尚、上記図１に示す多結晶シ
リコン薄膜トランジスタの構成要素と同一の構成要素に
は同一の符号を付して説明を省略する。Next, a polycrystalline silicon thin film transistor according to a second embodiment of the present invention will be described with reference to FIG.
FIG. 4 is a sectional view showing a polycrystalline silicon thin film transistor according to the second embodiment. The same components as those of the polycrystalline silicon thin film transistor shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.

【００３８】本実施例は、上記第１の実施例における水
素を含有しない原料及び雰囲気ガスを用いて形成された
多結晶シリコン層１２ａからなるオフ電流低減層１２の
代わりに、ノンドープ多結晶シリコン層とｐ型多結晶シ
リコン層とが順に積層されたオフ電流低減層が形成され
ている点に特徴がある。即ち、透明絶縁性基板１０上
に、厚さ１００ｎｍのノンドープ多結晶シリコン層３４
ａとチャネル導電型と逆導電型の不純物が添加された厚
さ１００ｎｍのｐ型多結晶シリコン層３６ａとが順に積
層され、オフ電流低減層４０を形成している。また、こ
のオフ電流低減層４０上には、水素を含有する原料又は
雰囲気ガスを用いて形成された厚さ１００ｎｍの多結晶
シリコン層からなるチャネル層３８が積層されている。
そしてこれらオフ電流低減層４０及びチャネル層３８か
ら半導体活性層４２が構成されている。In this embodiment, a non-doped polycrystalline silicon layer is used instead of the off-current reducing layer 12 made of the polycrystalline silicon layer 12a formed by using the raw material containing no hydrogen and the atmospheric gas in the first embodiment. It is characterized in that an off-current reducing layer is formed by sequentially stacking and a p-type polycrystalline silicon layer. That is, a 100 nm-thick non-doped polycrystalline silicon layer 34 is formed on the transparent insulating substrate 10.
The off-current reducing layer 40 is formed by sequentially stacking a and a 100-nm-thick p-type polycrystalline silicon layer 36a doped with an impurity of a channel conductivity type and an opposite conductivity type. Further, on the off-current reducing layer 40, a channel layer 38 made of a polycrystalline silicon layer having a thickness of 100 nm formed using a raw material containing hydrogen or an atmospheric gas is laminated.
The off-current reduction layer 40 and the channel layer 38 form a semiconductor active layer 42.

【００３９】この半導体活性層４２のチャネル層３８表
面には、上記図１の場合と同様に、ｎ+ 型ソース領域２
２及びｎ+ 型ドレイン領域２４が相対して形成されてい
る。尚、ここで、これらｎ+ 型ソース領域２２及びｎ+
型ドレイン領域２４の接合深さは７０ｎｍ未満に制御さ
れており、従ってｎ+ 型ソース領域２２及びｎ+ 型ドレ
イン領域２４とオフ電流低減層４０のｐ型多結晶シリコ
ン層３６ａとの間隔は３０ｎｍ以上となっている。この
間隔が３０ｎｍよりも狭くなると、ｎ+ 型ソース領域２
２及びｎ+ 型ドレイン領域２４とｐ型多結晶シリコン層
３６ａとのｐｎ接合におけるエネルギーバンドの傾きが
急俊になり、トンネル電流によるリーク電流が発生する
恐れが生ずるからである。On the surface of the channel layer 38 of the semiconductor active layer 42, as in the case of FIG.
2 and the n + type drain region 24 are formed opposite to each other. Here, these n + type source regions 22 and n +
The junction depth of the type drain region 24 is controlled to be less than 70 nm. Therefore, the distance between the n + type source region 22 and the n + type drain region 24 and the p-type polycrystalline silicon layer 36a of the off-current reducing layer 40 is 30 nm. That is all. When this distance becomes narrower than 30 nm, the n + type source region 2
This is because the slope of the energy band at the pn junction between the 2 and n + type drain regions 24 and the p type polycrystalline silicon layer 36a becomes steep, and a leak current due to a tunnel current may occur.

【００４０】また、上記図１の場合と同様に、これらｎ
+ 型ソース領域２２とｎ+ 型ドレイン領域２４とに挟ま
れたチャネル層３８上には、例えば厚さ３００ｎｍのＳ
ｉＯ ₂膜からなるゲート絶縁膜１６を介して、例えば厚
さ１５００ｎｍのＡｌ膜からなるゲート電極１８が形成
されている。更に、全面には、ＳｉＮ_x膜からなる層間
絶縁膜２８が形成され、この層間絶縁膜２８に開口され
たコンタクト窓を介して、ｎ+ 型ソース領域２２及びｎ
+ 型ドレイン領域２４にそれぞれ接続するＡｌ膜からな
るソース電極３０及びドレイン電極３２が形成されてい
る。As in the case of FIG. 1, these n
It is sandwiched between the + type source region 22 and the n + type drain region 24.
On the formed channel layer 38, for example, S having a thickness of 300 nm is formed.
iO ₂Through the gate insulating film 16 made of a film, for example, the thickness
Gate electrode 18 made of Al film with a thickness of 1500 nm is formed
Has been done. In addition, SiN_xInterlayer composed of membranes
An insulating film 28 is formed and an opening is formed in the interlayer insulating film 28.
N + type source region 22 and n
It consists of an Al film connected to each + type drain region 24.
A source electrode 30 and a drain electrode 32 are formed.
It

【００４１】次に、図４の多結晶シリコン薄膜トランジ
スタの製造方法を、図５に示す工程図を用いて説明す
る。まず、透明絶縁性基板１０上に、プラズマＣＶＤ法
により、原料ガスとして流量１０sccmのＳｉＨ₄ガス及
び流量５００sccmのＨ₂ガスを導入し、基板温度４５０
℃、圧力０．５Torr、放電電力２００Ｗの条件で、ノン
ドープ多結晶シリコン層３４ａを成長させる。Next, a method of manufacturing the polycrystalline silicon thin film transistor shown in FIG. 4 will be described with reference to the process chart shown in FIG. First, SiH ₄ gas having a flow rate of 10 sccm and H ₂ gas having a flow rate of 500 sccm are introduced as source gases on the transparent insulating substrate 10 by plasma CVD, and the substrate temperature is set to 450.
The non-doped polycrystalline silicon layer 34a is grown under the conditions of the temperature of 0.5 ° C., the pressure of 0.5 Torr, and the discharge power of 200 W.

【００４２】そしてこのノンドープ多結晶シリコン層３
４ａの膜厚が１００ｎｍになったところで、更に流量１
sccmのＢ₂Ｈ₆（ジボラン）ガスを導入し、ノンドープ
多結晶シリコン層３４ａ上に連続してｐ型多結晶シリコ
ン層３６ａを１００ｎｍの厚さに積層する。続いて、Ｂ
₂Ｈ₆ガスの導入を止め、ＳｉＨ₄ガス及びＨ₂ガスの
みにより、ｐ型多結晶シリコン層３６ａ上に連続して多
結晶シリコン層３８ａを１００ｎｍの厚さに積層する
（図５（ａ）参照）。The non-doped polycrystalline silicon layer 3
When the film thickness of 4a reaches 100 nm, the flow rate is 1
B ₂ H ₆ (diborane) gas of sccm is introduced, and the p-type polycrystalline silicon layer 36a is continuously laminated on the non-doped polycrystalline silicon layer 34a to a thickness of 100 nm. Then B
The introduction of ₂ H ₆ gas is stopped, and the polycrystalline silicon layer 38a is continuously laminated on the p-type polycrystalline silicon layer 36a to a thickness of 100 nm by using only SiH ₄ gas and H ₂ gas (FIG. 5A). reference).

【００４３】次いで、上記図２（ｂ）〜（ｃ）に示され
る工程と同様にして、多結晶シリコン層３８ａ上に、Ｓ
ｉＯ₂膜及びＡｌ膜を順に成長させた後、Ａｌ膜上に所
定の形状にパターニングしたレジストをマスクとして、
Ａｌ膜及びＳｉＯ₂膜を順にエッチングし、Ａｌ膜から
なるゲート電極１８及びＳｉＯ₂膜からなるゲート絶縁
膜１６を形成する。Then, in the same manner as the steps shown in FIGS. 2B to 2C, S is formed on the polycrystalline silicon layer 38a.
After sequentially growing an iO ₂ film and an Al film, using a resist patterned on the Al film in a predetermined shape as a mask,
The Al film and the SiO ₂ film are sequentially etched to form the gate electrode 18 made of the Al film and the gate insulating film 16 made of the SiO ₂ film.

【００４４】続いて、レジストを剥離除去した後、ゲー
ト電極１８をマスクとするイオンシャワー法により、例
えばＰを多結晶シリコン層３８ａ内にのみ導入して、多
結晶シリコン層３８ａ表面にｎ+ 型ソース領域２２及び
ｎ+ 型ドレイン領域２４を相対して形成する（図５
（ｂ）参照）。尚、このとき、イオンシャワーの加速電
圧等を制御して、ｎ+ 型ソース領域２２及びｎ+ 型ドレ
イン領域２４の接合深さが７０ｎｍ未満になるように制
御し、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４とオフ電流低減層４０のｐ型多結晶シリコン層３６ａ
との間隔は３０ｎｍより広くなるように留意する。Then, after removing the resist by stripping, for example, P is introduced only into the polycrystalline silicon layer 38a by an ion shower method using the gate electrode 18 as a mask, and n + type is formed on the surface of the polycrystalline silicon layer 38a. The source region 22 and the n + type drain region 24 are formed opposite to each other (see FIG. 5).
(See (b)). At this time, the acceleration voltage of the ion shower is controlled so that the junction depth of the n + type source region 22 and the n + type drain region 24 is less than 70 nm. n + type drain region 2
4 and the p-type polycrystalline silicon layer 36a of the off-current reduction layer 40
Note that the distance between and is wider than 30 nm.

【００４５】次いで、上記図２（ｄ）〜（ｅ）に示され
る工程と同様にして、多結晶シリコン層３８ａ、ｐ型多
結晶シリコン層３６ａ、及びノンドープ多結晶シリコン
層３４ａを所定の形状にパターニングして、多結晶シリ
コン層３８ａからなるチャネル層３８並びにｐ型多結晶
シリコン層３６ａ及びノンドープ多結晶シリコン層３４
ａからなるオフ電流低減層４０を形成し、これらチャネ
ル層３８及びオフ電流低減層４０からなる半導体活性層
４４を形成する。Then, similarly to the steps shown in FIGS. 2D to 2E, the polycrystalline silicon layer 38a, the p-type polycrystalline silicon layer 36a, and the non-doped polycrystalline silicon layer 34a are formed into a predetermined shape. By patterning, the channel layer 38 made of the polycrystalline silicon layer 38a, the p-type polycrystalline silicon layer 36a, and the non-doped polycrystalline silicon layer 34 are patterned.
The off-current reducing layer 40 made of a is formed, and the semiconductor active layer 44 made of the channel layer 38 and the off-current reducing layer 40 is formed.

【００４６】続いて、全面に、ＳｉＮ_x膜からなる層間
絶縁膜２８を形成し、この層間絶縁膜２８にコンタクト
窓を開口した後、このコンタクト窓を介してｎ+ 型ソー
ス領域２２及びｎ+ 型ドレイン領域２４にそれぞれ接続
するＡｌ膜からなるソース電極３０及びドレイン電極３
２を形成する。こうして、図４に示す多結晶シリコン薄
膜トランジスタを完成する（図５（ｃ）参照）。Subsequently, an interlayer insulating film 28 made of a SiN _x film is formed on the entire surface, a contact window is opened in this interlayer insulating film 28, and then the n + type source regions 22 and n + are formed through this contact window. A source electrode 30 and a drain electrode 3 each made of an Al film connected to the mold drain region 24.
Form 2. Thus, the polycrystalline silicon thin film transistor shown in FIG. 4 is completed (see FIG. 5C).

【００４７】このように本実施例によれば、ＳｉＨ₄ガ
ス及びＨ₂ガスを原料ガスとするプラズマＣＶＤ法を用
いて、透明絶縁性基板１０上に、厚さ１００ｎｍのノン
ドープ多結晶シリコン層３４ａ、厚さ１００ｎｍのｐ型
多結晶シリコン層３６ａ、厚さ１００ｎｍの多結晶シリ
コン層３８ａを連続して成長させることにより、上記第
１の実施例における多結晶シリコン層１４ａと同様に、
多結晶シリコン層３８ａを良好な結晶性を有するように
することができるため、その多結晶シリコン層１４ａか
らなるチャネル層１４と同様に、大きな移動度をもつ良
好な電気特性をもつチャネル層３８を得ることができ、
薄膜トランジスタのオン電流特性を向上させることがで
きる。As described above, according to this embodiment, the non-doped polycrystalline silicon layer 34a having a thickness of 100 nm is formed on the transparent insulating substrate 10 by using the plasma CVD method using SiH ₄ gas and H ₂ gas as source gases. , The p-type polycrystalline silicon layer 36a having a thickness of 100 nm and the polycrystalline silicon layer 38a having a thickness of 100 nm are continuously grown to obtain the polycrystalline silicon layer 14a in the same manner as the polycrystalline silicon layer 14a in the first embodiment.
Since the polycrystalline silicon layer 38a can be made to have a good crystallinity, a channel layer 38 having a large mobility and good electric characteristics can be formed similarly to the channel layer 14 made of the polycrystalline silicon layer 14a. Can get
The on-current characteristics of the thin film transistor can be improved.

【００４８】また、このチャネル層３８下には、ノンド
ープ多結晶シリコン層３４ａ及びｐ型多結晶シリコン層
３６ａが順に積層されたオフ電流低減層４０が形成さ
れ、そのｐ型多結晶シリコン層３６ａがチャネル層３８
に接していることにより、リークパスの広がりが防止さ
れるため、透明絶縁性基板１０上に厚く成長させたオフ
電流低減層４０にオフ電流が流れることが阻止され、薄
膜トランジスタのオフ電流を低減することができる。Under the channel layer 38, an off-current reducing layer 40 in which a non-doped polycrystalline silicon layer 34a and a p-type polycrystalline silicon layer 36a are sequentially stacked is formed, and the p-type polycrystalline silicon layer 36a is formed. Channel layer 38
Since the leakage path is prevented from being widened by being in contact with, the off current is prevented from flowing to the off current reduction layer 40 grown thick on the transparent insulating substrate 10, and the off current of the thin film transistor is reduced. You can

【００４９】こうして、チャネル層３８に接するｐ型多
結晶シリコン層３６ａによってオフ電流が流れることを
阻止するオフ電流低減層４０と、良好な結晶性によって
大きな移動度をもつ多結晶シリコン層３８ａからなるチ
ャネル層３８とから半導体活性層４４が構成されるた
め、オン電流を変えずにオフ電流だけを１桁低減するこ
とができた。In this manner, the p-type polycrystalline silicon layer 36a in contact with the channel layer 38 prevents the off current from flowing, and the polycrystalline silicon layer 38a having good mobility and high mobility. Since the semiconductor active layer 44 is composed of the channel layer 38, only the off current can be reduced by one digit without changing the on current.

【００５０】これにより、上記第１の実施例の場合と同
様に、薄膜トランジスタのオン／オフ比を大きくして、
アクティブマトリクスの特性を向上させ、高画質の液晶
ディスプレイ等を実現することが可能となる。尚、上記
第２の実施例においては、ｐ型多結晶シリコン層３６ａ
を形成する際に導入する不純物としてＢ₂Ｈ₆を用いて
いるが、こうした III族不純物元素の水素化物に限定さ
れず、例えばＢＣｌ₃、ＢＢｒ₃等のハロゲン化物を用
いてもよい。As a result, as in the case of the first embodiment, the on / off ratio of the thin film transistor is increased,
It is possible to improve the characteristics of the active matrix and realize a high-quality liquid crystal display or the like. In the second embodiment, the p-type polycrystalline silicon layer 36a is used.
Although B ₂ H ₆ is used as an impurity to be introduced at the time of forming, it is not limited to such a hydride of a group III impurity element, and a halide such as BCl ₃ or BBr ₃ may be used.

【００５１】また、以上は多結晶シリコン薄膜トランジ
スタがｎチャネル型の場合であるが、ｐチャネル型の場
合には、チャネル導電型と逆導電型の不純物が添加され
た多結晶シリコン層を形成する際に、例えばＰＨ₃等の
Ｖ族不純物元素の水素化物や、ＰＣｌ₃等のハロゲン化
物を不純物として用い、ｎ型多結晶シリコン層を形成す
ればよい。The above is the case where the polycrystalline silicon thin film transistor is of the n-channel type. However, when the polycrystalline silicon thin film transistor is of the p-channel type, when forming a polycrystalline silicon layer doped with an impurity of the channel conductivity type and the conductivity type opposite to the conductivity type. to, for example, hydrides of group V impurity element PH ₃ or the like, using a halide such as PCl ₃ as an impurity may be an n-type polycrystalline silicon layer.

【００５２】次に、本発明の第３の実施例による多結晶
シリコン薄膜トランジスタを、図６を用いて説明する。
図６は第３の実施例による多結晶シリコン薄膜トランジ
スタを示す断面図である。尚、上記図４に示す多結晶シ
リコン薄膜トランジスタの構成要素と同一の構成要素に
は同一の符号を付して説明を省略する。Next, a polycrystalline silicon thin film transistor according to the third embodiment of the present invention will be described with reference to FIG.
FIG. 6 is a sectional view showing a polycrystalline silicon thin film transistor according to the third embodiment. The same components as those of the polycrystalline silicon thin film transistor shown in FIG. 4 are designated by the same reference numerals and the description thereof will be omitted.

【００５３】本実施例は、上記第２の実施例におけるノ
ンドープ多結晶シリコン層３４ａとｐ型多結晶シリコン
層３６ａとが順に積層されたオフ電流低減層４０の代わ
りに、ｐ型多結晶シリコン層からなるオフ電流低減層が
形成されている点に特徴がある。即ち、透明絶縁性基板
１０上に、厚さ２００ｎｍのｐ型多結晶シリコン層から
なるオフ電流低減層４６と、水素を含有する原料又は雰
囲気ガスを用いて形成された厚さ１００ｎｍの多結晶シ
リコン層からなるチャネル層４８が積層され、これらオ
フ電流低減層４６及びチャネル層４８から半導体活性層
５０が構成されている。In the present embodiment, a p-type polycrystalline silicon layer is used instead of the off-current reducing layer 40 in which the non-doped polycrystalline silicon layer 34a and the p-type polycrystalline silicon layer 36a are laminated in this order in the second embodiment. Is characterized in that an off-current reducing layer made of is formed. That is, on the transparent insulating substrate 10, an off-current reducing layer 46 made of a p-type polycrystalline silicon layer having a thickness of 200 nm and a polycrystalline silicon having a thickness of 100 nm formed by using a raw material containing hydrogen or an atmospheric gas. A channel layer 48 composed of layers is laminated, and a semiconductor active layer 50 is composed of the off-current reducing layer 46 and the channel layer 48.

【００５４】この半導体活性層５０のチャネル層４８表
面には、上記図４の場合と同様に、接合深さ７０ｎｍ未
満のｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４
が相対して形成され、これらｎ+ 型ソース領域２２とｎ
+ 型ドレイン領域２４とに挟まれたチャネル層４８上に
は、ゲート絶縁膜１６を介してゲート電極１８が形成さ
れている。On the surface of the channel layer 48 of the semiconductor active layer 50, as in the case of FIG. 4, the n + type source region 22 and the n + type drain region 24 having a junction depth of less than 70 nm are formed.
Are formed to face each other, and these n + type source regions 22 and n
A gate electrode 18 is formed on the channel layer 48 sandwiched between the + type drain region 24 and the gate insulating film 16.

【００５５】更に、全面には、層間絶縁膜２８が形成さ
れ、この層間絶縁膜２８に開口されたコンタクト窓を介
して、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４にそれぞれ接続するソース電極３０及びドレイン電極
３２が形成されている。次に、図６の多結晶シリコン薄
膜トランジスタの製造方法を、図７に示す工程図を用い
て説明する。Further, an interlayer insulating film 28 is formed on the entire surface, and the n + type source region 22 and the n + type drain region 2 are formed through a contact window opened in the interlayer insulating film 28.
A source electrode 30 and a drain electrode 32, which are respectively connected to No. 4, are formed. Next, a method for manufacturing the polycrystalline silicon thin film transistor shown in FIG. 6 will be described with reference to the process chart shown in FIG.

【００５６】まず、透明絶縁性基板１０上に、プラズマ
ＣＶＤ法により、原料ガスとしてＳｉＨ₄ガス、Ｈ₂ガ
ス、及びＢ₂Ｈ₆ガスを導入し、ｐ型多結晶シリコン層
４６ａを２００ｎｍの厚さに成長させる。続いて、Ｂ₂
Ｈ₆ガスの導入を止め、ＳｉＨ₄ガス及びＨ₂ガスのみ
により、ｐ型多結晶シリコン層４６ａ上に連続して多結
晶シリコン層４８ａを１００ｎｍの厚さに積層する（図
７（ａ）参照）。First, SiH ₄ gas, H ₂ gas, and B ₂ H ₆ gas are introduced as source gases on the transparent insulating substrate 10 by the plasma CVD method to form the p-type polycrystalline silicon layer 46a with a thickness of 200 nm. Let it grow. Then B ₂
The introduction of H ₆ gas is stopped, and the polycrystalline silicon layer 48a is continuously laminated on the p-type polycrystalline silicon layer 46a to a thickness of 100 nm by using only SiH ₄ gas and H ₂ gas (see FIG. 7A). ).

【００５７】次いで、上記図５（ｂ）〜（ｃ）に示され
る工程と同様にして、多結晶シリコン層４８ａ上に、ゲ
ート電極１８及びゲート絶縁膜１６を形成した後、ゲー
ト電極１８をマスクとするイオンシャワー法により、多
結晶シリコン層４８ａ表面に、接合深さが７０ｎｍ未満
のｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４を
相対して形成する。Then, after the gate electrode 18 and the gate insulating film 16 are formed on the polycrystalline silicon layer 48a in the same manner as the steps shown in FIGS. 5B to 5C, the gate electrode 18 is masked. Then, an n + type source region 22 and an n + type drain region 24 having a junction depth of less than 70 nm are formed oppositely on the surface of the polycrystalline silicon layer 48a by the ion shower method.

【００５８】続いて、多結晶シリコン層４８ａ及びｐ型
多結晶シリコン層４６ａを所定の形状にパターニングし
て、多結晶シリコン層４８ａからなるチャネル層４８及
びｐ型多結晶シリコン層４６ａからなるオフ電流低減層
４６を形成し、これらチャネル層４８及びオフ電流低減
層４６からなる半導体活性層５０を形成する。続いて、
全面に、層間絶縁膜２８を形成した後、この層間絶縁膜
２８に開口したコンタクト窓を介して、ｎ+ 型ソース領
域２２及びｎ+ 型ドレイン領域２４にそれぞれ接続する
ソース電極３０及びドレイン電極３２を形成する。こう
して、図６に示す多結晶シリコン薄膜トランジスタを完
成する（図７（ｂ）参照）。Subsequently, the polycrystalline silicon layer 48a and the p-type polycrystalline silicon layer 46a are patterned into a predetermined shape, and the off-current composed of the channel layer 48 made of the polycrystalline silicon layer 48a and the p-type polycrystalline silicon layer 46a. The reduction layer 46 is formed, and the semiconductor active layer 50 including the channel layer 48 and the off-current reduction layer 46 is formed. continue,
After the interlayer insulating film 28 is formed on the entire surface, the source electrode 30 and the drain electrode 32 which are respectively connected to the n + type source region 22 and the n + type drain region 24 through the contact windows opened in the interlayer insulating film 28. To form. Thus, the polycrystalline silicon thin film transistor shown in FIG. 6 is completed (see FIG. 7B).

【００５９】このように本実施例によれば、透明絶縁性
基板１０上に、厚さ２００ｎｍのｐ型多結晶シリコン層
４６ａからなるオフ電流低減層４６及び厚さ１００ｎｍ
の多結晶シリコン層４８ａからなるチャネル層４８を連
続成長によって形成することにより、上記第２の実施例
の場合と同様の効果を奏することができる。尚、本実施
例と上記第２の実施例とを比較すると、上記第２の実施
例におけるオフ電流低減層４０がノンドープ多結晶シリ
コン層３４ａとｐ型多結晶シリコン層３６ａとが順に積
層された複雑な構造になってはいるが、そのｐ型多結晶
シリコン層３６ａの厚さが本実施例におけるｐ型多結晶
シリコン層４６ａの厚さよりも薄いため、使用ガス量を
低減して生産コストを低下させる点において、また不必
要な廃棄ガス量を低減する点において、上記第２の実施
例が好ましい。As described above, according to this embodiment, the off-current reducing layer 46 made of the p-type polycrystalline silicon layer 46a having a thickness of 200 nm and the thickness of 100 nm are formed on the transparent insulating substrate 10.
By forming the channel layer 48 composed of the polycrystalline silicon layer 48a by continuous growth, the same effect as in the case of the second embodiment can be obtained. Comparing this embodiment with the second embodiment, the off-current reducing layer 40 in the second embodiment has a non-doped polycrystalline silicon layer 34a and a p-type polycrystalline silicon layer 36a stacked in this order. Although it has a complicated structure, since the thickness of the p-type polycrystalline silicon layer 36a is smaller than the thickness of the p-type polycrystalline silicon layer 46a in the present embodiment, the amount of gas used is reduced and the production cost is reduced. The second embodiment is preferable in terms of reduction and reduction of unnecessary waste gas amount.

【００６０】次に、本発明の第４の実施例による多結晶
シリコン薄膜トランジスタを、図８を用いて説明する。
図８は第３の実施例による多結晶シリコン薄膜トランジ
スタを示す断面図である。尚、上記図１及び図４に示す
多結晶シリコン薄膜トランジスタの構成要素と同一の構
成要素には同一の符号を付して説明を省略する。Next, a polycrystalline silicon thin film transistor according to the fourth embodiment of the present invention will be described with reference to FIG.
FIG. 8 is a sectional view showing a polycrystalline silicon thin film transistor according to the third embodiment. The same components as those of the polycrystalline silicon thin film transistor shown in FIGS. 1 and 4 are designated by the same reference numerals and the description thereof will be omitted.

【００６１】本実施例は、上記第１の実施例における水
素を含有しない原料及び雰囲気ガスを用いて形成された
多結晶シリコン層１２ａからなるオフ電流低減層１２
と、上記第２の実施例におけるノンドープ多結晶シリコ
ン層３４ａ及びｐ型多結晶シリコン層３６ａが順に積層
されたオフ電流低減層４０とが組み合わさったオフ電流
低減層が形成されている点に特徴がある。In this embodiment, the off-current reducing layer 12 made of the polycrystalline silicon layer 12a formed by using the hydrogen-free raw material and the atmospheric gas in the first embodiment.
And an off-current reducing layer 40 in which the non-doped polycrystalline silicon layer 34a and the p-type polycrystalline silicon layer 36a in the second embodiment are stacked in this order to form an off-current reducing layer. There is.

【００６２】即ち、透明絶縁性基板１０上に、水素を含
有しない原料及び雰囲気ガスを用いて形成された厚さ３
００ｎｍのノンドープ多結晶シリコン層５２ａと厚さ１
００ｎｍのｐ型多結晶シリコン層５４ａとが順に積層さ
れ、オフ電流低減層５８を形成している。また、このオ
フ電流低減層５８上に、水素を含有する原料又は雰囲気
ガスを用いて形成された厚さ１００ｎｍの多結晶シリコ
ン層５６ａからなるチャネル層５６が積層されている。
そしてこれらオフ電流低減層５８及びチャネル層５６か
ら半導体活性層６０が構成されている。That is, the thickness 3 formed on the transparent insulating substrate 10 using a raw material containing no hydrogen and an atmospheric gas.
00 nm non-doped polycrystalline silicon layer 52a and thickness 1
The p-type polycrystalline silicon layer 54a having a thickness of 00 nm is sequentially stacked to form the off-current reducing layer 58. Further, on the off-current reduction layer 58, a channel layer 56 made of a polycrystalline silicon layer 56a having a thickness of 100 nm formed by using a raw material containing hydrogen or an atmospheric gas is laminated.
The off-current reducing layer 58 and the channel layer 56 form a semiconductor active layer 60.

【００６３】この半導体活性層５０のチャネル層５６表
面には、上記図４の場合と同様に、接合深さ７０ｎｍ未
満のｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２４
が相対して形成され、これらｎ+ 型ソース領域２２とｎ
+ 型ドレイン領域２４とに挟まれたチャネル層５６上に
は、ゲート絶縁膜１６を介してゲート電極１８が形成さ
れている。On the surface of the channel layer 56 of the semiconductor active layer 50, as in the case of FIG. 4, the n + type source region 22 and the n + type drain region 24 having a junction depth of less than 70 nm are formed.
Are formed to face each other, and these n + type source regions 22 and n
A gate electrode 18 is formed on the channel layer 56 sandwiched between the + type drain region 24 and the gate insulating film 16.

【００６４】更に、全面には、層間絶縁膜２８が形成さ
れ、この層間絶縁膜２８に開口されたコンタクト窓を介
して、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４にそれぞれ接続するソース電極３０及びドレイン電極
３２が形成されている。次に、図８の多結晶シリコン薄
膜トランジスタの製造方法を、図９に示す工程図を用い
て説明する。Further, an interlayer insulating film 28 is formed on the entire surface, and the n + type source region 22 and the n + type drain region 2 are formed through a contact window opened in the interlayer insulating film 28.
A source electrode 30 and a drain electrode 32, which are respectively connected to No. 4, are formed. Next, a method of manufacturing the polycrystalline silicon thin film transistor shown in FIG. 8 will be described with reference to the process chart shown in FIG.

【００６５】まず、透明絶縁性基板１０上に、原料ガス
としてＳｉＣｌ₄等を用いたプラズマＣＶＤ法により、
ノンドープ多結晶シリコン層５２ａを３００ｎｍの厚さ
に成長させる。そして原料ガスをＳｉＣｌ₄等からＳｉ
Ｈ₄等に切り替えると共に、更にＢ₂Ｈ₆ガスを導入
し、ノンドープ多結晶シリコン層５２ａ上に連続してｐ
型多結晶シリコン層５４ａを１００ｎｍの厚さに積層す
る。First, on the transparent insulating substrate 10, a plasma CVD method using SiCl ₄ or the like as a raw material gas is performed.
The non-doped polycrystalline silicon layer 52a is grown to a thickness of 300 nm. Then, the raw material gas is changed from SiCl ₄
While switching to H ₄ or the like, B ₂ H ₆ gas is further introduced to continuously p on the non-doped polycrystalline silicon layer 52a.
The type polycrystalline silicon layer 54a is laminated to a thickness of 100 nm.

【００６６】続いて、Ｂ₂Ｈ₆ガスの導入を止め、Ｓｉ
Ｈ₄ガス等のみにより、ｐ型多結晶シリコン層５４ａ上
に連続して多結晶シリコン層５６ａを１００ｎｍの厚さ
に積層する（図９（ａ）参照）。次いで、上記図５
（ｂ）〜（ｃ）に示される工程と同様にして、多結晶シ
リコン層５６ａ上に、ゲート電極１８及びゲート絶縁膜
１６を形成した後、ゲート電極１８をマスクとするイオ
ンシャワー法により、多結晶シリコン層５６ａ表面に、
接合深さが７０ｎｍ未満のｎ+ 型ソース領域２２及びｎ
+ 型ドレイン領域２４を相対して形成する。Then, the introduction of B ₂ H ₆ gas was stopped, and Si
A polycrystalline silicon layer 56a having a thickness of 100 nm is continuously formed on the p-type polycrystalline silicon layer 54a using only H ₄ gas or the like (see FIG. 9A). Then, in FIG.
Similar to the steps shown in (b) to (c), after the gate electrode 18 and the gate insulating film 16 are formed on the polycrystalline silicon layer 56a, an ion shower method using the gate electrode 18 as a mask is used to perform a multi-step process. On the surface of the crystalline silicon layer 56a,
N + type source region 22 and n having a junction depth of less than 70 nm
The + type drain regions 24 are formed opposite to each other.

【００６７】続いて、多結晶シリコン層５６ａ、ｐ型多
結晶シリコン層５４ａ及びノンドープ多結晶シリコン層
５２ａを所定の形状にパターニングして、多結晶シリコ
ン層５６ａからなるチャネル層５６とｐ型多結晶シリコ
ン層５４ａ及びノンドープ多結晶シリコン層５２ａから
なるオフ電流低減層５８とを形成し、これらチャネル層
５６及びオフ電流低減層５８からなる半導体活性層６０
を形成する。Subsequently, the polycrystalline silicon layer 56a, the p-type polycrystalline silicon layer 54a, and the non-doped polycrystalline silicon layer 52a are patterned into a predetermined shape to form a channel layer 56 made of the polycrystalline silicon layer 56a and a p-type polycrystalline layer. An off-current reducing layer 58 including a silicon layer 54a and a non-doped polycrystalline silicon layer 52a is formed, and a semiconductor active layer 60 including the channel layer 56 and the off-current reducing layer 58 is formed.
To form.

【００６８】続いて、全面に、層間絶縁膜２８を形成し
た後、この層間絶縁膜２８に開口したコンタクト窓を介
して、ｎ+ 型ソース領域２２及びｎ+ 型ドレイン領域２
４にそれぞれ接続するソース電極３０及びドレイン電極
３２を形成する。こうして、図８に示す多結晶シリコン
薄膜トランジスタを完成する（図９（ｂ）参照）。この
ように本実施例によれば、透明絶縁性基板１０上に、Ｓ
ｉＣｌ₄等の水素を含有しない原料及び雰囲気ガスを用
いたプラズマＣＶＤ法による厚さ３００ｎｍのノンドー
プ多結晶シリコン層５２ａ、チャネル導電型と逆導電型
の不純物が添加された厚さ１００ｎｍのｐ型多結晶シリ
コン層５４ａ、及びＳｉＨ₄等の水素を含有する原料及
び雰囲気ガスを用いたプラズマＣＶＤ法による厚さ１０
０ｎｍの多結晶シリコン層５６ａを連続成長させること
により、多数の欠陥の存在によって光リーク電流の流出
を防止する多結晶シリコン層５２ａとリークパスの広が
りを防止するｐ型多結晶シリコン層５４ａとが順に積層
されたオフ電流低減層５８が形成され、良好な結晶性に
よって大きな移動度をもつ多結晶シリコン層５６ａから
なるチャネル層５６が形成され、そしてこれらオフ電流
低減層５８及びチャネル層５６からなる半導体活性層６
０が形成されるため、上記第１及び第２の実施例を組み
合わせた効果を奏することができる。即ち、オン電流特
性を向上させつつ、光リーク電流を低減すると共に、そ
れ以外のリーク電流をも低減することができる。Subsequently, after forming an interlayer insulating film 28 on the entire surface, the n + type source region 22 and the n + type drain region 2 are formed through a contact window opened in the interlayer insulating film 28.
A source electrode 30 and a drain electrode 32, which are respectively connected to No. 4, are formed. Thus, the polycrystalline silicon thin film transistor shown in FIG. 8 is completed (see FIG. 9B). As described above, according to the present embodiment, S is formed on the transparent insulating substrate 10.
A 300-nm-thick non-doped polycrystalline silicon layer 52a formed by a plasma CVD method using a hydrogen-free material such as iCl ₄ and an atmospheric gas, and a 100-nm-thick p-type poly-doped layer 52a to which an impurity of a channel conductivity type and an opposite conductivity type is added. A thickness of 10 according to the plasma CVD method using the crystalline silicon layer 54a and a raw material containing hydrogen such as SiH ₄ and an atmospheric gas.
By continuously growing the 0 nm polycrystalline silicon layer 56a, the polycrystalline silicon layer 52a for preventing the outflow of the photoleakage current due to the presence of many defects and the p-type polycrystalline silicon layer 54a for preventing the spread of the leak path are sequentially formed. A stacked off-current reducing layer 58 is formed, a channel layer 56 made of a polycrystalline silicon layer 56a having high mobility due to good crystallinity is formed, and a semiconductor made of these off-current reducing layer 58 and channel layer 56. Active layer 6
Since 0 is formed, the effect obtained by combining the first and second embodiments can be obtained. That is, it is possible to reduce the light leak current and the other leak currents while improving the on-current characteristics.

【００６９】[0069]

【発明の効果】以上説明したように、本発明によれば、
透明絶縁基板上に、第１の多結晶シリコン層及び第２の
多結晶シリコン層を、途中で大気に晒すことなく連続し
て形成することにより、また第２の多結晶シリコン層を
水素を含む原料ガス中で形成することにより、第２の多
結晶シリコン層は良好な結晶性を有することができるた
め、この第２の多結晶シリコン層からなるチャネル層は
良好な電気特性を得ることができる。As described above, according to the present invention,
By forming the first polycrystalline silicon layer and the second polycrystalline silicon layer continuously on the transparent insulating substrate without exposing them to the atmosphere, the second polycrystalline silicon layer also contains hydrogen. By forming in the source gas, the second polycrystalline silicon layer can have good crystallinity, and thus the channel layer made of this second polycrystalline silicon layer can obtain good electric characteristics. .

【００７０】他方、透明絶縁基板上に、第１の多結晶シ
リコン層を、水素を含まない原料及び雰囲気ガス中で形
成することにより、第１の多結晶シリコン層中の多結晶
シリコンのグレインの粒界には未結合手などに起因する
欠陥が多数存在するため、外部から入射した光により発
生する光リーク電流は多数の欠陥により直ちに再結合し
てしまい、従って第１の多結晶シリコン層からなるオフ
電流低減層が光リーク電流の増加に寄与することはな
い。On the other hand, by forming the first polycrystalline silicon layer on the transparent insulating substrate in a raw material containing no hydrogen and in an atmosphere gas, the grains of polycrystalline silicon in the first polycrystalline silicon layer are removed. Since there are many defects due to dangling bonds in the grain boundaries, the photo-leakage current generated by the light incident from the outside is immediately recombined due to the many defects, and thus the first polycrystalline silicon layer The off-current reducing layer does not contribute to the increase of the light leak current.

【００７１】或いは、透明絶縁基板上に、チャネル導電
型と逆導電型の第１の多結晶シリコン層又はノンドープ
多結晶シリコン層とチャネル導電型と逆導電型の不純物
ドープ層とが積層した第１の多結晶シリコン層を形成す
ることにより、チャネル層の下に逆導電型の層が接する
ため、ゲート電極から遠く離れて電圧制御の効かない領
域においてチャネル導電型と同じキャリアが流れること
を防止し、オフ電流を低減することができる。Alternatively, on the transparent insulating substrate, the first polycrystalline silicon layer of the channel conductivity type and the opposite conductivity type or the non-doped polycrystalline silicon layer and the impurity doped layer of the channel conductivity type and the opposite conductivity type are laminated. By forming the polycrystalline silicon layer of, since the layer of the opposite conductivity type is in contact with the bottom of the channel layer, it is possible to prevent the same carriers as those of the channel conductivity type from flowing in a region far from the gate electrode where voltage control does not work. The off current can be reduced.

【００７２】即ち、多数の欠陥の存在によって光リーク
電流の流出を防止したり、チャネル導電型と逆導電型の
層の存在によってリークパスの拡大を阻止したりするオ
フ電流低減層と、良好な結晶性によって大きなる移動度
をもつチャネル層とから半導体活性層が構成されること
により、オン電流特性を向上させつつオフ電流を低減す
ることができるため、薄膜トランジスタのオン／オフ比
を大きくすることができる。That is, an off current reduction layer for preventing outflow of a light leakage current due to the presence of a large number of defects, and an expansion of a leak path due to the presence of a layer of a channel conductivity type and an opposite conductivity type, and a good crystal. Since the semiconductor active layer is composed of the channel layer having the mobility which is increased depending on the characteristics, the off-current can be reduced while improving the on-current characteristics, so that the on / off ratio of the thin film transistor can be increased. it can.

【００７３】これにより、多結晶シリコン薄膜トランジ
スタのオン／オフ比を大きくして、アクティブマトリク
スの特性を向上させ、高画質の液晶ディスプレイ等を実
現することが可能となる。As a result, the ON / OFF ratio of the polycrystalline silicon thin film transistor can be increased, the characteristics of the active matrix can be improved, and a high-quality liquid crystal display or the like can be realized.

[Brief description of drawings]

【図１】本発明の第１の実施例による多結晶シリコン薄
膜トランジスタを示す断面図である。FIG. 1 is a sectional view showing a polycrystalline silicon thin film transistor according to a first embodiment of the present invention.

【図２】図１の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図（その１）である。FIG. 2 is a process diagram (1) for explaining a method of manufacturing the polycrystalline silicon thin film transistor of FIG.

【図３】図１の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図（その２）である。3A to 3D are process diagrams (No. 2) for explaining the method for manufacturing the polycrystalline silicon thin film transistor of FIG.

【図４】本発明の第２の実施例による多結晶シリコン薄
膜トランジスタを示す断面図である。FIG. 4 is a sectional view showing a polycrystalline silicon thin film transistor according to a second embodiment of the present invention.

【図５】図４の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図である。5A to 5C are process drawings for explaining a method of manufacturing the polycrystalline silicon thin film transistor of FIG.

【図６】本発明の第３の実施例による多結晶シリコン薄
膜トランジスタを示す断面図である。FIG. 6 is a sectional view showing a polycrystalline silicon thin film transistor according to a third embodiment of the present invention.

【図７】図６の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図である。7A to 7C are process drawings for explaining a method of manufacturing the polycrystalline silicon thin film transistor of FIG.

【図８】本発明の第４の実施例による多結晶シリコン薄
膜トランジスタを示す断面図である。FIG. 8 is a sectional view showing a polycrystalline silicon thin film transistor according to a fourth embodiment of the present invention.

【図９】図８の多結晶シリコン薄膜トランジスタの製造
方法を説明するための工程図である。9A to 9C are process drawings for explaining a method of manufacturing the polycrystalline silicon thin film transistor of FIG.

【図１０】従来の多結晶シリコン薄膜トランジスタを説
明するための断面図である。FIG. 10 is a cross-sectional view illustrating a conventional polycrystalline silicon thin film transistor.

[Explanation of symbols]

１０…透明絶縁性基板１２ａ…水素を含有しない原料及び雰囲気ガスを用いて
形成された多結晶シリコン層１２…オフ電流低減層１４ａ…水素を含有する原料又は雰囲気ガスを用いて形
成された多結晶シリコン層１４…チャネル層１６ａ…ＳｉＯ₂膜１６…ゲート絶縁膜１８ａ…Ａｌ膜１８…ゲート電極２０…レジスト２２…ｎ+ 型ソース領域２４…ｎ+ 型ドレイン領域２６…半導体活性層２８…層間絶縁膜３０…ソース電極３２…ドレイン電極３４ａ…ノンドープ多結晶シリコン層３６ａ…ｐ型多結晶シリコン層３８ａ…多結晶シリコン層３８…チャネル層４０…オフ電流低減層４２…半導体活性層４４…半導体活性層４６ａ…ｐ型多結晶シリコン層４６…オフ電流低減層４８ａ…多結晶シリコン層４８…チャネル層５０…半導体活性層５２ａ…水素を含有しない原料及び雰囲気ガスを用いて
形成されたノンドープ多結晶シリコン層５４ａ…ｐ型多結晶シリコン層５６ａ…水素を含有する原料又は雰囲気ガスを用いて形
成された多結晶シリコン層５６…チャネル層５８…オフ電流低減層６０…半導体活性層７０…透明絶縁性基板７２…半導体活性層７４…ゲート絶縁膜７６…ゲート電極７８…ｎ+ 型ソース領域８０…ｎ+ 型ドレイン領域８２…層間絶縁膜８４…ソース電極８６…ドレイン電極DESCRIPTION OF SYMBOLS 10 ... Transparent insulating substrate 12a ... Polycrystalline silicon layer formed using hydrogen-free raw material and atmospheric gas 12 ... Off-current reduction layer 14a ... Polycrystal formed using hydrogen-containing raw material or atmospheric gas silicon layer 14 ... channel layer 16a ... SiO ₂ film 16 ... gate insulating film 18a ... Al film 18 ... gate electrode 20 ... resist 22 ... n + -type source region 24 ... n + -type drain region 26 ... semiconductor active layer 28 ... interlayer insulating Film 30 ... Source electrode 32 ... Drain electrode 34a ... Non-doped polycrystalline silicon layer 36a ... P-type polycrystalline silicon layer 38a ... Polycrystalline silicon layer 38 ... Channel layer 40 ... Off current reduction layer 42 ... Semiconductor active layer 44 ... Semiconductor active layer 46a ... P-type polycrystalline silicon layer 46 ... Off-current reduction layer 48a ... Polycrystalline silicon layer 48 ... Channel layer 50 Semiconductor active layer 52a ... Non-doped polycrystalline silicon layer 54a formed using hydrogen-free raw material and atmospheric gas 56a ... P-type polycrystalline silicon layer 56a ... Polycrystal formed using hydrogen-containing raw material or atmospheric gas Silicon layer 56 ... Channel layer 58 ... Off-current reduction layer 60 ... Semiconductor active layer 70 ... Transparent insulating substrate 72 ... Semiconductor active layer 74 ... Gate insulating film 76 ... Gate electrode 78 ... N + type source region 80 ... N + type drain Region 82 ... Interlayer insulating film 84 ... Source electrode 86 ... Drain electrode

Claims

[Claims]

1. A transparent insulating substrate, a semiconductor active layer formed on the transparent insulating substrate, a source region and a drain region formed opposite to the surface of the semiconductor active layer, the source region and the drain region. A thin film transistor comprising: a gate electrode formed on the semiconductor active layer via a gate insulating film sandwiched between the first active layer and the first polycrystalline silicon, wherein the semiconductor active layer is formed on the transparent insulating substrate. An off-current reducing layer made of a layer, and a channel layer made of a second polycrystalline silicon layer laminated on the off-current reducing layer, wherein the source region and the drain region are respectively formed in the channel layer. A thin film transistor, which is formed.

2. The thin film transistor according to claim 1, wherein the off-current reducing layer is formed of a first polycrystalline silicon layer formed on the transparent insulating substrate by using a raw material containing no hydrogen and an atmospheric gas, A thin film transistor, wherein the channel layer is formed of a second polycrystalline silicon layer formed on the off-current reduction layer by using a raw material containing hydrogen or an atmospheric gas.

3. The thin film transistor according to claim 1, wherein the off-current reducing layer is a first polycrystalline silicon layer having an impurity-doped layer doped with an impurity of a channel conductivity type and an opposite conductivity type, A thin film transistor, wherein the layer comprises a second polycrystalline silicon layer formed on the impurity-doped layer by using a raw material containing hydrogen or an atmospheric gas.

4. The thin film transistor according to claim 3, wherein the source region and the drain region in the channel layer and the impurity-doped layer of the off-current reducing layer are 3
A thin film transistor having an interval of 0 nm or more.

5. A transparent insulating substrate, a semiconductor active layer formed on the transparent insulating substrate, a source region and a drain region formed facing the surface of the semiconductor active layer, the source region and the drain region. In a method of manufacturing a thin film transistor, comprising a gate electrode formed via a gate insulating film on the semiconductor active layer sandwiched between and, using a raw material containing no hydrogen and an atmospheric gas on the transparent insulating substrate. A first step of forming a first polycrystalline silicon layer, and a raw material containing hydrogen on the first polycrystalline silicon layer without exposing the surface of the first polycrystalline silicon layer to the atmosphere, or A second step of forming a second polycrystalline silicon layer using an atmosphere gas, and patterning the first and second polycrystalline silicon layers into a predetermined shape to form the first polycrystalline silicon layer. A third step of forming the semiconductor active layer in which the off-current reducing layer made of a recon layer and the channel layer made of the second polycrystalline silicon layer are sequentially stacked; and the channel layer of the semiconductor active layer. After forming the gate electrode via the gate insulating film, a predetermined impurity is added to the semiconductor active layer sandwiching the gate electrode to form the source region and the drain region in the channel layer. And a fourth step of manufacturing the thin film transistor.

6. A transparent insulating substrate, a semiconductor active layer formed on the transparent insulating substrate, a source region and a drain region formed facing the surface of the semiconductor active layer, the source region and the drain region. A method of manufacturing a thin film transistor, comprising: a gate electrode formed on the semiconductor active layer with a gate insulating film interposed between the first and second conductive layers, the first conductive film having a channel conductivity type and a reverse conductivity type on the transparent insulating substrate. A first step of forming a polycrystalline silicon layer, and using a raw material containing hydrogen or an atmospheric gas on the first polycrystalline silicon layer without exposing the surface of the first polycrystalline silicon layer to the atmosphere. And a second step of forming a second polycrystalline silicon layer, and patterning the first and second polycrystalline silicon layers into a predetermined shape to form the first polycrystalline silicon layer. The third step of forming the semiconductor active layer in which the off-current reducing layer and the channel layer made of the second polycrystalline silicon layer are sequentially stacked; and, on the channel layer of the semiconductor active layer, After forming the gate electrode via a gate insulating film, a predetermined impurity is added to the semiconductor active layer sandwiching the gate electrode to form the source region and the drain region in the channel layer. A method of manufacturing a thin film transistor, comprising:

7. The method of manufacturing a thin film transistor according to claim 6, wherein in the first step, a non-doped polycrystalline silicon layer is formed on the transparent insulating substrate, and then the channel conductivity type is reversed. A method of manufacturing a thin film transistor, comprising a step of forming a conductivity type impurity-doped layer and forming a first polycrystalline silicon layer in which the non-doped polycrystalline silicon layer and the impurity-doped layer are sequentially stacked.

8. The method of manufacturing a thin film transistor according to claim 5, wherein the first step comprises forming the first polycrystalline silicon layer 10
A step of forming the second polycrystalline silicon layer in a thickness of 0 nm or more.
A method of manufacturing a thin film transistor, which is a step of forming the film having a thickness of 0 nm or less.

9. The method of manufacturing a thin film transistor according to claim 6 or 7, wherein a predetermined depth is added to the semiconductor active layer to form a junction depth of the source region and the drain region in the channel layer. A method of manufacturing a thin film transistor, wherein the distance between the source region and the drain region and the off-current reducing layer is controlled to be 30 nm or more.